WO2014112166A1 - 電子デバイス及びその製造方法、並びに基板構造及びその製造方法 - Google Patents

電子デバイス及びその製造方法、並びに基板構造及びその製造方法 Download PDF

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thermal conductivity
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high thermal
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元伸 佐藤
二瓶　瑞久
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Definitions

  • the present invention relates to an electronic device and a manufacturing method thereof, and a substrate structure and a manufacturing method thereof.
  • Patent Documents 1 and 2 Recently, in an electronic device, for example, a semiconductor device, as a heat dissipation technique, there has been an improvement in the connection between a semiconductor substrate and a heat sink (see Patent Documents 1 and 2). In addition, a configuration has been devised in which a material having high thermal conductivity is directly connected to a heating element of a semiconductor device to perform heat dissipation (see Patent Document 3).
  • the present invention has been made in view of the above problems, and provides a highly reliable electronic device that realizes extremely efficient heat dissipation with a relatively simple configuration, a manufacturing method thereof, a substrate structure, and a manufacturing method thereof.
  • the purpose is to do.
  • the electronic device of the present invention includes a substrate having a heat dissipation mechanism formed on the back surface and an element layer including functional elements formed on the surface of the substrate, and the heat dissipation mechanism is formed on the back surface of the substrate.
  • a first high thermal conductive material having a higher thermal conductivity than the substrate, formed in a plurality of first holes, and thermally connected to the first high thermal conductive material so as to cover the back side of the substrate.
  • the substrate structure of the present invention includes a substrate and a heat dissipation mechanism formed on the back surface of the substrate, and the heat dissipation mechanism is embedded from the bottom surfaces of a plurality of holes formed on the back surface of the substrate to a midway depth of the holes.
  • a high thermal conductivity material having a higher thermal conductivity than the substrate, and a sealing material that embeds the remaining portion in the hole from the surface of the substrate and seals the high thermal conductivity material in the substrate. Have.
  • the method for manufacturing an electronic device includes a step of forming a plurality of first holes on the back surface of a substrate, and a first highly thermally conductive material having a higher thermal conductivity than the substrate is formed in the first holes.
  • the substrate structure manufacturing method of the present invention includes a step of forming a plurality of holes on the back surface of the substrate, and a high thermal conductivity material having a higher thermal conductivity than the substrate so as to be embedded from the bottom surface of the hole to a midpoint of the hole. And a step of filling the hole from the surface of the substrate with a sealing material and sealing the high thermal conductivity material in the substrate.
  • FIG. 1 is a schematic cross-sectional view showing a method of manufacturing a substrate structure according to the first embodiment in the order of steps.
  • FIG. 2 is a schematic cross-sectional view showing the method for manufacturing the substrate structure according to the first embodiment in the order of steps, following FIG. 1.
  • FIG. 3 is a schematic cross-sectional view illustrating the method for manufacturing the substrate structure according to the first embodiment in the order of steps, following FIG. 2.
  • FIG. 4 is a schematic cross-sectional view illustrating the method for manufacturing the substrate structure according to the first embodiment in the order of steps, following FIG. 3.
  • FIG. 5 is a schematic cross-sectional view of the substrate structure manufacturing method according to the first embodiment in the order of steps, following FIG. FIG.
  • FIG. 6 is a schematic plan view showing the state of the back surface of the silicon substrate of FIG.
  • FIG. 7 is a schematic cross-sectional view showing the semiconductor device manufacturing method according to the second embodiment in the order of steps.
  • FIG. 8 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device according to the second embodiment in the order of steps, following FIG.
  • FIG. 9 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device according to the second embodiment in the order of steps, following FIG.
  • FIG. 10 is a schematic cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment in the order of steps, following FIG. 9.
  • FIG. 11 is a schematic cross-sectional view showing a step performed in place of the step of FIG. FIG.
  • FIG. 12 is a schematic cross-sectional view showing a process performed in place of the process of FIG.
  • FIG. 13 is a schematic cross-sectional view showing a process performed in place of the processes shown in FIGS.
  • FIG. 14 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device according to the second embodiment in the order of steps, following FIG.
  • FIG. 15 is a schematic cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment in the order of steps, following FIG.
  • FIG. 16 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device according to the second embodiment in the order of steps, following FIG.
  • FIG. 17A is a schematic cross-sectional view showing the process of FIG. 7 in detail.
  • FIG. 17B is a schematic cross-sectional view showing the process of FIG. 7 in detail following FIG. 17A.
  • FIG. 17C is a schematic cross-sectional view illustrating the process of FIG. 7 in detail following FIG. 17B.
  • 18A is a schematic cross-sectional view illustrating the process of FIG. 7 in detail following FIG. 17C.
  • 18B is a schematic cross-sectional view showing the process of FIG. 7 in detail following FIG. 18A.
  • FIG. 19 is a cross-sectional view showing a schematic configuration of a laminated semiconductor device according to a modification of the second embodiment.
  • FIG. 20 is a cross-sectional view illustrating a schematic configuration of a laminated semiconductor device according to another example of the modification of the second embodiment.
  • FIG. 20 is a cross-sectional view illustrating a schematic configuration of a laminated semiconductor device according to another example of the modification of the second embodiment.
  • FIG. 21 is a schematic cross-sectional view showing the main steps of the semiconductor device manufacturing method according to the third embodiment.
  • FIG. 22 is a schematic cross-sectional view showing the main steps of the method of manufacturing the semiconductor device according to the third embodiment, following FIG.
  • FIG. 23 is a schematic cross-sectional view showing the main steps of the method of manufacturing the semiconductor device according to the third embodiment, following FIG.
  • FIG. 24 is a cross-sectional view illustrating a schematic configuration of a stacked semiconductor device according to a modification of the third embodiment.
  • FIG. 25 is a cross-sectional view showing a schematic configuration of a laminated semiconductor device according to another example of the modification of the third embodiment.
  • a plurality of holes 1 a are formed on the back surface of the silicon substrate 1.
  • a silicon substrate 10 is prepared as the substrate.
  • the silicon substrate 1 has a thickness of about 775 ⁇ m.
  • the back surface of the silicon substrate 1 is processed to a predetermined depth by lithography and dry etching. Thereby, a plurality of non-penetrating 1a are formed on the back surface of the silicon substrate 1.
  • the diameter of the hole 1a is, for example, about 20 ⁇ m to 100 ⁇ m, here about 50 ⁇ m, and the depth is equal to or less than the thickness of the substrate, for example, about 700 ⁇ m.
  • the base material 2 and the catalyst material 3 are sequentially formed on the bottom surface of the hole 1 a of the silicon substrate 1. Specifically, first, for example, Ta, TaN or the like is deposited to a thickness of about 15 nm by ALD, sputtering, or the like. As a result, the base material 2 which is a barrier metal is formed on the bottom and side surfaces of the hole 1a of the silicon substrate 1. Next, the catalyst material is deposited to a thickness of several nm, for example, about 1 nm by a vacuum evaporation method or the like.
  • the catalyst material a mixed material of one or more selected from Co, Ni, Fe and the like and one or more selected from Ti, TiN, TiO 2 , V, Al and the like is used. .
  • Co / Ti or Co / V is selected.
  • the catalyst material 3 is formed on the base material 2 on the bottom surface of the hole 1 a of the silicon substrate 1.
  • oblique milling is performed on the back surface of the silicon substrate 1 to remove the base material and the catalyst material deposited on the back surface of the silicon substrate 1.
  • oblique film formation may be performed on the back surface of the silicon substrate 1 to inactivate the catalyst material deposited on the back surface of the silicon substrate 1.
  • a high thermal conductivity material for example, CNT4 is formed in the hole 1a.
  • the growth temperature is set to be equal to or lower than the melting point of the substrate material, for example, about 800 ° C., and the direction of electric field application is the direction perpendicular to the substrate surface.
  • CNT growth processing is executed. Thereby, CNT4 is formed so that it may stand up from the catalyst material 2 which exists in the bottom face of the hole 1a.
  • the CNT 4 is formed to a length that does not fill the hole 1a, for example, a length of about 200 ⁇ m.
  • CNT is a material having a higher thermal conductivity and better heat dissipation than silicon, which is a substrate material, and the structure in which a plurality of holes 1a of the silicon substrate 1 are partially embedded with CNTs 4 is the heat dissipation mechanism of the applied electronic device. Become. The state of the back surface of the silicon substrate 1 at this time is shown in FIG.
  • the base material 2 and the catalyst material 3 may be formed in a state where the resist mask is formed without removing the resist mask used for the dry etching mask.
  • the resist mask is removed together with the underlying material and the catalyst material existing on the resist mask by ashing or wet etching using a predetermined chemical solution, and then the CNT 4 is formed as shown in FIG.
  • the holes 1 a are filled with the sealing material 5 from the back surface of the silicon substrate 1 to seal the CNTs 4.
  • the remaining part of the hole 1 a is embedded from the back surface of the silicon substrate 1 using a sealing material resistant to various contaminations, for example, an SOG (Spin On Glass) material as the sealing material 5.
  • SOG Spin On Glass
  • a material having good thermal conductivity, for example, Cu may be plated, or a nanodia material may be applied to be used as the sealing material 5.
  • the CNT 4 formed in the hole 1 a is sealed with the sealing material 5.
  • the substrate structure including the heat dissipation mechanism according to the present embodiment is formed.
  • the CNT 4 is sealed with the sealing material 5, and when the electronic device is subsequently formed using the substrate structure, the CNT 4 is kept in an expected state without being contaminated in the various steps. Is done. Therefore, a desired heat dissipation mechanism can be reliably formed in the electronic device.
  • the surface of the silicon substrate 1 may be ground by grinding or the like as long as the base material 2 is not exposed, and the silicon substrate 1 may be appropriately thinned.
  • the silicon substrate 1 itself is provided with a heat radiation mechanism having a relatively simple configuration using a high heat conductive material excellent in heat conduction, for example, CNT.
  • a heat radiation mechanism having a relatively simple configuration using a high heat conductive material excellent in heat conduction, for example, CNT.
  • a semiconductor device including a MOS structure transistor element as a functional element is disclosed as an electronic device together with a manufacturing method thereof.
  • a semiconductor device having various memory elements, capacitor elements, and the like as functional elements can be applied.
  • 7 to 16 are schematic cross-sectional views showing the method of manufacturing the semiconductor device according to the second embodiment in the order of steps.
  • symbol is attached
  • the substrate structure disclosed in the first embodiment is applied to a semiconductor device.
  • the substrate structure according to the first embodiment here, the substrate structure of FIG. 5 is used.
  • a MOS transistor element 20a as a functional element and its wiring structure are provided on the surface of the silicon substrate 1.
  • An element layer 31 having 20b is formed on the surface of the silicon substrate 1.
  • FIGS. 17A to 17C and FIGS. 18A to 18B The formation process of the element layer 31 will be described with reference to FIGS. 17A to 17C and FIGS. 18A to 18B. In FIGS. 17A to 17C and FIGS. 18A to 18B, only the surface layer portion of the silicon substrate 1 is shown.
  • a transistor element 20a is formed. Specifically, first, an element isolation structure 11 is formed on the surface layer of the silicon substrate 1 by, for example, an STI (Shallow Trench Isolation) method to determine an element active region. Next, an impurity of a predetermined conductivity type is ion-implanted into the element active region to form the well 12.
  • STI Shallow Trench Isolation
  • a gate insulating film 13 is formed in the element active region by thermal oxidation or the like, a polycrystalline silicon film and a film thickness such as a silicon nitride film are deposited on the gate insulating film 13 by a CVD method, and a silicon nitride film or a polycrystalline silicon film is deposited.
  • the gate electrode 14 is patterned on the gate insulating film 13 by processing the film and the gate insulating film 13 into an electrode shape by lithography and subsequent dry etching.
  • a cap film 15 made of a silicon nitride film is patterned on the gate electrode 14.
  • an impurity having a conductivity type opposite to that of the well 12 is ion-implanted into the element active region to form a so-called extension region 16.
  • a silicon oxide film is deposited on the entire surface by the CVD method, and this silicon oxide film is so-called etched back, thereby leaving the silicon oxide film only on the side surfaces of the gate electrode 14 and the cap film 15 to form the sidewall insulating film 17. Form.
  • the transistor element 20a is formed.
  • an interlayer insulating film 19 is formed. Specifically, for example, silicon oxide is deposited so as to cover the transistor element 20a, and the interlayer insulating film 19 is formed. The surface of the interlayer insulating film 19 is polished by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • a contact hole 19 a is formed in the interlayer insulating film 19.
  • the interlayer insulating film 19 is processed by lithography and dry etching. Thereby, a contact hole 19a exposing a part of the surface of the source / drain region 18 is formed.
  • a contact plug 21 is formed.
  • a conductive material for example, tungsten (W) is deposited on the interlayer insulating film 19 by a CVD method or the like in a thickness for embedding the contact hole 19a.
  • the surface of W is polished by CMP to leave W only in the contact hole 19a.
  • the contact plug 21 formed by filling the contact hole 19a with W is formed.
  • a wiring structure 20b is formed. Specifically, first, a wiring material, for example, an aluminum (Al) alloy is deposited on the interlayer insulating film 19 by a sputtering method or the like, and the Al alloy is processed by lithography and dry etching. As described above, the wiring 22 electrically connected to the contact plug 21 is formed on the interlayer insulating film 19.
  • a wiring material for example, an aluminum (Al) alloy is deposited on the interlayer insulating film 19 by a sputtering method or the like, and the Al alloy is processed by lithography and dry etching.
  • Al aluminum
  • silicon oxide is deposited on the interlayer insulating film 19 so as to cover the wiring 22, thereby forming the interlayer insulating film 23.
  • the interlayer insulating film 23 is processed by lithography and dry etching to form a via hole 23 a that exposes a part of the surface of the wiring 22.
  • a conductive material such as tungsten (W) is deposited on the interlayer insulating film 23 by a CVD method or the like so as to fill the via hole 23a.
  • the surface of W is polished by CMP to leave W only in the via hole 23a.
  • the via plug 24 formed by filling the via hole 23a with W is formed.
  • a wiring material for example, an Al alloy is deposited on the interlayer insulating film 23 by sputtering or the like, and the Al alloy is processed by lithography and dry etching. As a result, the wiring 25 electrically connected to the via plug 24 is formed on the interlayer insulating film 23.
  • the element layer 31 including the transistor element 20a and the wiring structure 20b is formed in the interlayer insulating films 19 and 23.
  • the wiring structure 20b of the element layer 31 is formed of two layers of wiring.
  • the element layer may be formed by stacking wirings in multiple layers.
  • a plurality of holes for example, holes 1 b and 1 c, are formed in the element layer 31 and the silicon substrate 1.
  • the holes 1b and 1c are formed in portions where the transistor element 20a and the wiring structure 20b of the element layer 31 are not formed.
  • the hole 1b is formed so as to expose the surface of the base material 2 at a position corresponding to the non-formation portion on the hole 1a.
  • the hole 1c is the above-mentioned non-formed part, for example, a part corresponding to the two adjacent holes 1a so as to expose the surface of the base material 2.
  • the holes 1b and 1c are formed by partially removing the element layer 31 and the surface layer of the silicon substrate 1 by lithography and dry etching. Depending on the formation status of the transistor element 20a and the wiring structure 20b in the element layer 31, only the hole 1b or only the hole 1c may be formed.
  • a catalyst material 32 is formed on the bottom surfaces of the holes 1b and 1c.
  • the catalyst material is deposited to a thickness of several nm, for example, about 1 nm by a vacuum evaporation method or the like.
  • a mixed material of one or more selected from Co, Ni, Fe and the like and one or more selected from Ti, TiN, TiO 2 , V, Al and the like is used. .
  • Co / Ti or Co / V is selected.
  • the catalyst material 32 is formed on the bottom surfaces of the holes 1b and 1c.
  • oblique milling is performed on the surface of the element layer 31 to remove the base material and the catalyst material deposited on the back surface of the element layer 31.
  • oblique deposition may be performed on the surface of the element layer 31, and the catalyst material deposited on the back surface of the element layer 31 may be deactivated.
  • a high thermal conductive material for example, CNT 33 is formed in the holes 1b and 1c. More specifically, the temperature is set so as not to adversely affect the element layer 31 by plasma CVD or thermal CVD, for example, about 400 ° C., and the CNT growth process is performed with the direction of application of the electric field being perpendicular to the substrate surface. To do. Thereby, the CNT 33 is formed so as to stand up from the catalyst material 32 existing on the bottom surfaces of the holes 1b and 1c. The CNT 33 is formed to have a length that fills the holes 1b and 1c. The CNT 4 in the hole 1 a and the CNT 33 in the holes 1 b and 1 c are thermally connected via the catalyst materials 3 and 32 and the base material 2.
  • the catalyst material 32 may be formed in a state where the resist mask is formed without removing the resist mask.
  • CNTs 33 are formed as shown in FIG.
  • a plurality of holes are formed in the element layer 31 and the silicon substrate 1.
  • the holes 10d and 10e are formed in the portion where the transistor element 20a and the wiring structure 20b of the element layer 31 are not formed.
  • the hole 1d is formed so as to expose the surface of the catalyst material 3 at a position corresponding to the hole 1a, which is the above-mentioned non-formed part.
  • the hole 1e is formed in such a manner that the surface of the catalyst material 3 is exposed at a portion corresponding to the above-described non-formed portion, for example, on two adjacent holes 1a.
  • the holes 1d and 1e are formed by removing the element layer 31 and part of the surface layer of the silicon substrate 1 and the base material 2 by lithography and dry etching.
  • a catalyst material 32 is formed on the bottom surface of the hole 11e by vacuum deposition or the like. Thereafter, oblique milling is performed on the surface of the element layer 31 to remove the catalyst material deposited on the back surface of the element layer 31. Then, the CNTs 33 are formed as in FIG.
  • a heat conductive layer 34 is formed on the surface side of the silicon substrate 1.
  • a film having excellent thermal conductivity here DLC (Diamond Like Carbon)
  • DLC Diamond Like Carbon
  • the heat conductive layer 34 is thermally connected to the CNTs 33 in the holes 1c and 2d.
  • the back surface of the silicon substrate 1 is ground to remove the sealing material 5.
  • the back surface of the silicon substrate 1 is ground by grinding or the like until the tip of the CNT 4 in the hole 1a is exposed.
  • the silicon substrate 1 is appropriately thinned and the sealing material 5 is removed.
  • the total thickness of the silicon substrate 1 and the element layer 31 is, for example, about 50 ⁇ m to 100 ⁇ m.
  • the sealing material 5 in the hole 1a may remain.
  • a heat conductive layer 35 is formed on the back side of the silicon substrate 1.
  • a film having excellent thermal conductivity here DLC
  • the heat conductive layer 35 is thermally connected to the CNT 4 in the hole 1a. Thereafter, a dicing process is performed, and each semiconductor chip is cut out.
  • the thermally connected CNTs 4 and 33 and the heat conductive layers 34 and 35 constitute a heat dissipation mechanism for a semiconductor device on the front and back surfaces of the silicon substrate 1 through the silicon substrate 1.
  • the heat generated in the element layer 31 and the like is transmitted in the vertical direction by the CNTs 4 and 33 and transmitted in the horizontal direction by the heat conductive layers 34 and 35, and is efficiently exhausted.
  • FIG. 19 is a cross-sectional view showing a schematic configuration of a laminated semiconductor device according to a modification of the second embodiment.
  • a plurality of the semiconductor devices of FIG. 16 (referred to as semiconductor devices 41) manufactured according to the second embodiment are stacked via the adhesive layer 42 to manufacture a stacked semiconductor device.
  • the adhesive layer 42 is made of a material having excellent adhesion between the heat conductive layers 34 and 35 and high heat conductivity, for example, indium or a metal paste, and has a thickness of about several ⁇ m.
  • the heat conductive layer 34 of the lower semiconductor device 41 and the heat conductive layer 35 of the upper semiconductor device 41 are thermally connected via the adhesive layer 42, and the heat dissipation of each semiconductor device 41 is performed.
  • the mechanism is thermally integrated. With this configuration, extremely efficient exhaust heat is realized.
  • the upper and lower semiconductor devices 41 may be bonded and fixed by the adhesive layer 42 without forming the heat conductive layers 34 and 35 in the semiconductor device 41. good. With this configuration, a thin and small stacked semiconductor device is realized as a whole.
  • FIG. 21 to 23 are schematic cross-sectional views showing main steps of the semiconductor device manufacturing method according to the third embodiment.
  • the same components as those of the semiconductor device according to the second embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • an amorphous carbon layer 51 and a catalyst layer 52 are sequentially formed on the surface side of the silicon substrate 1. Specifically, first, an amorphous carbon layer 51 is formed to a thickness of, for example, about 60 nm by a sputtering method or the like so as to cover the surface of the element layer 31. The amorphous carbon layer 51 is in contact with the CNTs 33 in the holes 1c and 2d. Next, a catalyst layer 52 is formed on the amorphous carbon layer 51 as a catalyst for graphene growth described later. The catalyst layer 52 is formed to a thickness of, for example, about 100 nm by sputtering or the like using at least one selected from Co, Ni, Pt, Fe, and the like, for example, Co as a material.
  • an amorphous carbon layer 53 and a catalyst layer 54 are sequentially formed on the back side of the silicon substrate 1.
  • the amorphous carbon layer 53 is formed to a thickness of, for example, about (60 nm) by a (sputtering) method or the like so as to cover the back surface of the silicon substrate 1.
  • the amorphous carbon layer 53 is in contact with the CNT 4 in the hole 1a.
  • a catalyst layer 534 serving as a catalyst for graphene growth described later is formed on the amorphous carbon layer 53.
  • the catalyst layer 54 is formed to a thickness of, for example, about 100 nm by sputtering or the like using at least one selected from Co, Ni, Pt, Fe, and the like, for example, Co as a material.
  • graphene layers 55 and 56 are formed by heat treatment.
  • the structure of FIG. 22 is heat-treated at about 400 ° C. to 1000 ° C., for example, about 800 ° C.
  • the catalyst layer 52 functions as a catalyst, and the amorphous carbon of the amorphous carbon layer 51 becomes graphene, and the graphene layer 55 is formed.
  • the catalyst layer 54 functions as a catalyst, the amorphous carbon of the amorphous carbon layer 53 becomes graphene, and the graphene layer 56 is formed.
  • the CNT 33 is regrown at the contact portion with the CNT 33 and is integrally formed with the graphene. Thereby, the excellent thermal connection between the CNT 33 and the graphene layer 55 is ensured.
  • the CNT4 is regrown at the contact portion with the CNT4 and is integrally formed with the graphene. This ensures an excellent thermal connection between the CNT 4 and the graphene layer 56. Thereafter, a dicing process is performed, and each semiconductor chip is cut out.
  • the heat radiation mechanism of the semiconductor device is configured on the front and back surfaces of the silicon substrate 1 through the silicon substrate 1 by the CNTs 4 and 33 and the graphene layers 55 and 56 that are integrally and surely thermally connected. Is done.
  • the heat generated in the element layer 31 and the like is transmitted in the vertical direction by the CNTs 4 and 33, and is transmitted in the horizontal direction by the graphene layers 55 and 56, and is exhausted extremely efficiently.
  • FIG. 24 is a cross-sectional view illustrating a schematic configuration of a stacked semiconductor device according to a modification of the third embodiment.
  • a plurality of the semiconductor devices of FIG. 22 (referred to as semiconductor devices 61) manufactured according to the third embodiment are stacked via the adhesive layer 62 to manufacture a stacked semiconductor device.
  • the adhesive layer 62 is made of a material having excellent adhesion between the catalyst layers 52 and 54 and high thermal conductivity, for example, indium or a metal paste, and has a thickness of about several ⁇ m.
  • the catalyst layer 52 of the lower semiconductor device 61 and the catalyst layer 54 of the upper semiconductor device 61 are thermally connected via the adhesive layer 62, and the heat dissipation mechanism of each semiconductor device 61 is Thermally integrated. With this configuration, extremely efficient exhaust heat is realized.
  • Appendix 1 a substrate having a heat dissipation mechanism formed on the back surface; An element layer including a functional element formed on the surface of the substrate; The heat dissipation mechanism is A first highly thermally conductive material having a higher thermal conductivity than the substrate, formed in a plurality of first holes formed on the back surface of the substrate; An electronic device comprising: a first thermally conductive film thermally connected to the first high thermal conductivity material so as to cover a back surface side of the substrate.
  • Appendix 2 The electronic device as set forth in Appendix 1, wherein the first high thermal conductivity material is a first carbon nanotube.
  • the first thermal conductive film is formed with graphene,
  • the electronic device according to appendix 2 further comprising a first catalyst film for growing the graphene covering the first heat conductive film.
  • the heat dissipation mechanism includes a first catalyst for growing the first carbon nanotubes between a bottom surface of the first hole and an end portion of the first carbon nanotubes.
  • Appendix 5 The electronic device according to appendix 4, wherein the heat dissipation mechanism includes a first base material between the first catalyst and an end of the first carbon nanotube.
  • Appendix 8 The electronic device according to appendix 6 or 7, wherein the second high thermal conductivity material is a second carbon nanotube.
  • the second thermal conductive film is formed with graphene,
  • the electronic device according to appendix 8 further comprising a second catalyst film for growing the graphene covering the second heat conductive film.
  • a substrate (Appendix 11) a substrate; A heat dissipation mechanism formed on the back surface of the substrate, The heat dissipation mechanism is A high thermal conductivity material having a higher thermal conductivity than the substrate, formed so as to be embedded from the bottom surface of the plurality of holes formed on the back surface of the substrate to the middle depth of the hole; A substrate structure comprising: a sealing material that embeds a remaining portion in the hole from the surface of the substrate and seals the high thermal conductivity material in the substrate.
  • (Appendix 15) A step of forming a plurality of first holes on the back surface of the substrate; Forming a first high thermal conductivity material having a higher thermal conductivity than the substrate in the first hole; Forming an element layer including a functional element on the surface of the substrate; Forming a first thermally conductive film thermally connected to the first high thermal conductivity material so as to cover a back surface side of the substrate.
  • Appendix 17 A step of forming a first catalyst film for growing graphene so as to cover the first thermal conductive film; The method for manufacturing an electronic device according to appendix 16, further comprising a step of heat-treating the first thermally conductive film to form graphene.
  • the first high thermal conductive material is formed, Filling the first hole from the surface of the substrate with a sealing material, and further sealing the first high thermal conductivity material in the substrate; 18.
  • the supplementary note 19 further comprising a step of forming a second thermal conductive film thermally connected to the second high thermal conductivity material so as to cover the surface side of the substrate.
  • (Appendix 23) A step of forming a plurality of holes on the back surface of the substrate; Forming a high thermal conductivity material having a higher thermal conductivity than the substrate so as to be embedded from the bottom surface of the hole to an intermediate depth of the hole; Filling the inside of the hole with a sealing material from the surface of the substrate, and sealing the high thermal conductivity material within the substrate.

Abstract

　半導体デバイスは、裏面に放熱機構が形成されたシリコン基板（１）と、シリコン基板（１）の表面に形成された、トランジスタ素子（２０ａ）を含む素子層（３１）とを含み、放熱機構は、シリコン基板の裏面に形成された複数の第１の孔（１ａ）に形成された、シリコン基板（１）よりも熱伝導率の高い高熱伝導材料であるカーボン材料、例えばＣＮＴ（４）と、シリコン基板（１）の裏面側を覆うように、ＣＮＴ（４）と熱的に接続された熱伝導性膜であるカーボン材料、例えば多層グラフェン膜とを有する。この構成により、比較的簡易な構成で極めて効率の良い放熱を実現するカーボン材料埋め込み型シリコン基板を提供し、信頼性の高い電子デバイスを得る。

Description

電子デバイス及びその製造方法、並びに基板構造及びその製造方法
　本発明は、電子デバイス及びその製造方法、並びに基板構造及びその製造方法に関するものである。
　近年、電子デバイス、例えば半導体デバイスにおいて、その放熱技術としては、半導体基板とヒートシンクとの間の接続を改善したもの等がある（特許文献１，２を参照）。また、半導体デバイスの発熱体に熱伝導率の高い材料を直接接続して、放熱を行う構成等も案出されている（特許文献３を参照）。
特開２０１０－５０１７０号公報 特開２０１０－１１４１２０号公報 特開２００５－１０９１３３号公報
　現在のところ、電子デバイスの放熱機構として、基板自体の熱抵抗を改善することに着目したものはない。基板の放熱性を向上させることで、比較的簡易な構成で極めて効率の良い放熱が可能となると期待され、今後の研究開発が待たれる現況にある。
　本発明は、上記の課題に鑑みてなされたものであり、比較的簡易な構成で極めて効率の良い放熱を実現する信頼性の高い電子デバイス及びその製造方法、並びに基板構造及びその製造方法を提供することを目的とする。
　本発明の電子デバイスは、裏面に放熱機構が形成された基板と、前記基板の表面に形成された、機能素子を含む素子層とを含み、前記放熱機構は、前記基板の裏面に形成された複数の第１の孔に形成された、前記基板よりも熱伝導率の高い第１の高熱伝導材料と、前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続された第１の熱伝導性膜とを有する。
　本発明の基板構造は、基板と、前記基板の裏面に形成された放熱機構とを含み、前記放熱機構は、前記基板の裏面に形成された複数の孔の底面から当該孔の途中深さまで埋め込むように形成された、前記基板よりも熱伝導率の高い高熱伝導材料と、前記基板の表面から前記孔内の残余部分を埋め込み前記高熱伝導材料を前記基板内で封止する封止材料とを有する。
　本発明の電子デバイスの製造方法は、基板の裏面に複数の第１の孔を形成する工程と、前記第１の孔に、前記基板よりも熱伝導率の高い第１の高熱伝導材料を形成する工程と、前記基板の表面に、機能素子を含む素子層を形成する工程と、前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続される第１の熱伝導性膜を形成する工程とを含む。
　本発明の基板構造の製造方法は、基板の裏面に複数の孔を形成する工程と、前記孔の底面から当該孔の途中深さまで埋め込むように、前記基板よりも熱伝導率の高い高熱伝導材料を形成する工程と、前記基板の表面から前記孔内を封止材料で埋め込み、前記高熱伝導材料を前記基板内で封止する工程とを含む。
　本発明によれば、比較的簡易な構成で極めて効率の良い放熱を可能とする信頼性の高い電子デバイス及び基板構造が実現する。
図１は、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。 図２は、図１に引き続き、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。 図３は、図２に引き続き、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。 図４は、図３に引き続き、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。 図５は、図４に引き続き、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。 図６は、図３のシリコン基板の裏面の様子を示す概略平面図である。 図７は、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。 図８は、図７に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。 図９は、図８に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。 図１０は、図９に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。 図１１は、図８の工程に代わって行う工程を示す概略断面図である。 図１２は、図９の工程に代わって行う工程を示す概略断面図である。 図１３は、図８～図１０の諸工程に代わって行う工程を示す概略断面図である。 図１４は、図１０に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。 図１５は、図１４に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。 図１６は、図１５に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。 図１７Ａは、図７の工程を詳細に示す概略断面図である。 図１７Ｂは、図１７Ａに引き続き、図７の工程を詳細に示す概略断面図である。 図１７Ｃは、図１７Ｂに引き続き、図７の工程を詳細に示す概略断面図である。 図１８Ａは、図１７Ｃに引き続き、図７の工程を詳細に示す概略断面図である。 図１８Ｂは、図１８Ａに引き続き、図７の工程を詳細に示す概略断面図である。 図１９は、第２の実施形態の変形例による積層半導体デバイスの概略構成を示す断面図である。 図２０は、第２の実施形態の変形例の他の例による積層半導体デバイスの概略構成を示す断面図である。 図２１は、第３の実施形態による半導体デバイスの製造方法の主要工程を示す概略断面図である。 図２２は、図２１に引き続き、第３の実施形態による半導体デバイスの製造方法の主要工程を示す概略断面図である。 図２３は、図２２に引き続き、第３の実施形態による半導体デバイスの製造方法の主要工程を示す概略断面図である。 図２４は、第３の実施形態の変形例による積層半導体デバイスの概略構成を示す断面図である。 図２５は、第３の実施形態の変形例の他の例による積層半導体デバイスの概略構成を示す断面図である。
　以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
　（第１の実施形態）
　本実施形態では、電子デバイスに適用される基板構造の構成を、その製造方法と共に開示する。ここでは、半導体デバイスに適用される半導体基板の基板構造について説明する。
　図１～図５は、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。
　先ず、図１に示すように、シリコン基板１の裏面に複数の孔１ａを形成する。
　基板として、例えばシリコン基板１０を用意する。シリコン基板１は、例えば７７５μｍ程度の厚みとされている。
　シリコン基板１の裏面をリソグラフィー及びドライエッチングにより所定深さまで加工する。これにより、シリコン基板１の裏面に非貫通の複数の１ａが形成される。孔１ａは、例えばその径が２０μｍ～１００μｍ程度、ここでは５０μｍ程度とされ、深さが基板の厚さ以下、例えば、７００μｍ程度とされる。
　続いて、図２に示すように、シリコン基板１の孔１ａの底面に、下地材料２及び触媒材料３を順次形成する。
　詳細には、先ず、ＡＬＤ法、スパッタ法等により、例えばＴａ，ＴａＮ等を１５ｎｍ程度の厚みに堆積する。これにより、シリコン基板１の孔１ａの底面及び側面には、バリアメタルである下地材料２が形成される。
　次に、真空蒸着法等により、触媒材料を数ｎｍ、例えば、１ｎｍ程度の厚みに堆積する。触媒材料としては、Ｃｏ，Ｎｉ，Ｆｅ等から選ばれた１種又は２種以上と、Ｔｉ，ＴｉＮ，ＴｉＯ2，Ｖ，Ａｌ等から選ばれた１種又は２種以上との混合材料を用いる。例えば
Ｃｏ／Ｔｉ又はＣｏ／Ｖが選ばれる。これにより、シリコン基板１の孔１ａの底面には、下地材料２上に触媒材料３が形成される。
　その後、シリコン基板１の裏面に対して斜めミリングを施し、シリコン基板１の裏面に堆積された下地材料及び触媒材料を除去する。あるいは、シリコン基板１の裏面に対して斜め成膜を施し、シリコン基板１の裏面に堆積された触媒材料を不活化しても良い。
　続いて、図３に示すように、孔１ａ内に高熱伝導材料、例えばＣＮＴ４を形成する。
　詳細には、プラズマＣＶＤ法や熱ＣＶＤ法により、成長温度を基板材料の融点以下、例えば、８００℃程度に設定し、電界の印加方向を基板表面に垂直な方向として、カーボン・ナノ・チューブ（ＣＮＴ）の成長処理を実行する。これにより、孔１ａの底面に存する触媒材料２から起立するようにＣＮＴ４が形成される。ＣＮＴ４は、孔１ａを充填しない程度の長さに、例えば２００μｍ程度の長さに形成される。ＣＮＴは基板材料であるシリコンよりも熱伝導率が高く放熱性に優れた材料であり、シリコン基板１の複数の孔１ａをそれぞれＣＮＴ４で一部埋め込む構成は、適用される電子デバイスの放熱機構となる。このときのシリコン基板１の裏面の様子を図６に示す。
　なお、シリコン基板１の裏面に孔１ａを形成した後、ドライエッチングのマスクに用いたレジストマスクを除去せず、レジストマスクが形成された状態で下地材料２及び触媒材料３を形成しても良い。この場合、レジストマスクをその上に存する下地材料及び触媒材料と共にアッシング処理又は所定の薬液を用いたウェットエッチングにより除去した後、図３のようにＣＮＴ４を形成する。
　続いて、図４に示すように、シリコン基板１の裏面から孔１ａを封止材料５で埋め込み、ＣＮＴ４を封止する。
　詳細には、種々の汚染に強い封止材料、例えばＳＯＧ（Spin On Glass）材料を封止材
料５として用いて、シリコン基板１の裏面から孔１ａの残余部分を埋め込む。あるいは、熱伝導性の良い材料、例えば、Ｃｕをメッキしたり、ナノダイア材料を塗布して封止材料５として用いても良い。これにより、孔１ａ内に形成されたＣＮＴ４が封止材料５で封止される。
　以上により、本実施形態による、放熱機構を備えた基板構造が形成される。
　本実施形態では、封止材料５によってＣＮＴ４を封止することにより、その後に基板構造を用いて電子デバイスを形成する場合に、その諸工程でＣＮＴ４が汚染されることなく所期の状態に保持される。そのため、電子デバイスにおいて、所望の放熱機構を確実に形成することができる。
　なお、図５に示すように、シリコン基板１の表面を、下地材料２が露出しない限度でグラインド等により研削し、シリコン基板１を適宜薄化するようにしても良い。
　以上説明したように、本実施形態による基板構造によれば、シリコン基板１自体に、熱伝導に優れた高熱伝導材料、例えばＣＮＴを用いた比較的簡素な構成の放熱機構を備えている。この基板構造を半導体デバイス等の電子デバイスに適用することにより、極めて効率の良い放熱を可能とする信頼性の高い電子デバイスが実現する。
　（第２の実施形態）
　本実施形態では、電子デバイスとして、ＭＯＳ構造のトランジスタ素子を機能素子として備えた半導体デバイスを、その製造方法と共に開示する。なお、半導体デバイスとして、本実施形態のＭＯＳトランジスタ以外でも各種のメモリ素子、キャパシタ素子等を機能素子として有するものが適用できる。
　図７～図１６は、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。なお、第１の実施形態による基板構造のものと同じ構成部材等については、同符号を付して詳しい説明を省略する。
　本実施形態では、第１の実施形態で開示した基板構造を半導体デバイスに適用する。
　先ず、図７に示すように、第１の実施形態による基板構造、ここでは図５の基板構造を用い、そのシリコン基板１の表面上に、機能素子としてＭＯＳ構造のトランジスタ素子２０ａ及びその配線構造２０ｂを備えた素子層３１を形成する。
　素子層３１の形成工程について、図１７Ａ～図１７Ｃ及び図１８Ａ～図１８Ｂを用いて説明する。なお、図１７Ａ～図１７Ｃ及び図１８Ａ～図１８Ｂでは、シリコン基板１の表層部分のみを示す。
　先ず、図１７Ａに示すように、トランジスタ素子２０ａを形成する。
　詳細には、先ず、シリコン基板１の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
　次に、素子活性領域に所定の導電型の不純物をイオン注入し、ウェル１２を形成する。
　次に、素子活性領域に熱酸化等によりゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により多結晶シリコン膜及び膜厚例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
　次に、キャップ膜１５をマスクとして素子活性領域にウェル１２と逆導電型の不純物をイオン注入し、いわゆるエクステンション領域１６を形成する。
　次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
　次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域にエクステンション領域１６と同じ導電型の不純物をイオン注入し、エクステンション領域１６と重畳されるソース／ドレイン領域１８を形成する。以上により、トランジスタ素子２０ａが形成される。
　続いて、図１７Ｂに示すように、層間絶縁膜１９を形成する。
　詳細には、トランジスタ素子２０ａを覆うように、例えばシリコン酸化物を堆積し、層間絶縁膜１９を形成する。層間絶縁膜１９は、化学機械研磨（ＣＭＰ）によりその表面を研磨する。
　続いて、図１７Ｃに示すように、層間絶縁膜１９にコンタクト孔１９ａを形成する。
　詳細には、層間絶縁膜１９をリソグラフィー及びドライエッチングにより加工する。これにより、ソース／ドレイン領域１８の表面の一部を露出するコンタクト孔１９ａが形成される。
　続いて、図１８Ａに示すように、コンタクトプラグ２１を形成する。
　詳細には、コンタクト孔１９ａを埋め込む厚みに、層間絶縁膜１９上に導電材料、例えばタングステン（Ｗ）をＣＶＤ法等により堆積する。
　ＷをＣＭＰで表面研磨し、コンタクト孔１９ａ内のみにＷを残す。以上により、コンタクト孔１９ａをＷで充填してなるコンタクトプラグ２１が形成される。
　続いて、図１８Ｂに示すように、配線構造２０ｂを形成する。
　詳細には、先ず、層間絶縁膜１９上に配線材料、例えばアルミニウム（Ａｌ）合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングによりＡｌ合金を加工する。以上により、層間絶縁膜１９上に、コンタクトプラグ２１と電気的に接続された配線２２が形成される。
　次に、層間絶縁膜１９上に配線２２を覆うように、例えばシリコン酸化物を堆積し、層間絶縁膜２３を形成する。
　次に、層間絶縁膜２３をリソグラフィー及びドライエッチングにより加工し、配線２２の表面の一部を露出するビア孔２３ａを形成する。
　次に、ビア孔２３ａを埋め込む厚みに、層間絶縁膜２３上に導電材料、例えばタングステン（Ｗ）をＣＶＤ法等により堆積する。ＷをＣＭＰで表面研磨し、ビア孔２３ａ内のみにＷを残す。以上により、ビア孔２３ａをＷで充填してなるビアプラグ２４が形成される。
　次に、層間絶縁膜２３上に配線材料、例えばＡｌ合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングによりＡｌ合金を加工する。以上により、層間絶縁膜２３上に、ビアプラグ２４と電気的に接続された配線２５が形成される。
　以上により、層間絶縁膜１９，２３内にトランジスタ素子２０ａ及び配線構造２０ｂを備えた素子層３１が形成される。
　なお、上記の例では、素子層３１の配線構造２０ｂを２層の配線で形成したが、更に多層に配線を積層形成し、素子層を形成するようにしても良い。
　続いて、図８に示すように、素子層３１及びシリコン基板１に、複数の孔、例えば孔１ｂ，１ｃを形成する。
　孔１ｂ，１ｃは、素子層３１のトランジスタ素子２０ａ及び配線構造２０ｂの非形成部位に形成される。詳細には、孔１ｂは、上記の非形成部位であって孔１ａ上に相当する箇所で、下地材料２の表面を露出するように形成される。孔１ｃは、上記の非形成部位であって例えば隣り合う２つの孔１ａ上に相当する箇所で、下地材料２の表面を露出するように形成される。孔１ｂ，１ｃは、リソグラフィー及びドライエッチングにより、素子層３１及びシリコン基板１の表層を一部除去することで形成される。
　なお、素子層３１におけるトランジスタ素子２０ａ及び配線構造２０ｂの形成状況等に応じて、孔１ｂのみ形成する場合や孔１ｃのみ形成する場合等も考えられる。
　続いて、図９に示すように、孔１ｂ，１ｃの底面に、触媒材料３２を形成する。
　詳細には、真空蒸着法等により、触媒材料を数ｎｍ、例えば１ｎｍ程度の厚みに堆積する。触媒材料としては、Ｃｏ，Ｎｉ，Ｆｅ等から選ばれた１種又は２種以上と、Ｔｉ，ＴｉＮ，ＴｉＯ2，Ｖ，Ａｌ等から選ばれた１種又は２種以上との混合材料を用いる。例え
ばＣｏ／Ｔｉ又はＣｏ／Ｖが選ばれる。これにより、孔１ｂ，１ｃの底面に触媒材料３２が形成される。
　その後、素子層３１の表面に対して斜めミリングを施し、素子層３１の裏面に堆積された下地材料及び触媒材料を除去する。あるいは、素子層３１の表面に対して斜め成膜を施し、素子層３１の裏面に堆積された触媒材料を不活化しても良い。
　続いて、図１０に示すように、孔１ｂ，１ｃ内に高熱伝導材料、例えばＣＮＴ３３を形成する。
　詳細には、プラズマＣＶＤ法や熱ＣＶＤ法により、素子層３１に悪影響が及ばない温度、例えば４００℃程度に設定し、電界の印加方向を基板表面に垂直な方向として、ＣＮＴの成長処理を実行する。これにより、孔１ｂ，１ｃの底面に存する触媒材料３２から起立するようにＣＮＴ３３が形成される。ＣＮＴ３３は、孔１ｂ，１ｃを充填する長さに形成される。孔１ａのＣＮＴ４と、孔１ｂ，１ｃのＣＮＴ３３とが、触媒材料３，３２及び下地材料２を介して熱的に接続される。
　なお、孔１ｂ，１ｃを形成した後、レジストマスクを除去せず、レジストマスクが形成された状態で触媒材料３２を形成しても良い。この場合、レジストマスクをその上に存する触媒材料と共にアッシング処理又は所定の薬液を用いたウェットエッチングにより除去した後、図１０のようにＣＮＴ３３を形成する。
　ここで、図８及び図９の諸工程に代わって、図１１及び図１２の諸工程を行うようにしても良い。
　先ず、図１１に示すように、素子層３１及びシリコン基板１に、複数の孔、例えば孔１ｄ，１ｅを形成する。
　孔１０ｄ，１０ｅは、素子層３１のトランジスタ素子２０ａ及び配線構造２０ｂの非形成部位に形成される。詳細には、孔１ｄは、上記の非形成部位であって孔１ａ上に相当する箇所で、触媒材料３の表面を露出するように形成される。孔１ｅは、上記の非形成部位であって例えば隣り合う２つの孔１ａ上に相当する箇所で、触媒材料３の表面を露出するように形成される。孔１ｄ，１ｅは、リソグラフィー及びドライエッチングにより、素子層３１及びシリコン基板１の表層の一部、及び下地材料２を除去することで形成される。
　図１１の状態では、孔１ｄは、その底面に触媒材料３が露出しているため、新たに触媒材料を形成する必要はない。孔１ｅは、その底面には触媒材料の非形成部位があるため、底面全体に触媒材料を形成する必要がある。そこで図１２に示すように、孔１１ｅの底面に、真空蒸着法等により、触媒材料３２を形成する。
　その後、素子層３１の表面に対して斜めミリングを施し、素子層３１の裏面に堆積された触媒材料を除去する。そして、図１０と同様にＣＮＴ３３を形成する。
　また、例えば孔１ｅを形成せず、孔１ｄのみを形成するような場合には、孔１ｄを形成した後、ＣＮＴ３３を形成する代わりに、図１３に示すように、既に形成されたＣＮＴ４の先端を再成長するようにしても良い。この場合、図１３の工程の後、再成長したＣＮＴ４の先端に残存する触媒材料３を斜めミリングで除去する。
　図８～図１０に続いて図１４に示すように、シリコン基板１の表面側に熱伝導層３４を形成する。
　詳細には、素子層３１の表面を覆うように、熱伝導性に優れた膜、ここではＤＬＣ（Diamond Like Carbon）を、光電子制御プラズマＣＶＤ法等により例えば１００ｎｍ程度の
厚みに形成する。熱伝導層３４は、孔１ｃ，２ｄ内のＣＮＴ３３と熱的に接続される。
　続いて、図１５に示すように、シリコン基板１の裏面を研削して封止材料５を除去する。
　詳細には、シリコン基板１の裏面を、孔１ａ内のＣＮＴ４の先端が露出するまでグラインド等により研削する。これにより、シリコン基板１が適宜薄化されて封止材料５が除去される。このとき、シリコン基板１及び素子層３１の総計の厚みが例えば５０μｍ１００μｍ程度とされる。ＣＮＴ４の長さが５０μｍ程度と短く封止材料５が高熱伝導性材料で施されている場合は、孔１ａ内の封止材料５が残っても良い。
　続いて、図１６に示すように、シリコン基板１の裏面側に熱伝導層３５を形成する。
　詳細には、シリコン基板１の裏面を覆うように、熱伝導性に優れた膜、ここではＤＬＣを、光電子制御プラズマＣＶＤ法等により例えば１００ｎｍ程度の厚みに形成する。熱伝導層３５は、孔１ａ内のＣＮＴ４と熱的に接続される。
　しかる後、ダイシング工程を行い、半導体チップごとに切り出される。
　本実施形態では、熱的に接続されたＣＮＴ４，３３と熱伝導層３４，３５とにより、シリコン基板１内を介したシリコン基板１の表裏面に、半導体デバイスの放熱機構が構成される。この放熱機構では、素子層３１等で発生した熱が、ＣＮＴ４，３３で垂直方向に伝達し、熱伝導層３４，３５で水平方向に亘って伝達し、効率良く排熱される。
　以上説明したように、本実施形態によれば、比較的簡易な構成で極めて効率の良い放熱を可能とする信頼性の高い半導体デバイスが実現する。
　（変形例）
　ここで、第２の実施形態の変形例について説明する。
　図１９は、第２の実施形態の変形例による積層半導体デバイスの概略構成を示す断面図である。
　本例では、第２の実施形態により作製された図１６の半導体デバイス（半導体デバイス４１とする）を、接着層４２を介して複数積層し、積層半導体デバイスを作製する。
　接着層４２は、熱伝導層３４，３５の密着性に優れると共に熱伝導性の高い材料、例えばインジウムや金属ペーストを材料とし、数μｍ程度の厚みに形成される。
　この積層半導体デバイスでは、下側の半導体デバイス４１の熱伝導層３４と上側の半導体デバイス４１の熱伝導層３５とが接着層４２を介して熱的に接続されており、各半導体デバイス４１の放熱機構が熱的に一体化される。この構成により、極めて効率の良い排熱が実現する。
　また、本例の他の例として、図２０に示すように、半導体デバイス４１において熱伝導層３４，３５を形成することなく、上下の半導体デバイス４１を接着層４２により接着固定するようにしても良い。この構成により、全体として薄く小型の積層半導体デバイスが実現する。
　（第３の実施形態）
　本実施形態では、第２の実施形態と同様に、シリコン基板自体に放熱機構が形成された半導体デバイスを開示するが、第１及び第２の熱伝導性膜が異なる点等で第１の実施形態と相違する。
　図２１～図２３は、第３の実施形態による半導体デバイスの製造方法の主要工程を示す概略断面図である。なお、第２の実施形態による半導体デバイスのものと同じ構成部材等については、同符号を付して詳しい説明を省略する。
　先ず、第２の実施形態と同様に、図７～図１０の諸工程を実行する。
　続いて、図２１に示すように、シリコン基板１の表面側にアモルファス・カーボン層５１及び触媒層５２を順次形成する。
　詳細には、先ず、素子層３１の表面を覆うように、アモルファス・カーボン層５１をスパッタ法等により例えば６０ｎｍ程度の厚みに形成する。アモルファス・カーボン層５１は、孔１ｃ，２ｄ内のＣＮＴ３３と接触する。
　次に、アモルファス・カーボン層５１上に、後述するグラフェン成長の触媒となる触媒層５２を形成する。触媒層５２は、Ｃｏ、Ｎｉ，Ｐｔ、Ｆｅ等から選ばれた少なくとも一種、例えばＣｏを材料として、スパッタ法等により例えば１００ｎｍ程度の厚みに形成する。
　続いて、第２の実施形態の図１５と同様に、シリコン基板１の裏面を研削して封止材料５を除去する。
　続いて、図２２に示すように、シリコン基板１の裏面側にアモルファス・カーボン層５３及び触媒層５４を順次形成する。
　詳細には、シリコン基板１の裏面を覆うように、アモルファス・カーボン層５３を（スパッタ）法等により例えば（６０ｎｍ）程度の厚みに形成する。アモルファス・カーボン層５３は、孔１ａ内のＣＮＴ４と接触する。
　次に、アモルファス・カーボン層５３上に、後述するグラフェン成長の触媒となる触媒層５３４を形成する。触媒層５４は、Ｃｏ、Ｎｉ，Ｐｔ、Ｆｅ等から選ばれた少なくとも一種、例えばＣｏを材料として、スパッタ法等により例えば１００ｎｍ程度の厚みに形成する。
　続いて、図２３に示すように、熱処理によりグラフェン層５５，５６を形成する。
　詳細には、図２２の構造体を、４００℃程度～１０００℃程度、例えば８００℃程度で熱処理する。これにより、触媒層５２が触媒として機能してアモルファス・カーボン層５１のアモルファス・カーボンがグラフェンとなり、グラフェン層５５が形成される。同時に、触媒層５４が触媒として機能してアモルファス・カーボン層５３のアモルファス・カーボンがグラフェンとなり、グラフェン層５６が形成される。
　グラフェン層５５では、ＣＮＴ３３との接触部位でＣＮＴ３３が再成長し、グラフェンと一体形成される。これにより、ＣＮＴ３３とグラフェン層５５との優れた熱的接続が確保される。
　グラフェン層５６では、ＣＮＴ４との接触部位でＣＮＴ４が再成長し、グラフェンと一体形成される。これにより、ＣＮＴ４とグラフェン層５６との優れた熱的接続が確保される。
　しかる後、ダイシング工程を行い、半導体チップごとに切り出される。
　本実施形態では、一体化して確実な熱的接続がなされたＣＮＴ４，３３とグラフェン層５５，５６とにより、シリコン基板１内を介したシリコン基板１の表裏面に、半導体デバイスの放熱機構が構成される。この放熱機構では、素子層３１等で発生した熱が、ＣＮＴ４，３３で垂直方向に伝達し、グラフェン層５５，５６で水平方向に亘って伝達し、極めて効率良く排熱される。
　以上説明したように、本実施形態によれば、比較的簡易な構成で極めて効率の良い放熱を可能とする信頼性の高い半導体デバイスが実現する。
　（変形例）
　ここで、第３の実施形態の変形例について説明する。
　図２４は、第３の実施形態の変形例による積層半導体デバイスの概略構成を示す断面図である。
　本例では、第３の実施形態により作製された図２２の半導体デバイス（半導体デバイス６１とする）を、接着層６２を介して複数積層し、積層半導体デバイスを作製する。
　接着層６２は、触媒層５２，５４の密着性に優れると共に熱伝導性の高い材料、例えばインジウムや金属ペーストを材料とし、数μｍ程度の厚みに形成される。
　この積層半導体デバイスでは、下側の半導体デバイス６１の触媒層５２と上側の半導体デバイス６１の触媒層５４とが接着層６２を介して熱的に接続されており、各半導体デバイス６１の放熱機構が熱的に一体化される。この構成により、極めて効率の良い排熱が実現する。
　また、本例の他の例として、図２５に示すように、半導体デバイス６１において触媒層５２，５４を酸等を用いて除去した後、上下の半導体デバイス６１を接着層６２により接着固定するようにしても良い。この構成により、全体として薄く小型の積層半導体デバイスが実現する。
　以下、電子デバイス及びその製造方法、並びに基板構造及びその製造方法の諸態様を付記としてまとめて記載する。
　（付記１）裏面に放熱機構が形成された基板と、
　前記基板の表面に形成された、機能素子を含む素子層と
　を含み、
　前記放熱機構は、
　前記基板の裏面に形成された複数の第１の孔に形成された、前記基板よりも熱伝導率の高い第１の高熱伝導材料と、
　前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続された第１の熱伝導性膜と
　を有することを特徴とする電子デバイス。
　（付記２）前記第１の高熱伝導材料は、第１のカーボンナノチューブであることを特徴とする付記１に記載の電子デバイス。
　（付記３）前記第１の熱伝導性膜は、グラフェンを有して形成されており、
　前記第１の熱伝導性膜を覆う、前記グラフェンを成長するための第１の触媒膜を更に含むこと特徴とする付記２に記載の電子デバイス。
　（付記４）前記放熱機構は、前記第１の孔の底面と前記第１のカーボンナノチューブの端部との間に、前記第１のカーボンナノチューブを成長するための第１の触媒を有することを特徴とする付記２又は３に記載の電子デバイス。
　（付記５）前記放熱機構は、前記第１の触媒と前記第１のカーボンナノチューブの端部との間に第１の下地材料を有することを特徴とする付記４に記載の電子デバイス。
　（付記６）前記基板の表面に前記素子層を貫通して形成された第２の孔に、前記第１の高熱伝導材料と熱的に接続されるように形成された、前記基板よりも熱伝導率の高い第２の高熱伝導材料を更に有することを特徴とする付記１～５のいずれか１項に記載の電子デバイス。
　（付記７）前記基板の表面側を覆うように、前記第２の高熱伝導材料と熱的に接続された第２の熱伝導性膜を更に有することを特徴とする付記６に記載の電子デバイス。
　（付記８）前記第２の高熱伝導材料は、第２のカーボンナノチューブであることを特徴とする付記６又は７に記載の電子デバイス。
　（付記９）前記第２の熱伝導性膜は、グラフェンを有して形成されており、
　前記第２の熱伝導性膜を覆う、前記グラフェンを成長するための第２の触媒膜を更に含むこと特徴とする付記８に記載の電子デバイス。
　（付記１０）付記１～９のいずれか１項に記載の電子デバイスを複数備えており、
　前記各電子デバイスが接続層を介して積層されてなることを特徴とする積層電子デバイス。
　（付記１１）基板と、
　前記基板の裏面に形成された放熱機構と
　を含み、
　前記放熱機構は、
　前記基板の裏面に形成された複数の孔の底面から当該孔の途中深さまで埋め込むように形成された、前記基板よりも熱伝導率の高い高熱伝導材料と、
　前記基板の表面から前記孔内の残余部分を埋め込み前記高熱伝導材料を前記基板内で封止する封止材料と
　を有することを特徴とする基板構造。
　（付記１２）前記高熱伝導材料はカーボンナノチューブであることを特徴とする付記１１に記載の基板構造。
　（付記１３）前記放熱機構は、前記孔の底面と前記カーボンナノチューブの端部との間に、前記カーボンナノチューブを成長するための触媒を有することを特徴とする付記１２に記載の基板構造。
　（付記１４）前記放熱機構は、前記触媒と前記カーボンナノチューブの端部との間に下地材料を有することを特徴とする付記１３に記載の基板構造。
　（付記１５）基板の裏面に複数の第１の孔を形成する工程と、
　前記第１の孔に、前記基板よりも熱伝導率の高い第１の高熱伝導材料を形成する工程と、
　前記基板の表面に、機能素子を含む素子層を形成する工程と、
　前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続される第１の熱伝導性膜を形成する工程と
　を含むことを特徴とする電子デバイスの製造方法。
　（付記１６）前記第１の高熱伝導材料は、第１のカーボンナノチューブであることを特徴とする付記１５に記載の電子デバイスの製造方法。
　（付記１７）前記第１の熱伝導性膜を覆うように、グラフェンを成長するための第１の触媒膜を形成する工程と、
　前記第１の熱伝導性膜を熱処理してグラフェンを形成する工程と
　を更に含むことを特徴とする付記１６に記載の電子デバイスの製造方法。
　（付記１８）前記第１の孔の底面から当該第１の孔の途中深さまで、前記第１の高熱伝導材料を形成し、
　前記基板の表面から前記第１の孔内を封止材料で埋め込み、前記第１の高熱伝導材料を前記基板内に封止する工程を更に含み、
　前記封止材料で前記第１の高熱伝導材料を前記基板内に封止した状態で、前記素子層を形成することを特徴とする付記１５～１７のいずれか１項に記載の電子デバイスの製造方法。
　（付記１９）前記基板の表面に前記素子層を貫通する第２の孔を形成する工程と、
　前記第２の孔に、前記第１の高熱伝導材料と熱的に接続される第２の高熱伝導材料を形成する工程と
　を更に含むことを特徴とする付記１５～１８のいずれか１項に記載の電子デバイスの製造方法。
　（付記２０）前記基板の表面側を覆うように、前記第２の高熱伝導材料と熱的に接続される第２の熱伝導性膜を形成する工程を更に含むことを特徴とする付記１９に記載の電子デバイスの製造方法。
　（付記２１）前記第２の高熱伝導材料は、第２のカーボンナノチューブであることを特徴とする付記１９又は２０に記載の電子デバイスの製造方法。
　（付記２２）前記第２の熱伝導性膜を覆うように、グラフェンを成長するための第２の触媒膜を形成する工程と、
　前記第２の熱伝導性膜を熱処理してグラフェンを形成する工程と
　を更に含むことを特徴とする付記２１に記載の電子デバイスの製造方法。
　（付記２３）基板の裏面に複数の孔を形成する工程と、
　前記孔の底面から当該孔の途中深さまで埋め込むように、前記基板よりも熱伝導率の高い高熱伝導材料を形成する工程と、
　前記基板の表面から前記孔内を封止材料で埋め込み、前記高熱伝導材料を前記基板内で封止する工程と
　を含むことを特徴とする基板構造の製造方法。
　（付記２４）前記高熱伝導材料はカーボンナノチューブであることを特徴とする付記２３に記載の基板構造の製造方法。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　本発明によれば、比較的簡易な構成で極めて効率の良い放熱を可能とする信頼性の高い電子デバイス及び基板構造が実現する。

Claims (24)

  1. 　裏面に放熱機構が形成された基板と、
    　前記基板の表面に形成された、機能素子を含む素子層と
    　を含み、
    　前記放熱機構は、
    　前記基板の裏面に形成された複数の第１の孔に形成された、前記基板よりも熱伝導率の高い第１の高熱伝導材料と、
    　前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続された第１の熱伝導性膜と
    　を有することを特徴とする電子デバイス。
  2. 　前記第１の高熱伝導材料は、第１のカーボンナノチューブであることを特徴とする請求項１に記載の電子デバイス。
  3. 　前記第１の熱伝導性膜は、グラフェンを有して形成されており、
    　前記第１の熱伝導性膜を覆う、前記グラフェンを成長するための第１の触媒膜を更に含むこと特徴とする請求項２に記載の電子デバイス。
  4. 　前記放熱機構は、前記第１の孔の底面と前記第１のカーボンナノチューブの端部との間に、前記第１のカーボンナノチューブを成長するための第１の触媒を有することを特徴とする請求項２又は３に記載の電子デバイス。
  5. 　前記放熱機構は、前記第１の触媒と前記第１のカーボンナノチューブの端部との間に第１の下地材料を有することを特徴とする請求項４に記載の電子デバイス。
  6. 　前記基板の表面に前記素子層を貫通して形成された第２の孔に、前記第１の高熱伝導材料と熱的に接続されるように形成された、前記基板よりも熱伝導率の高い第２の高熱伝導材料を更に有することを特徴とする請求項１～５のいずれか１項に記載の電子デバイス。
  7. 　前記基板の表面側を覆うように、前記第２の高熱伝導材料と熱的に接続された第２の熱伝導性膜を更に有することを特徴とする請求項６に記載の電子デバイス。
  8. 　前記第２の高熱伝導材料は、第２のカーボンナノチューブであることを特徴とする請求項６又は７に記載の電子デバイス。
  9. 　前記第２の熱伝導性膜は、グラフェンを有して形成されており、
    　前記第２の熱伝導性膜を覆う、前記グラフェンを成長するための第２の触媒膜を更に含むこと特徴とする請求項８に記載の電子デバイス。
  10. 　請求項１～９のいずれか１項に記載の電子デバイスを複数備えており、
    　前記各電子デバイスが接続層を介して積層されてなることを特徴とする積層電子デバイス。
  11. 　基板と、
    　前記基板の裏面に形成された放熱機構と
    　を含み、
    　前記放熱機構は、
    　前記基板の裏面に形成された複数の孔の底面から当該孔の途中深さまで埋め込むように形成された、前記基板よりも熱伝導率の高い高熱伝導材料と、
    　前記基板の表面から前記孔内の残余部分を埋め込み前記高熱伝導材料を前記基板内で封止する封止材料と
    　を有することを特徴とする基板構造。
  12. 　前記高熱伝導材料はカーボンナノチューブであることを特徴とする請求項１１に記載の基板構造。
  13. 　前記放熱機構は、前記孔の底面と前記カーボンナノチューブの端部との間に、前記カーボンナノチューブを成長するための触媒を有することを特徴とする請求項１２に記載の基板構造。
  14. 　前記放熱機構は、前記触媒と前記カーボンナノチューブの端部との間に下地材料を有することを特徴とする請求項１３に記載の基板構造。
  15. 　基板の裏面に複数の第１の孔を形成する工程と、
    　前記第１の孔に、前記基板よりも熱伝導率の高い第１の高熱伝導材料を形成する工程と、
    　前記基板の表面に、機能素子を含む素子層を形成する工程と、
    　前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続される第１の熱伝導性膜を形成する工程と
    　を含むことを特徴とする電子デバイスの製造方法。
  16. 　前記第１の高熱伝導材料は、第１のカーボンナノチューブであることを特徴とする請求項１５に記載の電子デバイスの製造方法。
  17. 　前記第１の熱伝導性膜を覆うように、グラフェンを成長するための第１の触媒膜を形成する工程と、
    　前記第１の熱伝導性膜を熱処理してグラフェンを形成する工程と
    　を更に含むことを特徴とする請求項１６に記載の電子デバイスの製造方法。
  18. 　前記第１の孔の底面から当該第１の孔の途中深さまで、前記第１の高熱伝導材料を形成し、
    　前記基板の表面から前記第１の孔内を封止材料で埋め込み、前記第１の高熱伝導材料を前記基板内に封止する工程を更に含み、
    　前記封止材料で前記第１の高熱伝導材料を前記基板内に封止した状態で、前記素子層を形成することを特徴とする請求項１５～１７のいずれか１項に記載の電子デバイスの製造方法。
  19. 　前記基板の表面に前記素子層を貫通する第２の孔を形成する工程と、
    　前記第２の孔に、前記第１の高熱伝導材料と熱的に接続される第２の高熱伝導材料を形成する工程と
    　を更に含むことを特徴とする請求項１５～１８のいずれか１項に記載の電子デバイスの製造方法。
  20. 　前記基板の表面側を覆うように、前記第２の高熱伝導材料と熱的に接続される第２の熱伝導性膜を形成する工程を更に含むことを特徴とする請求項１９に記載の電子デバイスの製造方法。
  21. 　前記第２の高熱伝導材料は、第２のカーボンナノチューブであることを特徴とする請求項１９又は２０に記載の電子デバイスの製造方法。
  22. 　前記第２の熱伝導性膜を覆うように、グラフェンを成長するための第２の触媒膜を形成する工程と、
    　前記第２の熱伝導性膜を熱処理してグラフェンを形成する工程と
    　を更に含むことを特徴とする請求項２１に記載の電子デバイスの製造方法。
  23. 　基板の裏面に複数の孔を形成する工程と、
    　前記孔の底面から当該孔の途中深さまで埋め込むように、前記基板よりも熱伝導率の高い高熱伝導材料を形成する工程と、
    　前記基板の表面から前記孔内を封止材料で埋め込み、前記高熱伝導材料を前記基板内で封止する工程と
    　を含むことを特徴とする基板構造の製造方法。
  24. 　前記高熱伝導材料はカーボンナノチューブであることを特徴とする請求項２３に記載の基板構造の製造方法。
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