JPH1174431A - フリップチップ型ヒートシンクを取り付けるための溝を備えた半導体ダイ - Google Patents

フリップチップ型ヒートシンクを取り付けるための溝を備えた半導体ダイ

Info

Publication number
JPH1174431A
JPH1174431A JP10157238A JP15723898A JPH1174431A JP H1174431 A JPH1174431 A JP H1174431A JP 10157238 A JP10157238 A JP 10157238A JP 15723898 A JP15723898 A JP 15723898A JP H1174431 A JPH1174431 A JP H1174431A
Authority
JP
Japan
Prior art keywords
semiconductor die
grooves
heat sink
die
active surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10157238A
Other languages
English (en)
Inventor
J Chia Choo
チョー・ジェイ・チア
Lim Sen-Suui
セン−スーイ・リム
Aragaratonam Maniam
マニアム・アラガラトナム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Original Assignee
LSI Logic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LSI Logic Corp filed Critical LSI Logic Corp
Publication of JPH1174431A publication Critical patent/JPH1174431A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 ヒートシンクをフリップチップ型パッケージ
に取り付けるための方法。 【解決手段】 フリップチップ型半導体パッケージ３０
０の半導体ダイ３１０の非能動面には複数の溝３１６が
形成されている。これらの溝はヒートシンク３０４と連
結する接着剤３０８の接触表面積を大きくするため、ダ
イとヒートシンクの間の伝熱路の熱伝導率が高くなると
ともに、ダイのヒートシンクに対する機械的結合強度を
向上させる。まだダイに溝を設けたため、ダイに亀裂を
生ずることなく比較的大きく撓むことができるため、ダ
イの強度及び信頼性を向上させる。溝はウエーハ鋸で切
断又は研削するか、または化学的マスク及び蝕刻技術に
よって形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は全体として、半導体
パッケージング技術に関し、詳細には、ヒートシンクを
半導体パッケージに取り付けるための方法に関する。本
発明は、更に詳細には、ヒートシンクをフリップチップ
型半導体パッケージに取り付けることに関する。
【０００２】
【従来の技術】半導体装置即ちチップが発生する熱の量
は、装置に設けられたトランジスターの数及びそのクロ
ック速度と関連している。一つの半導体装置に更に多数
のトランジスターを組み込むと、装置が発生する熱の量
が全体として増大する。同様に、チップ上のトランジス
ターの作動速度を高めると、装置は更に多くの熱を発生
する。半導体製造技術の進歩によりトランジスターの密
度及びクロック速度の両方を高めることができるように
なってきたため、特に製造技術の限界を押し上げる高性
能の装置で熱の発生の問題が益々深刻なものとなってき
た。
【０００３】装置が発生する熱の量が増大するに従っ
て、装置のトランジスターの接合温度（junction tempe
rature）がこれと比例して上昇する。半導体装置の故障
率は、その作動時の接合温度と正比例する。接合温度が
高ければ高い程、故障率が高くなる。
【０００４】発生した熱を装置自体から周囲の空気に伝
達し、かくして接合温度を低下するため、半導体装置用
熱拡散装置即ちヒートシンクを設けることが一般に知ら
れている。ヒートシンクは、伝達される熱の量を最大に
するため、一般的には、半導体装置に物理的にできるだ
け近付けて配置される。ヒートシンクは、代表的には、
銅、アルミニウム、又は熱伝導性プラスチック等の熱伝
導率が高い材料で形成されており、半導体装置が発生し
た熱を自然対流又は強制対流のいずれかによって除去で
きるようにするため、周囲空気に対して最大の表面積を
提供するように設計されている。
【０００５】ヒートシンクが放熱に利用できる表面積の
量を増大するための一つの方法は、水平な表面即ちベー
ス部材から垂直方向に立ち上がった複数の平行な冷却フ
ィンを設けることである。一つの従来のヒートシンクを
図１に示す。この例では、ヒートシンク１００はベース
部材１０２を含み、このベース部材は、半導体パッケー
ジの対応する表面に取り付けることができるベース面１
０３を有する。更に、ヒートシンク１００には、放熱面
１０５が設けられている。この場合には、放熱面１０５
は、フィン１０４ａ、１０４ｂ、１０４ｃ、及び１０４
ｄを含む。これらのフィンは、対流冷却用の大きな表面
積を提供する。この他の設計では、ベース部材から立ち
上がった複数の冷却用ピンが設けられている。様々な形
状の断面を持つ多くの種類のピンが当該技術分野で周知
である。パッケージされた半導体が取り付けられる回路
基板上に空気を通すファンによって強制対流を行うこと
もできるし、場合によっては、ヒートシンクのフィン自
体の頂部にファンを直接的に取り付けることもできる。
【０００６】しかしながら、ヒートシンクは半導体ダイ
で発生する熱を除去する上で効果的であるけれども、ヒ
ートシンクをダイ又はパッケージに熱効率のよい方法で
取り付けることは、半導体パッケージの設計者にとって
困難である。例えば、図２は従来の封入型半導体パッケ
ージの断面図を示す。このパッケージ１００は、複数の
はんだボール１１２が下面に取り付けられたパッケージ
基材１０２を有する。はんだボール１１２は、プリント
回路基板（図示せず）に電気的に接続するために使用さ
れる。半導体ダイ１０６は、エポキシ１１４等のダイ取
り付け材料によってパッケージ基材１０２の上面に取り
付けられている。ダイ１０６の能動面に設けられた回路
素子と、パッケージ基材１０２に設けられた導電性トレ
ースとの間の電気的接続は結合ワイヤ１０８によってな
される。取り扱い中及びプリント回路基板への設置中に
パッケージに損傷が加わらないようにするため、封入体
１０４がダイ１０６及び結合ワイヤ１０８を覆ってい
る。この種のパッケージ技術は、場合によっては、「グ
ロッブトップ（grob-top）」パッケージングと呼ばれ
る。これは、封入体１０４が存在するためである。この
種のパッケージ技術は、廉価であるために望ましいけれ
ども、封入体１０４の熱伝導率が低く、半導体ダイ１０
６とパッケージに取り付けられるヒートシンクとの間の
良好な伝熱を阻害するため、封入されたパッケージの熱
的性能が劣る。
【０００７】上述の問題点に対する一つの解決策は、ヒ
ートシンクと半導体ダイとの間を直接的に連結すること
である。これは、「フリップチップ」パッケージ技術を
使用することによって行うことができる。従来のフリッ
プチップ型パッケージの断面図を図３に示す。この場合
には、パッケージ２００は、パッケージ２００とプリン
ト回路基板（図示せず）との間を電気的に接触するため
に多数の導電性はんだボール２０６が下面に形成された
パッケージ基材２０２を含む。半導体ダイ２１０は、半
導体ダイ２１０の能動面に設けられた結合パッドに形成
された多数のはんだバンプ２１４によってパッケージ基
材２０２の上面に取り付けられている。はんだバンプ２
１４を封入し且つ保護するため、裏込め材料２１２が提
供される。かくして、ダイの能動面がパッケージ基材か
ら遠ざかる方向に向いた図２に示す封入型パッドとは異
なり、フリップチップ型パッケージでは、ダイの能動面
がパッケージ基材の上面に向くように「引っ繰り返し
（flipped ）」である。
【０００８】この場合、半導体ダイ２１０をヒートシン
クに直接的に連結するのにダイ２１０の非能動面を利用
できる。図３に示す例では、半導体ダイ２１０の非能動
面がエポキシ接着剤２０８でヒートシンク２０４に取り
付けられている。この構成により、半導体ダイ２１０と
熱拡散装置２０４との間で大量の熱を伝達でき、かくし
て、パッケージの熱的性能が改善される。
【０００９】しかしながら、図３に示すフリップチップ
型パッケージは、熱的性能が改善されているけれども、
幾つかの欠点がある。例えば、結合の機械的強度が重要
な要因であり、この機械的強度は、ダイの大きさ、使用
された接着剤、接着剤の厚さ及びダイ及びヒートシンク
の表面仕上げの関数である。これらの要因は、ダイとヒ
ートシンクとの間の熱伝導効率を制限する。更に、ダイ
をパッケージ基材にフリップチップ形体で取り付けた場
合、シリコンとヒートシンク材料との間の熱膨張率の相
違によりダイに機械的応力が加わる。これは、大型のダ
イについては、パッケージの温度が使用中に周期的に変
化するときに破壊される場合がある。
【００１０】半導体加工技術の発展に従って、ダイが小
型化する傾向にあるが、これと同時に、ダイの出力の放
散が増大する。かくして、ヒートシンクをダイに取り付
けることが、装置の性能にとってますます重要になって
きている。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、上述の問題点を解決することである。本発明の別の
目的は、半導体装置をヒートシンクにフリップチップ形
体で取り付けるための改良された技術を提供することで
ある。本発明のこの他の目的及び利点は、以下の開示か
ら明らかになるであろう。
【００１２】
【課題を解決するための手段】本発明の一つの目的は、
フリップチップ型パッケージ技術で有用な半導体ダイに
関する。一実施例では、半導体ダイは、複数の回路素子
及び結合パッドを有する能動面と、ヒートシンクに取り
付けることができる非能動面とを有し、この非能動面に
複数の溝が形成されている。
【００１３】本発明の別の特徴は、フリップチップ型半
導体パッケージに関する。一実施例では、フリップチッ
プ型半導体パッケージは、上面、下面、及び複数の導電
性トレースを備え、上面には、導電性トレースに接続さ
れた複数の上側電気接点が設けられ、下面には、導電性
トレースに接続された複数の下側電気接点が設けられ、
複数の下側電気接点は、プリント回路基板の電気接点に
接続できる、パッケージ基材と、能動面及び非能動面を
持ち、能動面には複数の回路素子及び複数の結合パッド
が設けられ、、結合パッドが、はんだバンプによって複
数の上側電気接点に取り付けられており、非能動面に
は、複数の溝が形成されている、半導体ダイと、半導体
ダイの非能動面に取り付けられたヒートシンクとを有す
る。
【００１４】本発明の更に別の特徴は、半導体ダイを、
フリップチップ型パッケージのヒートシンクに取り付け
るための方法に関する。ここでは、半導体ダイは、複数
の回路素子及び結合パッドを有する能動面と、非能動面
とを有する。一実施例では、この方法は、半導体ダイの
非能動面に複数の溝を形成する工程と、非能動面をヒー
トシンクに取り付ける工程と、半導体ダイの能動面に設
けられた結合パッドをはんだバンプでパッケージ基材の
電気接点に、能動面がパッケージ基材に向くように取り
付ける工程と、を有する。
【００１５】
【発明の実施の形態】次に、図４を参照すると、この図
には、本発明の一実施例によるフリップチップ型半導体
パッケージが示してある。この実施例では、本発明は、
下面、即ちパッケージの取り付け時にプリント回路基板
に面する方の面に多数のはんだボール３０６が取り付け
られたパッケージ基材３０２を提供する。半導体ダイ３
１０が、パッケージ基材３０２の上面に取り付けられて
いる。半導体ダイ３１０の能動面上に形成された結合パ
ッドは、はんだバンプ３１４によってパッケージ基材３
０２の上面の電気接点に電気的に接続されている。はん
だバンプ３１４は、当該技術分野で一般的に行われてい
るように、裏込め材料３１２によって封入されている。
半導体ダイ３１０の非能動側にはヒートシンク３０４が
接着剤３０８で連結されている。
【００１６】本発明のこの態様では、半導体ダイ３１０
で発生した熱を対流によって除去するため、ヒートシン
ク３０４に平らな上面３１８が設けられている。この種
の形体を熱拡散装置と呼ぶ場合がある。本発明の別の態
様では、ヒートシンク３０４に図１に示すような伝熱フ
ィン又は伝熱ピンが設けられている。更に別の態様で
は、ヒートシンク３０４は、多数の平行な熱対流プレー
トを有する。当該技術分野では、この他の様々なヒート
シンク形体が周知であり、これらは様々な名称で呼ばれ
ているが、本明細書中で使用する「ヒートシンク」とい
う用語は、半導体ダイの非能動面に取り付けられた、半
導体ダイで発生した熱を放散する任意の伝熱性部材を表
す最も一般的な用語である。
【００１７】図４に示す実施例では、半導体ダイ３１０
の非能動面に多数の溝３１６が形成されている。これら
の溝３１６は、ダイ３１０の後側の接着剤接触表面積を
大きくする。伝熱路の熱抵抗が伝熱路内の材料の断面積
に反比例するため、溝３１６が提供する表面積が増大す
ると、これと対応して半導体ダイ３１０とヒートシンク
３０４との間の伝熱路の熱伝導率が高くなるということ
は当業者には明らかであろう。更に、溝３１６は、半導
体ダイ３１０からヒートシンク３０４までの伝熱性を改
善する他に、ダイ３１０のヒートシンク３０４に対する
機械的結合強度を向上する。
【００１８】溝３１６は、更に、ダイ３１０の強度及び
信頼性を向上する。これは、これらの溝が設けられてい
るため、ダイ３１０が亀裂を生じることなく比較的大き
く「撓む」ことができるためである。これによって、様
々な作動温度周期で作動させた場合の装置の信頼性が改
善される。これを以下に詳細に説明する。
【００１９】溝３１６は、当業者に周知の手段によりダ
イ３１０の非能動側に形成される。例えば、本発明の一
実施例では、溝３１６は、ダイヤモンドをコーティング
した適当な幅のブレードを持つウェーハ鋸で切断又は研
削することによって形成される。別の態様では、溝３１
６は、シリコンウェーハの加工で一般的に使用されてい
る化学的マスク及び蝕刻技術を用いて半導体ダイ３１０
の非能動側に蝕刻によって形成される。このような技術
は、当該技術分野で周知であり、ここでは詳細に説明し
ない。
【００２０】溝３１６は、必要に応じて、及び加工の効
率に応じて、様々な大きさ、形状、又は形体にできる。
例えば、図５は、本発明の一実施例に従って溝を形成し
た半導体ウェーハ４００の平面図を示し、図６はその側
面図を示す。この場合には、ウェーハ４００の能動面４
０２には様々な回路素子及びダイ４００の結合パッドが
設けられている。非能動面４０４には、多数の平行な溝
４０６が第１寸法に沿って設けられており、多数の平行
な第２溝４０８が第２寸法に沿って形成されている。こ
れらの溝４０６及び４０８が互いに直交しており、かく
して正方形「方眼」パターンを半導体ダイ４００の非能
動面４０４上に形成する。この種の方眼パターンは、溝
４０６及び４０８をウェーハ鋸で切り込む場合に特に有
用である。勿論、半導体ダイの非能動面上に所望の追加
の表面積を形成するのに役立つ本発明の他の実施例で
は、多くの他のパターンを使用できる。
【００２１】例えば、図７は、本発明の別の実施例によ
る半導体ダイ５００を示す。この場合には、ダイ５００
は、能動面５０２及び非能動面５０４を有する。複数の
平行な線５０６がダイ５００の非能動面５０４に形成さ
れている。溝５０６は互いに平行に配置されており、ダ
イ５００の非能動面５０４に亘って斜め方向に延びてい
るということがわかる。更に、溝５０６はダイ５００の
縁部から縁部まで延びているのでなく、ダイ５００の非
能動面５０４内に含まれている。当然のことながら、こ
れらの溝はダイ５００の縁部まで延ばすことができ、ダ
イ５００に対して別の方向に配向できる。こうしたこと
は設計上の選択の問題である。
【００２２】図８は、非能動面５０４に複数の「穴」５
０８を蝕刻した本発明の更に別の実施例を示す。これら
の穴は、半導体ダイをヒートシンクに取り付けるときに
取り付け用エポキシが流入できるのに十分な大きさを持
つ。勿論、これらの穴は、当業者に周知の蝕刻プロセス
で形成できる。当業者は、半導体ダイの非能動面の接着
剤接触表面を所望の通りに増大する多くの他の適当な
溝、形状、及び形体を思い付くであろう。
【００２３】次に、本発明の例示の実施例の溝を図９を
参照して詳細に説明する。図９は、溝６０８、６１０、
及び６１２が形成された半導体ダイ６０２の一部の断面
図を示す。ダイ６０２は、能動面６０６及び非能動面６
０４を有する。
【００２４】ダイ６０２の能動面６０６には、トランジ
スター、コンデンサー等の能動回路素子、及び結合パッ
ド等が設けられている。当業者には理解されることであ
ろうが、能動面６０６上に設けられた多くの能動回路素
子は、回路素子及びプロセス技術に応じて変化する様々
な深さで半導体装置６０２のシリコン内に延びる。かく
して、効果的には、能動面６０６の下のシリコン材料内
に所定距離延びる、回路素子に対するリスクなしに影響
が及ぼされることがない領域６２２が設けられている。
これにより、回路素子に影響を及ぼすことなくダイ６０
０の非能動面に切り込むことができる溝６０８、６１
０、及び６１２の深さが制限される。
【００２５】かくして、１つの特定の実施例によれば、
溝の深さ６１６をダイ６０２の厚さの約半分に制限する
のが有利である。これによって、一般的には、ダイに損
傷が及ばない。溝６０８が能動回路素子を含む領域６２
２内に延びない限り、更に深くすることができる。本発
明の更に特定の実施例では、約０．３３mm乃至約０．４
３mm（約１３ミル乃至約１７ミル）の厚さを持つダイ６
０２について、溝６０８、６１０、及び６１２の深さ
は、約０．１３mm乃至約０．２０mm（約５ミル乃至約８
ミル）である。
【００２６】溝の幅６１８は、設計上の選択事項として
変化させることができるが、一般的には、接着剤に対し
て露呈される表面積を増大するのが望ましいため、深さ
の約２倍に制限するのが有利である。一実施例では、溝
の幅は溝の深さ６１６の約１．５倍乃至２倍である。本
発明の別の実施例では、溝６０８、６１０、及び６１２
の最少幅は深さ６１６とほぼ同じである、即ち、幅６１
８と深さ６１６との比が１：１である。
【００２７】ダイ６０２の非能動側６０４に設けられた
溝の数もまた、設計上の選択事項であるが、溝の数を実
際に最大にするのが好ましい。これは、各溝が、取り付
け用接着剤との接触に利用できる表面積を増大するため
である。ダイに設けられる溝の数は、各溝間の距離６１
４を変化することによって制御できる。一つの有利な実
施例では、間隔寸法６１４は、溝６０８の幅の約半分で
ある。かくして、１０mmのダイ、即ち縁部の長さが１０
mmで溝の幅６１８が２mmの正方形のダイについては、間
隔距離６１４は１mmである。
【００２８】更に別の実施例では、溝の底部分に丸味を
帯びた湾曲を付けるのが有用である。例えば、溝６０８
の底部分には、湾曲６２０で丸味が付けてある。この溝
は、平らな底部を持つ溝、例えば溝６１２よりも有利で
あるこれは、湾曲６２０が溝の底部と側部との接合部に
応力が集中しないようにするのに役立つためである。こ
のような応力は、溝６１２に関して図示してあるよう
に、作動中に変化するダイ６０２の温度周期によって生
じた熱応力の作用中に半導体ダイ６０２を破壊する。湾
曲６２０の正確な半径は重要でなく、溝の形成に使用さ
れるプロセスに応じて、設計上の選択事項として決定で
きる。一実施例では、溝をウェーハ鋸で形成する場合、
この湾曲は、ダイヤモンドをコーティングした鋸ブレー
ドの曲率半径と一致する。溝を蝕刻によって形成する場
合には、適正な湾曲６２０が形成されるように注意を払
わなければならない。
【００２９】本発明を特定の実施例を参照して説明した
が、本発明の精神及び範囲から逸脱することなく、形態
及び詳細についての変更を行うことができるということ
は当業者には理解されよう。本明細書中で論じた全ての
刊行物は、それらの刊行物に触れたことにより、開示さ
れている内容が本明細書中に組入れたものとする。
【図面の簡単な説明】
【図１】従来のヒートシンクの斜視図である。
【図２】従来の封入型半導体パッケージの断面図であ
る。
【図３】従来のフリップチップ型半導体パッケージの断
面図である。
【図４】本発明の一実施例によるフリップチップ型パッ
ケージの断面図である。
【図５】本発明の一実施例による半導体ダイの平面図で
ある。
【図６】本発明の一実施例による半導体ダイの側面図で
ある。
【図７】本発明の別の実施例による半導体ダイの平面図
である。
【図８】本発明の更に別の実施例による半導体ダイの平
面図である。
【図９】本発明の一実施例による半導体ダイの断面図で
ある。
【符号の説明】 ３０２ パッケージ基材 ３０４ ヒートシンク ３０６ はんだボール ３０８ 接着剤 ３１０ 半導体ダイ ３１２ 裏込め材料 ３１４ はんだバンプ ３１６ 溝 ３１８ 上面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セン−スーイ・リム アメリカ合衆国カリフォルニア州95129, サン・ホセ，ボリンガー・ロード 6386 (72)発明者 マニアム・アラガラトナム アメリカ合衆国カリフォルニア州95014, クーパーチノ，デンプスター・アべニュー 10424

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数の回路素子及び結合パッドを有する
    能動面を持つ、フリップチップ型パッケージ技術で有用
    な半導体ダイ（３１０）において、 ヒートシンクに取り付けることができる非能動面に複数
    の溝（３１６）が形成されている、ことを特徴とする半
    導体ダイ。
  2. 【請求項２】 前記複数の溝は、前記非能動面上に方眼
    パターンをなして配置されている、請求項１に記載の半
    導体ダイ。
  3. 【請求項３】 前記複数の溝は、前記非能動面上に平行
    に配置されている、請求項１に記載の半導体ダイ。
  4. 【請求項４】 前記複数の溝の深さは、前記半導体ダイ
    の厚さの約半分と等しいか或いはそれ以下である、請求
    項１、２、又は３に記載の半導体ダイ。
  5. 【請求項５】 前記複数の溝の幅は、前記溝の前記深さ
    の約１倍乃至約２倍である、請求項１乃至４のうちのい
    ずれか一項に記載の半導体ダイ。
  6. 【請求項６】 前記複数の溝間の間隔は、前記溝の前記
    幅の約半分乃至約２倍である、請求項１乃至５のうちの
    いずれか一項に記載の半導体ダイ。
  7. 【請求項７】 上面、下面、及び複数の導電性トレース
    を備え、前記上面には、前記導電性トレースに接続され
    た複数の上側電気接点が設けられ、前記下面には、前記
    導電性トレースに接続された複数の下側電気接点が設け
    られ、前記複数の下側電気接点は、プリント回路基板の
    電気接点に接続できる、パッケージ基材と、 能動面及び非能動面を持ち、前記能動面には複数の回路
    素子及び複数の結合パッドが設けられ、前記結合パッド
    が、はんだバンプによって前記複数の上側電気接点に取
    り付けられている半導体ダイとを有する、フリップチッ
    プ型半導体パッケージにおいて、 前記半導体ダイの前記非能動面には、複数の溝が形成さ
    れており、 ヒートシンクが前記半導体ダイの前記非能動面に取り付
    けられている、ことを特徴とするフリップチップ型半導
    体パッケージ。
  8. 【請求項８】 複数の回路素子及び結合パッドを有する
    能動面と、非能動面とを有する半導体ダイを、フリップ
    チップ型パッケージのヒートシンクに取り付けるための
    方法において、 前記半導体ダイの非能動面に複数の溝を形成する工程
    と、 前記半導体ダイの前記非能動面にヒートシンクを取り付
    ける工程と、 前記半導体ダイの前記能動面に設けられた結合パッドを
    はんだバンプでパッケージ基材の電気接点に、前記能動
    面が前記パッケージ基材に向くように取り付ける工程
    と、を有することを特徴とする方法。
  9. 【請求項９】 前記半導体ダイの非能動面にヒートシン
    クを取り付ける前記工程は、伝熱性接着剤を、前記複数
    の溝が接着剤で充填されるように、前記半導体ダイの前
    記非能動面上に置く工程と、前記ヒートシンクを前記接
    着剤に取り付ける工程とを含む、請求項８に記載の取り
    付け方法。
  10. 【請求項１０】 前記半導体ダイに複数の溝を形成する
    前記工程は、複数の溝を方眼パターン又は平行なパター
    ンで非能動面に形成する工程からなる、請求項８又は９
    に記載の方法。
  11. 【請求項１１】 前記半導体ダイに複数の溝を形成する
    前記工程は、前記非能動面に鋸で前記溝を切り込む工程
    からなる、請求項８、９、又は１０に記載の方法。
  12. 【請求項１２】 前記半導体ダイに複数の溝を形成する
    前記工程は、前記非能動面に蝕刻によって溝を形成する
    工程からなる、請求項８、９、又は１０に記載の方法。
JP10157238A 1997-06-05 1998-06-05 フリップチップ型ヒートシンクを取り付けるための溝を備えた半導体ダイ Pending JPH1174431A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US869796 1997-06-05
US08/869,796 US6225695B1 (en) 1997-06-05 1997-06-05 Grooved semiconductor die for flip-chip heat sink attachment

Publications (1)

Publication Number Publication Date
JPH1174431A true JPH1174431A (ja) 1999-03-16

Family

ID=25354283

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10157238A Pending JPH1174431A (ja) 1997-06-05 1998-06-05 フリップチップ型ヒートシンクを取り付けるための溝を備えた半導体ダイ

Country Status (3)

Country Link
US (1) US6225695B1 (ja)
EP (1) EP0883192A2 (ja)
JP (1) JPH1174431A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6467878B1 (en) * 2000-05-10 2002-10-22 Hewlett-Packard Company System and method for locally controlling the thickness of a flexible nozzle member
KR100442695B1 (ko) * 2001-09-10 2004-08-02 삼성전자주식회사 열 방출판이 부착된 플립칩 패키지 제조 방법
KR100565962B1 (ko) * 2000-01-06 2006-03-30 삼성전자주식회사 플립 칩 기술을 이용한 피지에이 패키지
WO2007138771A1 (ja) * 2006-05-26 2007-12-06 Murata Manufacturing Co., Ltd. 半導体装置、電子部品モジュールおよび半導体装置の製造方法
KR100855624B1 (ko) 2007-06-01 2008-09-03 삼성전기주식회사 반도체 패키지 및 그 제조방법
JP2008252061A (ja) * 2007-03-08 2008-10-16 Nissan Motor Co Ltd 半導体装置とその製造方法
US7830011B2 (en) 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
WO2014112166A1 (ja) * 2013-01-18 2014-07-24 独立行政法人産業技術総合研究所 電子デバイス及びその製造方法、並びに基板構造及びその製造方法
JP2016139654A (ja) * 2015-01-26 2016-08-04 株式会社ジェイデバイス 半導体装置

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306954A (ja) * 1996-05-20 1997-11-28 Hitachi Ltd 半導体装置及びその実装方法並びに実装構造体
US6117797A (en) * 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
TW451535B (en) * 1998-09-04 2001-08-21 Sony Corp Semiconductor device and package, and fabrication method thereof
US6856013B1 (en) * 1999-02-19 2005-02-15 Micron Technology, Inc. Integrated circuit packages, ball-grid array integrated circuit packages and methods of packaging an integrated circuit
US6825550B2 (en) 1999-09-02 2004-11-30 Micron Technology, Inc. Board-on-chip packages with conductive foil on the chip surface
DE10030443A1 (de) * 2000-06-22 2002-01-17 Infineon Technologies Ag Verfahren zur Herstellung einer wärmeabführenden Oberfläche und Bauelement mit einer wärmeabführenden Oberfläche
US6556454B1 (en) * 2000-10-31 2003-04-29 Agilent Technologies, Inc. High density contact arrangement
DE10126568B4 (de) * 2001-05-31 2004-12-09 Infineon Technologies Ag Elektronisches Bauelement sowie Verfahren zur Herstellung desselben
US6552267B2 (en) * 2001-08-13 2003-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic assembly with stiffening member
US20030064542A1 (en) * 2001-10-02 2003-04-03 Corisis David J. Methods of packaging an integrated circuit
US6927497B2 (en) * 2002-08-22 2005-08-09 Intel Corporation Multi-die semiconductor package
WO2004036643A2 (de) * 2002-10-16 2004-04-29 Sew-Eurodrive Gmbh & Co Vorrichtung
TWI273680B (en) * 2003-03-27 2007-02-11 Siliconware Precision Industries Co Ltd Semiconductor package with embedded heat spreader abstract of the disclosure
US7312101B2 (en) * 2003-04-22 2007-12-25 Micron Technology, Inc. Packaged microelectronic devices and methods for packaging microelectronic devices
US20040212080A1 (en) * 2003-04-22 2004-10-28 Kai-Chi Chen [chip package structure and process for fabricating the same]
US6821816B1 (en) * 2003-06-13 2004-11-23 Delphi Technologies, Inc. Relaxed tolerance flip chip assembly
KR20050001930A (ko) * 2003-06-28 2005-01-07 삼성전기주식회사 고밀도 칩 스케일 패키지 및 그 제조 방법
US20050127500A1 (en) * 2003-12-10 2005-06-16 International Business Machines Corporation Local reduction of compliant thermally conductive material layer thickness on chips
US7476955B2 (en) * 2004-01-06 2009-01-13 Micron Technology, Inc. Die package having an adhesive flow restriction area
US7288839B2 (en) * 2004-02-27 2007-10-30 International Business Machines Corporation Apparatus and methods for cooling semiconductor integrated circuit package structures
US7145249B2 (en) * 2004-03-29 2006-12-05 Intel Corporation Semiconducting device with folded interposer
US7378725B2 (en) * 2004-03-31 2008-05-27 Intel Corporation Semiconducting device with stacked dice
US20050285254A1 (en) * 2004-06-23 2005-12-29 Buot Joan R V Semiconducting device having stacked dice
US7259458B2 (en) * 2004-08-18 2007-08-21 Advanced Micro Devices, Inc. Integrated circuit with increased heat transfer
US7235880B2 (en) * 2004-09-01 2007-06-26 Intel Corporation IC package with power and signal lines on opposing sides
US7329948B2 (en) * 2004-10-15 2008-02-12 International Business Machines Corporation Microelectronic devices and methods
TW200729361A (en) * 2006-01-16 2007-08-01 Advanced Semiconductor Eng Package structure and method for fabricating the same
KR100762354B1 (ko) 2006-09-11 2007-10-12 주식회사 네패스 플립칩 반도체 패키지 및 그 제조방법
TWI309880B (en) 2006-09-11 2009-05-11 Siliconware Precision Industries Co Ltd Semiconductor chip and package structure and fabrication method thereof
US9019166B2 (en) 2009-06-15 2015-04-28 Raytheon Company Active electronically scanned array (AESA) card
US8279131B2 (en) * 2006-09-21 2012-10-02 Raytheon Company Panel array
US9172145B2 (en) 2006-09-21 2015-10-27 Raytheon Company Transmit/receive daughter card with integral circulator
US7671696B1 (en) * 2006-09-21 2010-03-02 Raytheon Company Radio frequency interconnect circuits and techniques
US20080106868A1 (en) * 2006-11-03 2008-05-08 Dell Products L.P. Thermal interface material volume between thermal conducting members
EP1968109A3 (en) 2007-03-08 2012-08-01 Nissan Motor Co., Ltd. Semiconductor device and method of manufacturing the same
US7977778B2 (en) * 2007-05-04 2011-07-12 Stats Chippac Ltd. Integrated circuit package system with interference-fit feature
KR100883807B1 (ko) * 2007-05-21 2009-02-17 삼성전자주식회사 반도체 소자 패키지 및 그 제조 방법
US7906857B1 (en) 2008-03-13 2011-03-15 Xilinx, Inc. Molded integrated circuit package and method of forming a molded integrated circuit package
US8763702B2 (en) * 2008-08-05 2014-07-01 Baker Hughes Incorporated Heat dissipater for electronic components in downhole tools and methods for using the same
US7859835B2 (en) * 2009-03-24 2010-12-28 Allegro Microsystems, Inc. Method and apparatus for thermal management of a radio frequency system
US7961469B2 (en) * 2009-03-31 2011-06-14 Apple Inc. Method and apparatus for distributing a thermal interface material
US8537552B2 (en) * 2009-09-25 2013-09-17 Raytheon Company Heat sink interface having three-dimensional tolerance compensation
US8508943B2 (en) 2009-10-16 2013-08-13 Raytheon Company Cooling active circuits
US8362609B1 (en) 2009-10-27 2013-01-29 Xilinx, Inc. Integrated circuit package and method of forming an integrated circuit package
US8427371B2 (en) 2010-04-09 2013-04-23 Raytheon Company RF feed network for modular active aperture electronically steered arrays
US9431316B2 (en) 2010-05-04 2016-08-30 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming channels in back surface of FO-WLCSP for heat dissipation
US8536718B2 (en) * 2010-06-24 2013-09-17 Stats Chippac Ltd. Integrated circuit packaging system with trenches and method of manufacture thereof
US8810028B1 (en) 2010-06-30 2014-08-19 Xilinx, Inc. Integrated circuit packaging devices and methods
US8363413B2 (en) 2010-09-13 2013-01-29 Raytheon Company Assembly to provide thermal cooling
US8810448B1 (en) 2010-11-18 2014-08-19 Raytheon Company Modular architecture for scalable phased array radars
US8355255B2 (en) 2010-12-22 2013-01-15 Raytheon Company Cooling of coplanar active circuits
US8786076B2 (en) * 2011-03-21 2014-07-22 Stats Chippac, Ltd. Semiconductor device and method of forming a thermally reinforced semiconductor die
US9124361B2 (en) 2011-10-06 2015-09-01 Raytheon Company Scalable, analog monopulse network
US9281228B2 (en) 2011-11-01 2016-03-08 Stats Chippac, Ltd. Semiconductor device and method of forming thermal interface material and heat spreader over semiconductor die
FR2991009B1 (fr) * 2012-05-22 2014-05-16 Valeo Sys Controle Moteur Sas Boitier de compresseur electrique comprenant un dispositif de dissipation, et compresseur comportant un tel boitier
KR102031731B1 (ko) 2012-12-18 2019-10-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US10607963B2 (en) * 2016-09-15 2020-03-31 International Business Machines Corporation Chip package for two-phase cooling and assembly process thereof
FR3061600B1 (fr) * 2017-01-03 2020-06-26 Stmicroelectronics (Grenoble 2) Sas Dispositif electronique comprenant une puce rainuree
US11282763B2 (en) * 2019-06-24 2022-03-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device having a lid with through-holes
CN111554586B (zh) * 2020-06-12 2022-04-01 厦门通富微电子有限公司 一种芯片封装体的制备方法
CN113517243A (zh) * 2021-06-29 2021-10-19 北京时代民芯科技有限公司 一种非气密性陶瓷倒装焊封装散热结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5821347A (ja) * 1981-07-29 1983-02-08 Toshiba Corp 平型半導体装置
DE4019091A1 (de) * 1990-06-15 1991-12-19 Battelle Institut E V Waermeableitungseinrichtung fuer halbleiterbauelemente und verfahren zu deren herstellung
CA2072377A1 (en) * 1991-07-12 1993-01-13 Masanori Nishiguchi Semiconductor chip module and method of manufacturing the same
US5514906A (en) * 1993-11-10 1996-05-07 Fujitsu Limited Apparatus for cooling semiconductor chips in multichip modules
JPH0888431A (ja) * 1994-09-16 1996-04-02 Mitsubishi Electric Corp 半導体レーザ装置及びその製造方法
US5825087A (en) * 1996-12-03 1998-10-20 International Business Machines Corporation Integral mesh flat plate cooling module

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100565962B1 (ko) * 2000-01-06 2006-03-30 삼성전자주식회사 플립 칩 기술을 이용한 피지에이 패키지
US6467878B1 (en) * 2000-05-10 2002-10-22 Hewlett-Packard Company System and method for locally controlling the thickness of a flexible nozzle member
KR100442695B1 (ko) * 2001-09-10 2004-08-02 삼성전자주식회사 열 방출판이 부착된 플립칩 패키지 제조 방법
US7830011B2 (en) 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
WO2007138771A1 (ja) * 2006-05-26 2007-12-06 Murata Manufacturing Co., Ltd. 半導体装置、電子部品モジュールおよび半導体装置の製造方法
JP2008252061A (ja) * 2007-03-08 2008-10-16 Nissan Motor Co Ltd 半導体装置とその製造方法
KR100855624B1 (ko) 2007-06-01 2008-09-03 삼성전기주식회사 반도체 패키지 및 그 제조방법
WO2014112166A1 (ja) * 2013-01-18 2014-07-24 独立行政法人産業技術総合研究所 電子デバイス及びその製造方法、並びに基板構造及びその製造方法
JP2014138178A (ja) * 2013-01-18 2014-07-28 National Institute Of Advanced Industrial & Technology 電子デバイス及びその製造方法、並びに基板構造及びその製造方法
US9991187B2 (en) 2013-01-18 2018-06-05 Fujitsu Limited Electronic device and method for manufacturing the same, and substrate structure and method for manufacturing the same
JP2016139654A (ja) * 2015-01-26 2016-08-04 株式会社ジェイデバイス 半導体装置

Also Published As

Publication number Publication date
US6225695B1 (en) 2001-05-01
EP0883192A2 (en) 1998-12-09

Similar Documents

Publication Publication Date Title
JPH1174431A (ja) フリップチップ型ヒートシンクを取り付けるための溝を備えた半導体ダイ
US9806001B2 (en) Chip-scale packaging with protective heat spreader
US5940271A (en) Stiffener with integrated heat sink attachment
US7446408B2 (en) Semiconductor package with heat sink
JP4493121B2 (ja) 半導体素子および半導体チップのパッケージ方法
KR102609445B1 (ko) 반도체 패키지
EP0054539B1 (en) A semiconductor integrated circuit device with an improved heat sink
JPH0754845B2 (ja) 段状電子装置パッケージ
CN104882422A (zh) 堆叠封装结构
JP2006509371A (ja) 露出された集積回路装置を有するパッケージ
US6700783B1 (en) Three-dimensional stacked heat spreader assembly for electronic package and method for assembling
KR100631403B1 (ko) 방열판을 장착한 반도체 패키지 및 그 제조 방법
JPH02276264A (ja) ヒートシンク付セラミックパッケージ
CN218957731U (zh) 用于集成电路的封装
TWI536515B (zh) 具有散熱結構之半導體封裝元件及其封裝方法
US20200098670A1 (en) Integrated electronic device having a dissipative package, in particular dual side cooling package
JPH04291750A (ja) 放熱フィンおよび半導体集積回路装置
US20050035444A1 (en) Multi-chip package device with heat sink and fabrication method thereof
JPH01258458A (ja) ウェーハ集積型集積回路
KR100676315B1 (ko) 고 열방출 반도체 칩 패키지
JP2003258165A (ja) 半導体装置
JP2961976B2 (ja) ヒートシンク付半導体パッケージ
JPH0817975A (ja) 半導体装置
JP2718203B2 (ja) ヒートシンク付セラミックパッケージ
JPS6219074B2 (ja)