JP2016139654A - 半導体装置 - Google Patents

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Abstract

【課題】小型化、薄型化及び品質の向上した半導体装置を提供する。
【解決手段】パッケージ基板と、パッケージ基板上に積層される複数の半導体チップとを有し、複数の半導体チップの内、少なくとも一つは、裏面の周縁部に段差部を有することを特徴とする半導体装置である。
【選択図】図１

Description

本発明は、半導体装置に関する。開示される発明の一実施形態は、パッケージ内に複数の半導体チップを積層した半導体装置に関する。
半導体装置は、一枚のシリコンウェハ上に行列状に配列された複数の半導体チップをダイシングにより切り離し、パッケージングによって封止することによって形成される。
従来の半導体チップは、例えばダイアタッチフィルムを使用して同一チップを積層する場合において、チップ表面に配置された電気接続用端子をボンディングワイヤ等で結線する際、下側に接着されたチップの結線を回避するために、スペーサによって下側デバイスと上側とを接着する方式や、上側に接着されるチップの中心を下側のチップの中心とずらす方式がとられている。
また、ダイアタッチペーストを用いたパッケージの場合、チップ同士の接着部からはみ出したペースト材はチップの側面を這い上がる特性があり、這い上がったペースト材がチップの表面に達し、これが半導体装置の品質を劣化させるという問題があった。
例えば、ＣｏＣ（チップオンチップ）接続構造の半導体装置において、上側半導体チップと下側半導体チップの間に滴下されたアンダーフィル樹脂が下側半導体チップ表面に設けられた電気接続用端子上に流れ込んでしまうと、電気接続用端子とボンディングワイヤとの電気的接触を阻害する可能性がある。このような問題に対し、例えば特許文献１では、電気接続用端子を取り囲むようにダムパターンを設ける技術が開示されている。
特開２０１４−１０３１９８号公報
しかしながら、従来の方式によれば、積層する半導体チップの増加に伴い、チップの占領する面積が平面上で大きくなったり、断面上で高くなったりすることで、パッケージの小型化や薄型化の妨げになると同時に、スペーサ等の適用によりコスト面において増加する問題があった。
また、高放熱を必要とするパッケージの場合、例えばフリップ構造の半導体チップの上部に放熱板を接着させ熱抵抗の低減を図る方法、高放熱仕様の封止樹脂などを組み合わせるなど半導体パッケージに適用する材料の熱抵抗を低減させる方法が一般的であるが、必要な材料特性を維持しながら熱抵抗を低減させるには限界がる。
このような問題に鑑み、本発明の一実施形態は、半導体装置の小型化、薄型化を図ることを目的の一つとする。また、本発明の一実施形態は、半導体装置の品質向上を図ることを目的の一つとする。
本発明の一実施形態によれば、パッケージ基板と、パッケージ基板上に積層される複数の半導体チップとを有し、複数の半導体チップの内、少なくとも一つは、裏面の周縁部に段差部を有する半導体装置が提供される。
本発明の一実施形態によれば、パッケージ基板と、裏面に複数の溝を有し、裏面の端部に段差部を有する第１の半導体チップとを具備し、第１の半導体チップの裏面とパッケージ基板が、ダイアタッチペーストを介して接着される半導体装置が提供される。
本発明の一実施形態によれば、半導体チップの裏面に段差部を設けることにより、小型化、薄型化された半導体装置を提供することができる。また、半導体チップの裏面に段差部を設けることにより、半導体装置の品質を向上させることができる。
本発明の一実施形態に係る半導体装置の概略構成を示す図である。 本発明の一実施形態に係る半導体装置の概略構成を示す図である。 本発明の一実施形態に係る半導体装置の概略構成を示す図である。 本発明の一実施形態に係る半導体装置の概略構成を示す図である。 本発明の一実施形態に係る半導体装置の概略構成を示す図である。
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本明細書において、ある部材又は領域が、他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限り、これは他の部材又は領域の直上（又は直下）にある場合のみでなく、他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。
＜第１実施形態＞
図１を参照して本実施形態に係る半導体装置１００の構成を説明する。図１（Ａ）は、本実施形態に係る半導体装置１００の平面図である。図１（Ｂ）は、本実施形態に係る半導体チップ１００の断面図である。半導体装置１００は、パッケージ基板１０５上に積層された複数の半導体チップ１０１を有している。複数の半導体チップ１０１の各々には、複数の電気接続用端子１０４が設けられている。また、パッケージ基板１０５には、半導体チップ１０１の電気接続用端子１０４と電気的に接続される端子が設けられている。この端子の形態は任意であるが、例えば、図１（Ａ）に示すように複数のリードフレーム１０６であってもよい。電気接続用端子１０４とリードフレーム１０６との接続にはボンディングワイヤ１０８が用いられている。図１（Ｂ）の断面図で示すように、積層される複数の半導体チップ１０１のサイズは略同一となっている。なお、図１（Ｂ）では半導体チップ１０１が２層積層されている態様を例示しているが、２層に限られず、本実施形態よる半導体装置１００は３層以上に拡張することが可能である。
複数の半導体チップ１０１はシリコンウェハから切り離されたものであってよい。このとき、シリコンウェハはバルクシリコンウェハであってもＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハであってもよい。又は、他の半導体ウェハから切り離されたものであってもよい。複数の半導体チップ１０１の各々は、図示はしないが表面に半導体集積回路が形成されている。更に、表面の端部付近には、電気接続用端子１０４が設けられている。複数の半導体チップ１０１は、接着材１１０を用いて接着されて積層されている。接着材１１０としてはボンディングフィルムが用いられ、例えばダイアタッチフィルムが使用される。尚、本明細書においては、半導体チップ１０１の半導体集積回路が形成されている側の面を「表面」と呼び、その反対側の面を「裏面」と呼ぶことにする。
本実施形態においては、複数の半導体チップ１０１は、裏面に加工が施されているものを含む。具体的には、図１（Ｂ）に示すように、上層の半導体チップ１０３は、その裏面の端部の厚さが他の部位に比べて薄くなるように整形されている。別言すれば、半導体チップ１０１は、裏面の周縁部に段差部を有し、その段差部の外側で厚さが薄く、内側で厚くなっている。上層の半導体チップに設けられる段差部は、下層に設けられる半導体チップの電気接続用端子が設けられる領域より内側に位置している。当該段差部を有することによって、上層の半導体チップ１０３は、その端部において下層の半導体チップ１０２と接触せず、平面において段差部分の内側の領域が、下層の半導体チップ１０２との接着面となる。つまり、下層の半導体チップ１０２との接着面は、半導体チップ１０２の表面積よりも小さくなる。図１（Ａ）に、下層及び上層の半導体チップ１０２及び１０３の接着面の端部を破線で示している。
下層の半導体チップ１０２において、上層の半導体チップ１０３との接着面の外側には空隙が形成され、電気接続用端子１０４を露出する。そして、当該空隙が形成されることによって、電気接続用端子１０４をボンディングワイヤ１０８で結線することができる。
上層の半導体チップ１０３に設けられる段差部は、チップの裏面側から加工を施すことで設けることができる。例えば、半導体チップ１０３の裏面を選択的に切削加工、エッチング加工などをすることにより、段差部を形成することができる。段差部を形成するときの加工深さは、表面側に形成されるデバイスに影響を与えない程度の深さであればよい。このような加工によって形成される段差部の形状は、例えば、階段状、テーパー状、または曲率をもったテーパー状の形態とすることができる。階段状の段差とすれば、ボンディングワイヤを接続するための空隙を大きくとることができる。また、段差部をテーパー状とすれば、下層の半導体チップに対するボンディングワイヤの接続を可能とするとともに、上層の半導体チップ１０３の周縁部、すなわち電気接続用端子１０４が設けられる領域の機械的な強度を向上させることができる。
半導体チップ１０１の裏面側から段差を形成する際の加工深さについて、半導体チップ１０１の裏面から段差の最深部までの厚さおよび段差によって薄板化され半導体チップ１０１の接着に寄与しない領域は、ボンディングワイヤ結線時の応力やパッケージングする際の応力に耐え得る機械的強度を有する必要があるため、できる限り小さくすることが好ましい。一方、段差の最深部からチップ表面までの厚さは、できる限り大きくすることが好ましい。しかしながら、これら寸法の組合せは半導体装置の品質を維持するために信頼性試験を行いながら決定されるものである。
本実施形態に係る半導体装置１００によれば、半導体チップ１０１の周縁部に設けられた段差部によって、下側に接着された半導体チップ１０２に結線されたボンディングワイヤ１０８との干渉を回避するすることが可能であるため、上層に配置される半導体チップ１０３の中心を下層の半導体チップ１０２の中心からずらすことを要しない。つまり、同一サイズ又は同等サイズの複数の半導体チップ１０１の中心を一致させて積層することができ、積層によって複数の半導体チップ１０１の占める面積が増加しないために小型化の妨げにならない。すなわち、半導体チップにおいて半導体集積回路が形成される領域の面積を同じにしつつ複数の半導体チップを積層させ、パッケージとの間でボンディングワイヤによる結線をすることができる。この場合において、複数の半導体チップの中心を略同一として積層できるので、パッケージ基板の面積を増加させる必要がない。このため、本実施形態によれば半導体装置の小型化を図ることができる。
更に、後述するように、接着剤１１０として、例えばダイアタッチペースト等のペースト状の接着剤を使用する場合、接着剤が接着部外にはみ出して上層の基板の表面へ這い上がり、それによって半導体装置の品質低下を招く懸念があるが、段差部を設けることによって、それを回避することができる。
半導体チップ１０１の中心とは、例えば半導体チップ１０１が長方形であれば、その対角線の交点を意味する。本実施形態によれば、複数の半導体チップ１０１の中心位置は平面図において略一致し、半径が約０．００５ｍｍの円の領域内に配置されることができる。
尚、図１には上側の半導体チップ１０３にのみ段差部を設けた態様を示しているが、下側にも設けて構わない。この場合、パッケージ基板１０５と半導体チップ１０２をペースト状の接着剤を用いて接着する場合に、当該接着剤の這い上がりを回避することができる。
本実施形態に係る半導体装置１００によれば、半導体チップ１０１の端部に設けられた段差と、それによる空隙によって結線を回避することができるために、スペーサやスペーサフィルムを必要とせず、接着剤１１０を用いて接着することができる。よって、本実施形態によれば、半導体装置１００の薄型化の妨げとならず、低コストで半導体装置１００を提供することができる。
ボンディングワイヤ１０８の材料は導電性に優れた材料、例えば、金ワイヤや銅ワイヤが望ましいが、必要な導電性及び接続性を持つ材料であれば良い。
＜変形例１−１＞
図２を参照して本変形例に係る半導体装置２００の構成を説明する。図２（Ａ）は、本変形例に係る半導体装置２００の平面図である。図２（Ｂ）は、本変形例に係る半導体装置２００の断面図である。本変形例に係る半導体装置２００は、前述の半導体装置１００に比べて、上層の半導体チップ１０３の段差部の配置のみが異なっている。前述の半導体装置１００では、上層の半導体チップ１０３の外周全域の端部に段差部が設けられているが、これに限られるものではなく、本変形例のように周縁部の内、周縁部の１辺にのみ段差部が設けられていてもよい。また、任意の２辺や３辺に設けられてもよい。
＜第２実施形態＞
図３を参照して本実施形態に係る半導体チップ３００の構成を説明する。図３（Ａ）は、本実施形態に係る半導体チップ３００の平面図である。図３（Ｂ）は、本実施形態に係る半導体チップ３００の断面図である。
本実施形態に係る半導体装置３００は、。本実施形態においては、半導体チップ１０１の裏面に段差を有することに加え、半導体チップ１０１の裏面に複数の溝を更に有している。そして、当該溝を有する半導体チップ１０１が接着剤を用いてパッケージ基板１０５と接着されている。本実施形態においては、接着剤１１２としてペースト状の接着剤、例えばダイアタッチペースト等を用いて接着されている。
半導体チップ１０１の裏面に溝を設けることによって、裏面の表面積は増加する。この裏面の表面積の増加のため、接着剤１１２が被覆する面積が増加することによって接着強度が向上するため、半導体装置３００の信頼性が向上する。
半導体チップ１０１の裏面に形成される溝は、例えばダイシングの際にダイシングブレードによる加工によって形成されてもよいし、フォトリソグラフィ工程を用いて加工してもよい。複数の溝の各々は、接着剤が隙間なく入り込み、溝の表面が全て接着に寄与するため、接着強度を向上することが可能である。
また、接着剤１１２は、複数の半導体チップ１０１の接合部からはみ出し、半導体チップ１０１の側面を這い上がる特性がある。接着剤１１２を使用した半導体装置の場合、這い上がった接着剤１１２は上層の半導体チップの表面に達し、これが半導体装置の品質を低下させる場合がある。
本実施形態に係る半導体装置３００は、半導体チップ１０１の端部に段差部を有するため、接着剤１１２が半導体チップ１０１と下層との接着部からはみ出して半導体チップ１０１の表面に這い上がることを抑制することができる。つまり、接着剤１１２が半導体チップ１０１の表面に達し、これが半導体装置３００の品質を低下させるという問題を回避することができ、信頼性の向上した半導体装置３００を提供することができる。
本実施形態における段差の形状は、、半導体チップ同士を接着する接着剤が上層の半導体チップへ這い上がることを可能な限り抑制できる形状が好ましい。そのためには、接着部の端部から上層側の半導体チップ１０１の表面までの距離が可能な限り長いことが好ましい。つまり、例えば階段状の形状とすれば、テーパー形状や曲率を持ったテーパー形状よりも当該距離を長く確保することができ、接着剤の這い上がりを効果的に抑制することができる。
ペースト状の接着剤としては、例えばダイアタッチペーストを用いることができ、例えば銀系や樹脂系のものを用いることができるが、特に制限は無い。
＜変形例２−１＞
図４を参照して本変形例に係る半導体装置４００の構成を説明する。図４は、本変形例に係る半導体装置４００の断面である。本変形例に係る半導体装置４００は、前述の第１実施形態による半導体装置１００と第２実施形態による半導体装置３００を組み合わせた態様である。具体的には、パッケージ基板１０５と、下層の半導体チップ１０２との接着にはペースト状の接着剤１１２を用いており、下層の半導体チップ１０２と上層の半導体チップ１０３との接触にはフィルム状の接着剤１１０を用いている。
このような構造とすることによって、上層の半導体チップについては裏面端部に段差を設けるのみでよく、ダイシング工程やフォトリソグラフィ工程等によって溝を形成する必要が無い。本変形例においては半導体チップ１０１が２層の場合を例示したが、３層以上の場合においては２層目から上側の半導体チップにおいて溝を形成する工程を省略できる。
＜第３実施形態＞
図５を参照して本実施形態に係る半導体チップ５００の構成を説明する。図５は、本実施形態に係る半導体装置５００の断面図である。半導体装置５００は、装置基板１０５に接して配置された半導体チップ１０２と、半導体チップ１０２の上層に配置された半導体チップ１０３と、半導体チップ１０３上に配置された放熱板１１４と、電気接続用端子１０４と、装置基板１０５上に設けられた複数のリードフレーム１０６と、電気接続用端子１０４とリードフレーム１０６を接続するボンディングワイヤ１０８とを有している。図５の断面図においては、２層の半導体チップが積層されている態様を例示しているが、２層に限られず、本実施形態よる半導体装置５００は３層以上に拡張することが可能である。
本実施形態においては下層の半導体チップ１０２の裏面には複数の溝が形成されており、ペースト状の接着剤１１２を用いて装置基板１０５と接着される態様を示している。しかし、これに限られず、溝を形成せずにフィルム状の接着剤１１０を用いて接着されてもよい。
上層の半導体チップ１０３は、フリップ構造を有しいる。つまり、上層の半導体チップ１０３は、半導体集積回路が形成される表面が下を向くように配置される。上層の半導体チップ１０３の裏面には、複数の溝が形成されている。そして、上層の半導体チップ１０３の裏面と放熱板１１４が接着剤１１６を用いて接着されている。接着剤１１６としては、例えばアンダーフィル剤を用いることができる。
上層の半導体チップ１０３の裏面には溝が形成されることにより、裏面の表面積が増加する。このような半導体チップ１０３の裏面の表面積の増加によって、熱抵抗を低減させることで放熱効果を向上することが可能となる。
半導体チップ１０３の裏面に形成される溝は、例えばダイシングの際にダイシングブレードによる加工によって形成されてもよいし、フォトリソグラフィ工程を用いて加工してもよい。
以上、本発明の好ましい実施形態による半導体装置１００乃至５００について説明した。しかし、これらは単なる例示に過ぎず、本発明の技術的範囲はそれらには限定されない。実際、当業者であれば、特許請求の範囲において請求されている本発明の要旨を逸脱することなく、種々の変更が可能であろう。よって、それらの変更も当然に、本発明の技術的範囲に属すると解されるべきである。
半導体装置：１００、２００、３００、４００、５００
半導体チップ：１０１、１０２、１０３
電気接続用端子：１０４
パッケージ基板：１０５
リードフレーム：１０６
ボンディングワイヤ：１０８
接着剤：１１０、１１２、１１６
放熱板：１１４

Claims (12)

  1. パッケージ基板と、
    前記パッケージ基板上に積層される複数の半導体チップと
    を有し、
    前記複数の半導体チップの内、少なくとも一つは、裏面の周縁部に段差部を有することを特徴とする半導体装置。
  2. 前記段差部は、前記複数の半導体チップの内、上層に積層される半導体チップに設けられ、下層に配置される半導体チップの電気接続用端子が露出されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記段差部は、前記半導体チップの周縁部の一部に設けられることを特徴とする請求項２に記載の半導体装置。
  4. 前記複数の半導体チップの各々の中心は略一致し、半径が０．００５ｍｍ以内の領域内に配置されることを特徴とする請求項２又は請求項３に記載の半導体装置。
  5. 前記複数の半導体チップの内、少なくとも一つは、裏面に複数の溝を有し、接着剤を介して下層と接着されることを特徴とする請求項４に記載の半導体装置。
  6. 前記接着材はダイアタッチペーストであることを特徴とする請求項５に記載の半導体装置。
  7. 放熱板を更に具備し、
    前記複数の半導体チップの内最上層の半導体チップは、裏面に複数の溝を有し、
    前記最上層の半導体チップの裏面と前記放熱板は、接着剤を介して接着され、
    前記最上層の半導体チップの表面と下層が接着されることを特徴とする請求項１に記載の半導体装置。
  8. 前記最上層の半導体チップの裏面と前記放熱板とを接着する接着材は、ダイアタッチペーストであることを特徴とする請求項７に記載の半導体装置。
  9. パッケージ基板と、
    裏面に複数の溝を有し、裏面の端部に段差部を有する第１の半導体チップと
    を具備し、
    前記第１の半導体チップの裏面と前記パッケージ基板が、接着材で接着されることを特徴とする半導体装置。
  10. 前記接着材はダイアタッチペーストであることを特徴とする請求項９に記載の半導体装置。
  11. 放熱板と、
    裏面に複数の溝を有する第２の半導体チップと
    を更に具備し、
    前記第２の半導体チップの裏面と前記放熱板が、接着剤を介して接着され、
    前記第２の半導体チップの表面と前記第１の半導体チップの表面が接着されることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２の半導体チップの裏面と前記放熱板とを接着する接着材は、ダイアタッチペーストであることを特徴とする請求項１１に記載の半導体装置。
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