JP2012501531A - 電子又は電気機械部品及びナノ素子用の基板 - Google Patents

電子又は電気機械部品及びナノ素子用の基板 Download PDF

Info

Publication number
JP2012501531A
JP2012501531A JP2011524407A JP2011524407A JP2012501531A JP 2012501531 A JP2012501531 A JP 2012501531A JP 2011524407 A JP2011524407 A JP 2011524407A JP 2011524407 A JP2011524407 A JP 2011524407A JP 2012501531 A JP2012501531 A JP 2012501531A
Authority
JP
Japan
Prior art keywords
layer
electronic
substrate
catalyst system
electromechanical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011524407A
Other languages
English (en)
Inventor
トーマス・ゴラール・ドゥ・モンサベール
クリステル・デグー
ジャン・ディジョン
マレク・コストルゼワ
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2012501531A publication Critical patent/JP2012501531A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02D—CONTROLLING COMBUSTION ENGINES
    • F02D13/00—Controlling the engine output power by varying inlet or exhaust valve operating characteristics, e.g. timing
    • F02D13/02—Controlling the engine output power by varying inlet or exhaust valve operating characteristics, e.g. timing during engine operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00349—Creating layers of material on a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1094—Conducting structures comprising nanotubes or nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/16—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering
    • H10K71/164—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using vacuum deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
    • Y02T10/00—Road transport of goods or passengers
    • Y02T10/10—Internal combustion engine [ICE] based vehicles
    • Y02T10/12—Improving ICE efficiencies

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Combustion & Propulsion (AREA)
  • Mechanical Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Micromachines (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本発明は、少なくとも一つの電子又は電気機械部品（７０８）及び一つ以上のナノ素子を支持するための基板であって、ベース支持部（３０１）と、触媒システム（３０２）と、障壁層（３０３）と、単結晶Ｓｉ、Ｇｅ又はこれらの物質の混合物製の電子又は電気機械部品を収容するための層（３０４）とを備えた基板に関する。触媒システム（３０２）は、電子又は電気機械部品を収容することができる層（３０４）に接触することなく、ベース支持部（３０１）を覆い、障壁層（３０３）は触媒システム（３０２）と電子又は電気機械部品を収容することができる層（３０４）との間に挟まれている。障壁層（３０３）はベース支持部（３０１）と接触しない。

Description

本発明は、ナノ素子を備えた電子又は電気機械デバイスに関する。特に、本発明は、少なくとも一つの電子又は電気機械部品及び一つ以上のナノ素子用の基板を提案し、その基板は多層構造である。
ナノ素子は例えば、電子デバイスの製造において使用される。ナノ素子は一般的に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ，化学気相堆積）触媒成長によって得られる。その電子及び／又は電気機械特性は特に、ＣＭＯＳトランジスタや、相互接続、アクチュエータ等の高性能電子又は電気機械デバイスを構築することを可能にする。
従来技術において、ナノ素子の成長を可能にする多層構造が知られている。これは一般的に、ベース支持部を備えて形成される。そのベース支持部は、半導体（例えば、単結晶シリコン）であり得て、触媒層又は積層体（その少なくとも一つの層が、一般的には金属ベースの触媒である）で覆われていて、そこから、ナノ素子（一般的にはシリコン又は炭素）が成長する。“触媒システム”が、触媒層又は積層体（その少なくとも一つの層がナノ素子を成長させるための触媒である）を定める。
このような構造は、特許文献１に開示されていて、それが図１に示されている。シリコンのベース支持部１０１上のシリコン酸化物（ＳｉＯ２）の絶縁層１０２と、その酸化物層１０２の上の触媒システム１０３とを備えて形成される。この触媒システム１０３は、ナノ素子１０４（この場合ナノチューブ）の成長を可能にする。ナノ素子１０４のグループを互いに離隔するため、ボックス１０７を区切る絶縁素子１０５が形成される。ナノ素子の各グループがボックス内に存する。絶縁素子１０５が、多層電極１０６用の支持部として使用される。この電極１０６は、メモリデバイス（図示せず）等の離れた電子部品のものである。その電子部品は、一般的には、図１に示される領域に隣接する基板１０１の領域に形成される。これら両方の領域は、電極１０６を介して電気的に接続される。
この構造には、ナノ素子及び電子部品を互いに近接して配置することができないという大きな欠点があり、これは、小型化の問題を生じさせて、寄生接続キャパシタンス及び抵抗の問題を生じさせる。しかしながら、触媒システム及び電子部品が近接して配置されると、これらは相互作用して互いに悪化させ得て、又は、触媒システムが電子部品の動作を乱し得る。
米国特許出願公開第２００７／００４５６９１号明細書 米国特許第６３７２６０９号明細書
本発明の課題は、従来技術の欠点、つまり、触媒物質及び電子又は電気機械部品の間の相互作用（これは、相互悪化につながり得る）の危険性を有さずに、一つ以上のナノ素子を成長させて、少なくとも一つの電子又は電気機械部品の位置を設定することができる基板を製造することである。実際のところ、部品を製造するためのステップ中に構造が晒される物理的及び化学的処理によって、触媒システムが劣化する危険性がある。そして、ナノ素子を成長させるためには、この触媒システムは高品質のものでなければならない。製造プロセス中に構造に課される応力は、その構造を変更してはならない。他の危険性は、触媒デバイスは一般的に電子又は電気機械部品（特にシリコン上のトランジスタ）にとっては汚染物質であり、その動作を乱す危険があることに起因するものである。
従って、本発明の一課題は、少なくとも一つの電子又は電気機械部品及び一つ以上のナノ素子を支持するための基板であって、その部品と相互作用する危険なく、ナノ素子の成長中に最適な役割を発揮する触媒システムを含む基板を提案することである。
本発明の他の課題は、少なくとも一つの電子又は電気機械部品及び一つ以上のナノ素子を支持するための基板であって、そのナノ素子がアクセス可能である基板を提案することである。
これらの目標を達成するため、本発明は、少なくとも一つの電子又は電気機械部品及び一つ以上のナノ素子を支持するための基板であって、ベース支持部と、少なくとも一つの触媒層を備えたナノ素子成長用の触媒システムと、障壁層と、電子又は電気機械部品を収容することができる層とを備えて形成された基板を提案する。触媒システムはベース支持部の上に存在し、電子又は電気機械部品を収容することができる層と接触していない。障壁層が触媒システムと電子又は電気機械部品を収容することができる層との間に挟まれて、触媒層と電子又は電気機械部品との間の相互作用を防止する。この障壁層は、ベース支持部と接触していない。電子又は電気機械部品を収容することができる層は、単結晶シリコン、Ｇｅ又はこれらの物質の混合物である。
結晶システムは、一つ又は二つのグループの層を備えて形成され得て、各グループは、少なくとも一つの触媒層を含む。グループの少なくとも一方は、触媒層の上の保護層及び／又は触媒層の下の支持層を更に含み得る。触媒システムが二つのグループの層を含む場合、支持層が両方のグループに共有される。
代わりに、触媒システムは、二つの支持層に挟まれた触媒層を備えて形成され得る。両支持層は、任意で二つの保護層に挟まれる。
触媒層は、鉄、ニッケル、コバルトベースで形成可能であり、これらの元素は単独で又は合金として使用される。
保護層及び支持層は、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＴｉＮ、ＴｉＯ２、又はＴａＮから選択された物質で形成され得る。
ベース支持部、障壁層及び／又は電子又は電気機械部品を収容することができる層は多層であり得る。
また、本発明は、上述の基板を備えた少なくとも一つの構造体を含む電子又は電気機械デバイスも提案する。その構造体は、電子又は電気機械部品を収容することができる層の上又は中に配置された少なくとも一つの電子又は電気機械部品と、触媒システムを局所的に露出する基板内に穿たれた少なくとも一つのボックス（その上に一つ以上のナノ素子が支持される）とを更に備える。
ボックスは、障壁層を横方向に遮り障壁層の部分を露わにする側面を有し、その各部分がボックスの側面の形成に寄与する。
局所的に露出された触媒システムがボックスの底を形成することができる。
構造体は、その構造体に穿たれた他のボックス内に収容された少なくとも一つのコンタクトデバイスを更に備え得る。ナノ素子のボックス及びコンタクトデバイスのボックスはそれぞれ底を有し、ナノ素子のボックス及びコンタクトデバイスのボックスがそれらの底を介して対向している。
電子又は電気機械デバイスは、積層された複数の構造体を含み得る。
また、本発明は、上述の基板を製造するための方法にも関し、本方法は、
・ ベース支持部の上に触媒システムを形成するステップと、
・ 触媒システムの上に障壁層を形成するステップと、
・ 障壁層の上に、単結晶Ｓｉ、Ｇｅ又はこれらの物質の混合物の電子又は電気機械部品を収容することができる層を形成するステップとを備える。
障壁層及び電子又は電気機械部品を収容することができる層は、
・ 触媒システムで覆われたベース支持部を覆う第一の接着結合層であって、触媒システムの上に存在しているか又は触媒システムの表面層である第一の接着結合層と、
・ 補助半導体基板を覆う第二の接着結合層（この基板は、該基板と第二の接着結合層との間の界面から所定の距離に位置する平面において基板を脆化するためのイオン注入を経ている）とから形成され得て、また、
ベース支持部及び補助半導体基板をそれらの接着結合層の分子接着によってアセンブルして、そのアセンブルされた接着結合層が障壁層を提供することと、
イオン注入部において補助半導体基板の熱破断を生じさせて、この破断の後に障壁層に接着結合されたままの補助半導体基板の層が、電子又は電気機械部品を収容することができる層を提供することによって形成され得る。
代わりに、障壁層及び電子又は電気機械部品を収容することができる層は、
・ 触媒システムで覆われたベース支持部を覆う第一の接着結合層であって、触媒システムの上に存在しているか又は触媒システムの表面層である第一の接着結合層と、
・ 厚さの異なる二つの半導体層の間に挟まれた電気絶縁層を有するＳＯＩ型の基板を覆う第二の接着結合層であって、薄い方の半導体層を覆う第二の接着結合層とから形成され得て、また、
ベース支持部及びＳＯＩ型の基板をそれらの接着結合層の分子接着によってアセンブルして、そのアセンブルされた接着結合層が障壁層を提供することと、
ＳＯＩ型の基板の厚い方の半導体層及び電気絶縁層を除去して、ＳＯＩ型の基板の薄い方の半導体層が電子又は電気機械部品を収容することができる層を提供することとによって形成され得る。
従来技術において知られている多層構造である。 本発明による基板を示す。 本発明の基板において使用される触媒システムを示す。 本発明の基板において使用される触媒システムを示す。 本発明の基板において使用される触媒システムを示す。 本発明の基板において使用される触媒システムを示す。 本発明の基板において使用される触媒システムを示す。 Ｓｍａｒｔ Ｃｕｔ（商標）技術を使用した本発明による基板を製造するための第一の方法のステップを示す。 Ｓｍａｒｔ Ｃｕｔ（商標）技術を使用した本発明による基板を製造するための第一の方法のステップを示す。 Ｓｍａｒｔ Ｃｕｔ（商標）技術を使用した本発明による基板を製造するための第一の方法のステップを示す。 Ｓｍａｒｔ Ｃｕｔ（商標）技術を使用した本発明による基板を製造するための第一の方法のステップを示す。 本発明による基板を製造するための第二の方法のステップを示す。 本発明による基板を製造するための第二の方法のステップを示す。 本発明による基板を製造するための第二の方法のステップを示す。 本発明による基板を製造するための第二の方法のステップを示す。 本発明による電子又は電気機械デバイスを製造するための方法の一例を示す。 本発明による電子又は電気機械デバイスを製造するための方法の一例を示す。 本発明による電子又は電気機械デバイスを製造するための方法の一例を示す。 本発明による電子又は電気機械デバイスを製造するための方法の一例を示す。 本発明による電子又は電気機械デバイスを製造するための方法の一例を示す。 本発明による電子又は電気機械デバイスを製造するための方法の一例を示す。 本発明による電子又は電気機械デバイスを製造するための方法の他例を示す。 本発明による電子又は電気機械デバイスを製造するための方法の他例を示す。 本発明による電子又は電気機械デバイスを製造するための方法の他例を示す。 本発明による電子又は電気機械デバイスを製造するための方法の他例を示す。
本発明は、添付図面を参照して、純粋に例示目的であり限定目的ではない例示的な実施形態の説明を読むことによって、より良く理解されるものである。
図２は、本発明による基板を示す。基板は、ベース支持部３０１からの積層体によって形成されている。このベース支持部３０１は、好ましくは半導体であり、例えば、単結晶シリコン、ゲルマニウム、又はこれらの物質の混合物であり得る。このベース支持部３０１の上に、一つ以上のナノ素子の成長用のための触媒システム３０２が存在し、少なくとも一つの触媒層を備える。この触媒システムは一般的に、一つ以上のグループの層で形成される。ナノ素子は、例えば、カーボンナノチューブ、ナノワイヤ、ナノファイバ等であり得る。この触媒システムの上に、障壁層３０３が存在する。この障壁層３０３は一般的に、シリコン酸化物又は金属酸化物（例えばアルミニウム酸化物等）で形成される。この障壁層３０３は、その積層体中の位置によって、触媒システム３０２を、電子又は電気機械部品（図示せず）から絶縁する。その電子又は電気機械部品は、それを収容することができる表面層３０４の上及び／又は中に形成される。障壁層は、触媒層と電子又は電気機械部品との間の相互作用を防止する。表面層３０４は、例えば、単結晶シリコン、ゲルマニウム、又はこれらの物質の混合物であり得る。電子又は電気機械部品を収容することができる層３０４は、障壁層３０３を覆う。本基板は、例えば、ＳＯＩ（セミコンダクタ・オン・インシュレータ）型であり得る。図示されていない部品は、電子部品及び電気機械部品の両方であり得る。
特に、本基板は、埋め込み接地板を備えた基板を形成し得る。この場合、触媒システムが、その触媒特性に加えて十分な導電性を有するのであれば、接地板を形成する。埋め込み接地板を備えた基板は、収容される電子部品の活性化を容易にするので、従来使用されていた基板に対する利点を有する。実際のところ、本基板においては、印加電場が、接地板上に閉じ込められたままになる。そして、ナノ素子と共に、接地板の役割を果たす触媒システム上のコンタクトを形成することができる。
図３Ａは、本発明の基板において使用可能な触媒システム４００の一例を示す。触媒システムは、積層された層の単一のグループのみを含み、それらの層のそれぞれ自体は、複数のサブ層で形成され得る。層のグループは、少なくとも一つの触媒層４０２を含む。特に、本例では、触媒システムは、支持層４０１（その上にナノ素子を成長させるための触媒層４０２が存在する）、及びその触媒層４０２を覆う保護層４０３を備えて形成される。この保護層４０３は、ナノ素子が露出された触媒層４０２から成長できるようにするために、局所的に除去されている必要がある。保護層４０３及び支持層４０１は、触媒層４０２を効果的に閉じ込める役割を有する。支持層４０１は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＴｉＮ、ＴｉＯ２、ＴａＮから選択された少なくとも一つの要素で形成される。その厚さは、略１ｎｍから１００ｎｍの間であり得る。支持層４０１及び触媒層４０２は、ナノ素子の効率的な成長を可能にすることが求められる。触媒層４０２は、Ｆｅ、Ｎｉ又はＣｏベースで形成され得て、これらの元素は単独で又は合金として使用される。この触媒層４０２は、略０．１ｎｍから１０ｎｍの厚さを有し得る。触媒層４０２が多層（図３Ｂに示されるような二層等）であることも可能である。保護層４０３は、基板の使用中に触媒層４０２を損傷することなくエッチングによって除去できるようなものである。保護層は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＴｉＮ、ＴｉＯ２、ＴａＮから選択された物質で形成される。その厚さは、例えば１から１００ｎｍの範囲内であり得る。保護層４０３及び支持層４０１が、基板を製造するための全ステップの間、並びに、その使用の間において、化学的及び熱的に安定であることが求められる。
図３Ｂは、図３Ａの触媒システムの代替例を示す。図３Ａのものとは上下逆様にされていて、ナノ素子が下方に成長することができる。更に、触媒層４０２は、上述のような第一のサブ層４０２．１及びナノ素子の成長及び使用に対する対象となる第二のサブ層４０２．２で形成された二層である。第二のサブ層４０２．２は、例えば、シリコンで形成されて、略１から１０ｎｍの間の厚さを有し得る。第一のサブ層４０２．１は、保護層４０３の側面上に存在し、例えば、鉄で形成されて、略０．１ｎｍから１ｎｍの間の厚さを有し得る。
図３Ｃは、触媒システム４００の第三の実施形態を示す。本触媒システムは、図３Ａで説明したような層の二つのグループを有し、隣り合わせに配置されて、逆の順番で積層されている。ナノ素子の成長は、露出される触媒層に応じて、触媒システムの一方の側面、他方の側面、又は両側面において行われる。層のグループは、それらの支持層４０１を介して隣り合わせに配置される。ここでは、支持層は単一の層のみを形成する。
図３Ｄは、ナノ素子の触媒デバイスの他の単純化された実施形態を更に示す。ここでは、両支持層４０１の間に挟まれた単一の触媒層４０２が含まれる。任意で、図３Ｅに示されるように、両支持層４０１が、二つの保護層４０３の間に挟まれ得る。これらの構成はどちらも、触媒システムの一方の側面、他方の側面、又は両側面の上でのナノ素子の成長を可能にする。
本発明は、本発明の基板を製造するための方法も提案する。図４Ａ〜図４Ｄは、例えば特許文献２に記載されているようなＳｍａｒｔ Ｃｕｔ（商標）技術を用いた方法の第一の例示的な実施形態を示す。補助支持部５００（例えばバルク単結晶シリコン）から、その表面上に酸化物の所謂接着結合層５０１を形成する。この接着結合層５０１は、熱酸化物であるか、又は堆積酸化物の層であり得る。この接着結合層５０１が、後で、障壁層４０３を部分的に形成する。例えば水素のイオン注入を行う（図４Ａ）。これによって、接着結合層５０１の下の補助支持部５００内の深さに局在した脆化層５０２が生成される。脆化層は、後続ステップにおける破断を可能にするマイクロキャビティ（図示せず）を備えて形成される。
図４Ｂに示される他のステップでは、上述のような触媒システム４００が、単結晶シリコンのベース支持部５０３上に形成される。図４Ａに示されるような接着結合層５０４が、触媒システム４００上に形成され得る。接着結合層５０４が形成されない場合、触媒システム４００の保護層４０３が、その物質が適切なものであれば、分子接着用の接着結合層として使用され得る。この代替例は図示されていない。
図４Ｃに示される他のステップでは、分子接着による接着結合が、図４Ａ及び図４Ｂに示した上述の二つのステップ中に構築された構造体の両方の間において行われる。接着結合は、両接着結合層５０１、５０４の間において、又は接触している接着結合層５０１と保護層４０３との間において行われる。接着結合の質を改善するために、接触することになる表面を予め処理しておくことが可能である。この処理は、例えば、化学的処理、又は化学機械研磨及び／又はプラズマ型の表面処理であり得る。
他のステップ（所謂破断ステップ）では、脆化領域５０２において二つに分けるために、図４Ｃの構造体が２５０℃から６００℃のオーダの熱処理に晒される。そして、二つの部分が得られ、その第一の部分は再利用可能な単結晶シリコン素子である。第二の部分が本発明による基板である。これは図４Ｄに示されている。基板は、順次触媒システム４００、障壁層４０３、単結晶シリコンの薄い表面層３０４で覆われた単結晶シリコンのベース支持部５０３を備えて形成される。“薄い層”とは、その層がベース支持部５０３よりも薄いことを意味する。この薄い表面層３０４は、電子又は電気機械部品を収容することができる層である。
良好な表面状態を確実なものとし、また所定の厚さとするために、この薄い表面層３０４の処理を行うことができる。例えば、この処理は、一方では接着結合界面を強固にするための高温アニーリングを行うこと、及び、他方では最終的な厚さを調節するためにこの薄い層の研磨を行なうことから成る。
本発明は、本発明による基板を製造するための第二の例を提案する。図５Ａ〜図５Ｄが本方法を示す。図５Ａは、バルク単結晶シリコンのベース支持部６００を備えて形成された層の第一の積層体６０３を示し、そのベース支持部６００の上に、上述のような触媒システム６０１が存在し、その触媒システム６００が、例えばシリコン酸化物である接着結合層６０２で覆われている。上述のように接着結合層６０２備えないことも可能である。この場合、触媒システム６０１の保護層は、その物質が分子接着用に適切なものであれば、接着結合層の代わりとなり得る。
図５Ｂは、例えばシリコン酸化物の接着結合層６０８で覆われたＳＯＩ型の基板６０４である他の積層体を示す。ＳＯＩ型の基板６０４は、例えばシリコン酸化物の電気絶縁層６０６を含み、この電気絶縁層は二つの半導体層６０７、６０５の間に挟まれている。半導体層の一方６０５は、他の半導体層６０７よりも厚い。これらの半導体層は単結晶シリコンであり得る。接着結合層６０８は、薄い半導体層７０７を覆う。接着結合層が必ずしも両方とも必要である訳ではないが、二つの積層体６０３、６０４の一方は、表面層として接着結合層を有するべきである。
図５Ｃでは、積層体が両方とも接着結合層を有する場合、第一の積層体６０３の接着結合層６０２と第二の積層体６０４の接着結合層６０８の間の分子接着によって、先に得られた二つの積層体をアセンブルする。図５Ｃに示されるような積層体が得られる。これは、ベース支持部６００から順に、触媒システム６０１、第一の積層体の接着結合層６０２、ＳＯＩ基板６０４の上の接着結合層６０８、ＳＯＩ基板６０４の薄い半導体層６０７、ＳＯＩ基板６０４の電気絶縁層６０６、ＳＯＩ基板の厚い半導体層６０５という複数の層が連続したものから成る。
ＳＯＩ基板６０４に接着結合層が設けられていない場合、アセンブルは、第一の積層体６０３の接着結合層６０２とＳＯＩ基板６０４の薄い半導体層６０７との間の分子接着によって行われる。
第一の積層体６０３が接着結合層を有していない場合、アセンブルは、ＳＯＩ基板６０４に備わった接着結合層６０６と第一の積層体６０３の触媒システム６０１との間の分子接着によって行われる。
次に、他のステップでは、ＳＯＩ基板６０４の厚い半導体層６０５が、機械的研削及びその後の化学的エッチングによって、除去される。電気絶縁層６０６がエッチング停止層として用いられる。図５Ｄに示されるような積層体が得られる。この積層体は、ベース支持部６００から順に、触媒システム６０１、接着結合層６０２、ＳＯＩ基板６０４の薄い半導体層６０７、ＳＯＩ基板６０４の電気絶縁層６０６を備える。
ＳＯＩ基板６０４の電気絶縁層６０６は、湿式及び／又は乾式エッチングによって除去される。そして、図４Ｄに示される第一の実施形態の積層体が得られる。
これから、本発明による一つ以上のナノ素子が設けられた電子又は電気機械デバイス及び上述の基板からデバイスを製造する方法を説明する。
図６Ａ〜図６Ｄがこの方法を示す。図６Ａは、少なくとも一つの電子又は電気機械部品７０８が提供された本発明による基板７００を示す。電子又は電気機械部品は、電子又は電気機械部品を収容することができる層７０４の上及び中に形成されている。基板は、複数の層の積層体を、半導体のベース支持部３０１、触媒システム７０２、障壁層７０３、電子又は電気機械部品７０８を収容することができる層７０４（この層の上及び中に電子又は電気機械部品が形成される）の順に備えて形成される。少なくとも一つボックス７０５が、電子又は電気機械部品を収容することができる層７０４から基板内に穿たれる。このボックス７０５は、触媒システム７０３を局所的に露出する底を有する。ボックス７０５は、例えば反応性プラズマ型の乾式エッチングによって得られる。図６Ｂに示されるように、エッチングで、電子又は電気機械部品を収容することができる層７０４及び障壁層７０３を取り除くことができる。エッチングは、電子又は電気機械部品７０８を劣化させてはならない。以下で見るように、ベース基板からボックスを穿つこともできる。
ボックス７０５は側面を含む。障壁層７０３は横方向に遮られて、ボックス７０５の側面の形成に寄与する露出部７０３．ａを有する。電子又は電気機械部品を収容することができる層７０４についても同様である。電子又は電気機械部品を収容することができる層７０４の露出部は７０４．ａで符号付けされている。
図６Ｃに示される他のステップでは、一つ以上のナノ素子７０７（例えばカーボンナノチューブ）の成長がボックス７０５内で行われている。その成長は、炭素ガスからの熱ＣＶＤ成長であり得る。このため、基板７００は、略４００℃から９００℃の間の温度に加熱される。この昇温は、例えばナノ粒子の形状の触媒システム７０２の構造化という効果を有する。そして、基板７００を炭素ガスと接触させる。炭素ガスは例えば、Ｃ２Ｈ２、ＣＨ４、ＣＨ３ＣＯＯＨ、又はＣＯであり、任意で、例えばＮＨ３、Ｈ２、水蒸気のＨ２Ｏ、Ｈｅ、又はＮ２等の他のガスと混合され得る。そして、炭素ガスが触媒システム７０２と接触して分解し、局所的に露出された触媒システム７０２上に固体炭素の堆積物がもたらされる。例えば７００℃の温度、厚さ１ｎｍの鉄ベースの触媒層、厚さ２０ｎｍのアルミナベースの支持層、１ｈＰａのオーダの圧力、Ｃ２Ｈ２を含むガス混合物等の適切に選択された実験条件に対しては、固体炭素は自己組織化して、ナノ素子を成長させることができる。ナノ素子７０７は、垂直に又は水平に又はもつれて配列され得る。図示された例では、ナノ素子７０７は、ボックス７０５の底からその開口に向けて実質的に垂直に成長する。上述の異なるナノ素子の触媒デバイスを用いることによって、後で説明するようにボックスがベース支持部３０１に穿たれている場合には、ナノ素子を下方に成長させることもできる。
触媒システム７０２が導電体であり、そこにナノ素子の複数の成長領域が存在し、基板７００の複数の異なる領域を電気的に分離する、つまり例えばナノ素子の全ての成長領域が同じ電位になることを避ける必要がある場合、例えば反応性プラズマ型の乾式エッチングで、ボックス７０５周辺にトレンチ７１０をエッチングすることによって領域を区切ることができる。このトレンチ７１０は、電子又は電気機械部品を収容することができる層７０４、障壁層７０３及び触媒システム７０２を完全に貫通するが、ベース支持部７１０には部分的に延伸する。図６Ｄを参照されたい。任意で、このトレンチ７１０を、デバイスを機械的に強固にするために、電気絶縁体（図示せず）で充填可能である。
代わりに、実質的に水平に一つ以上のナノ素子７０９を成長させることができる。ボックス７０５は、電子又は電気機械部品を収容することができる層７０４から、上述の例よりも深くエッチングされて、その底が、ベース支持部３０１を局所的に露出させるか、又はベース支持部３０１に局在する。触媒システム７０２は、横方向に遮られて、ボックス７０５の側面の形成に寄与する露出部７０２．ａを有する。障壁層７０３及び電子又は電気機械部品を収容する層７０４についても同様である。
その結果が図６Ｅに示される。図６Ｆに示される他のステップ中に、少なくとも一つのナノ素子７０９の実質的に水平な成長が、触媒システム７０２の露出部７０２．ａから行われる。ナノ素子７０９は、ボックス７０５の一側面から他側面につながる。この構成は、センサ又は再構成可能回路の応用に使用可能である。
本発明は、本発明による電子又は電気機械デバイスを製造するための第三の方法を提案する。図６Ｂに示されるような少なくとも一つの電子又は電気機械部品７０８及び少なくとも一つのボックスを備えた基板７００から開始する。ここでは参照符号７１１のボックスの底が、触媒システム７０２を露出する。ボックス７１１内に一つ以上のナノ素子を形成する代わりに、電気コンタクトを提供するコンタクトデバイス８００が、ボックス７１１内に収められる。このコンタクトデバイス８００は、電子部品７０８と接触し得る。図７Ａの場合、Ｔ字型の部分が存在する。
図７Ｂでは、第二のボックス８０１がベース支持部３０１からエッチングされて、その底が触媒システム７０２を露出する。これはナノ素子用のボックスである。二つのボックス７１１及び８０１は、“背中合わせ”に配置され、つまりそれらの底を介して対向しているが、横にずらすこともできる。
触媒システム７０２がこのことを可能にする、つまり特に図３Ｂ〜図３Ｅの構成のうち一つに準拠している場合、ボックス８０１内の一つ以上のナノ素子８０２の下向きの成長を行うことができる。図７Ｃはこのような構造を示し、二つのボックス７１１、８０１が背中合わせに配置されて、一方がコンタクトデバイス８００を収容し、他方が一つ以上のナノ素子８０２を収容する。
図７Ｃに得られる構造１００を、単独で使用する代わりに、もう一つ又はそれ以上の他のものと積層させて使用することができる。
図７Ｄには、二つの構造１００を備えた積層体が示されている。二つの構造体１００は、一つの構造体のナノ素子８０２を、その構造体の隣の他の構造体のコンタクトデバイス８００に重ねることによって、アセンブルされる。勿論、二つよりも多くの構造体を積層させることができる。
勿論、構造体においてナノ素子及びコンタクトを逆にすることができる。そして、ナノ素子を、電子又は電気機械部品の側の開放ボックス内に配置して、コンタクトをベース支持部に設けられているボックス内に配置することができる。
本発明の複数の実施形態について詳細に例示し説明してきたが、本発明の範囲から逸脱することなく、多様な変更及び修正を行うことができることは理解されたい。
３０１ ベース支持部
３０２ 触媒システム
３０３ 障壁層
３０４ 表面層

Claims (17)

  1. 少なくとも一つの電子又は電気機械部品（３０５）及び一つ以上のナノ素子（７０７）を支持するための基板であって、ベース支持部（３０１）と、少なくとも一つの触媒層（４０２）を備えたナノ素子成長用の触媒システム（３０２）と、障壁層（３０３）と、電子又は電気機械部品を収容することができる層（３０４）とを備えて形成された基板であって、前記触媒システム（３０２）が、前記電子又は電気機械部品を収容することができる層（３０４）に接触することなく、前記ベース支持部（３０１）の上に存在し、前記障壁層（３０３）が、前記触媒システム（３０２）と前記電子又は電気機械部品を収容することができる層（３０４）との間に挟まれていることによって、前記触媒層と前記少なくとも一つの電子又は電気機械部品との間の相互作用を防止し、前記障壁層（３０３）が前記ベース支持部（３０１）と接触しておらず、前記電子又は電気機械部品を収容することができる層が単結晶Ｓｉ、Ｇｅ又はこれらの物質の混合物であることを特徴とする基板。
  2. 前記触媒システム（３０２）が、一つ又は二つのグループの層を備えて形成されていて、各グループが少なくとも一つの触媒層（４０２）を含む、請求項１に記載の基板。
  3. 少なくとも一つのグループの層が、前記触媒層（４０２）の上の保護層（４０３）及び／又は前記触媒層（４０２）の下の支持層（４０１）を含む、請求項２に記載の基板。
  4. 前記触媒システム（４００）が二つのグループの層を含み、前記支持層（４０１）が両方のグループに共有されている、請求項３に記載の基板。
  5. 前記触媒システム（４００）が、二つの支持層（４０１）の間に挟まれた触媒層（４０２）を備えて形成されていて、前記二つの支持層が任意で二つの保護層（４０３）の間に挟まれている、請求項１に記載の基板。
  6. 前記触媒層（４０２）が、単独で又は合金として使用される鉄、ニッケル、又はコバルトベースで形成されている、請求項２から５のいずれか一項に記載の基板。
  7. 前記保護層（４０３）及び前記支持層（４０１）が、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＴｉＮ、ＴｉＯ２又はＴａＮから選択された物質で形成されている、請求項２から６のいずれか一項に記載の基板。
  8. 前記ベース支持部（３０１）及び／又は前記障壁層（３０２）及び／又は前記電子又は電気機械部品を収容することができる層（３０４）が多層である、請求項１から７のいずれか一項に記載の基板。
  9. 電子又は電気機械デバイスであって、請求項１から８のいずれか一項に記載の基板（７００）と、電子又は電気機械部品を収容することができる層（７０４）の上又は中に配置された少なくとも一つの電子又は電気機械部品（７０８）と、触媒システム（７０２）を局所的に露出する基板に穿たれた少なくとも一つのボックス（７０５）とを備えた少なくとも一つの構造体を含み、前記ボックス（７０５）に一つ以上のナノ素子（７０７）が支持されていることを特徴とする電子又は電気機械デバイス。
  10. 前記ボックス（７０５）が、前記障壁層（７０３）を横方向に遮り前記障壁層の部分（７０３．ａ）を露わにする側面を有し、該部分（７０３．ａ）が前記ボックス（７０５）の前記側面の形成に寄与している、請求項９に記載の電子又は電気機械デバイス。
  11. 局所的に露出された前記触媒システム（７０２）が前記ボックスの底を形成している、請求項９又は１０に記載の電子又は電気機械デバイス。
  12. 前記ボックス（７０５）が、前記触媒システム（７０２）を横方向に遮り前記触媒システムの部分（７０２．ａ）を露わにする側面を有し、該部分（７０２．ａ）が前記ボックス（７０５）の前記側面の形成に寄与していて、局所的に露出された前記ベース支持部（３０１）が前記ボックス（７０５）の底を形成している、請求項９又は１０に記載の電子又は電気機械デバイス。
  13. 前記構造体が、前記基板に穿たれた他のボックス（７１１）に収められた少なくとも一つのコンタクトデバイス（８００）を更に備え、ナノ素子のボックス（８０１）及びコンタクトデバイスのボックス（７１１）がそれぞれ底を有し、該底を介して前記ナノ素子のボックス（８０１）及び前記コンタクトデバイスのボックス（７１１）が対向している、請求項９から１２のいずれか一項に記載の電子又は電気機械デバイス。
  14. 積層された複数の構造体（１００）を含む請求項９から１３のいずれか一項に記載の電子又は電気機械デバイス。
  15. 請求項１から８のいずれか一項に記載の基板を製造するための方法であって、
    ・ ベース支持部（５０３）の上に触媒システム（４００）を形成するステップと、
    ・ 前記触媒システム（４００）の上に障壁層（５０４）を形成するステップと、
    ・ 前記障壁層（４０３）の上に、単結晶Ｓｉ、Ｇｅ又はこれらの物質の混合物の電子又は電気機械部品を収容することができる層（３０４）を形成するステップとを備えた方法。
  16. 前記障壁層（４０３）及び前記電子又は電気機械部品を収容することができる層（３０４）が、
    前記触媒システム（４００）で覆われた前記ベース支持部（５０３）を覆う第一の接着結合層（５０４）であって、前記触媒システム（４００）の上に存在しているか又は前記触媒システムの表面層である第一の接着結合層（５０４）と、
    補助半導体基板（５００）を覆う第二の接着結合層（５０１）であって、該補助半導体基板（５００）が、該第二の接着結合層の下の該補助半導体基板（５００）を脆化するためにイオン注入部（５０２）を有している、第二の接着結合層（５００）とから形成され、また、
    ‐ 前記ベース支持部（５０３）及び前記補助半導体基板を、前記第一及び第二の接着結合層の分子接着によってアセンブルして、アセンブルされた前記第一及び第二の接着結合層が前記障壁層（４０３）を提供することと、
    ‐ 前記イオン注入部（５０２）において前記補助半導体基板（５００）の熱破断を生じさせて、該熱破断の後に前記障壁層（４０３）に接着結合したままの前記補助半導体基板（５００）の層が前記電子又は電気機械部品を収容することができる層（３０４）を提供することとによって形成される、請求項１５に記載の方法。
  17. 前記障壁層（４０３）及び前記電子又は電気機械部品を収容することができる層が、
    触媒システム（６０１）で覆われたベース支持部（６００）を覆う第一の接着結合層（６０２）であって、前記触媒システム（６０１）の上に存在しているか又は前記触媒システムの表面層である第一の接着結合層（６０２）と、
    厚さの異なる二つの半導体層（６０５、６０７）の間に挟まれている電気絶縁層（６０６）を有するＳＯＩ型の基板を覆う第二の接着結合層であって、薄い方の前記半導体層を覆う第二の接着結合層とから形成され、また、
    ‐ 前記ベース支持部及び前記ＳＯＩ型の基板（６０４）を、前記第一及び第二の接着結合層の分子接着によってアセンブルして、アセンブルされた前記第一及び第二の接着結合層が前記障壁層を提供することと、
    ‐ 厚い方の前記半導体層（６０５）と前記ＳＯＩ型の基板の前記電気絶縁層（６０６）を除去して、前記ＳＯＩ型の基板の薄い方の前記半導体層（６０７）が前記電子又は電気機械部品を収容することができる層を提供することとによって形成される、請求項１５に記載の方法。
JP2011524407A 2008-09-01 2009-08-31 電子又は電気機械部品及びナノ素子用の基板 Pending JP2012501531A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0855852A FR2935538B1 (fr) 2008-09-01 2008-09-01 Substrat pour composant electronique ou electromecanique et nanoelements.
FR0855852 2008-09-01
PCT/EP2009/061203 WO2010023308A1 (fr) 2008-09-01 2009-08-31 Substrat pour composant électronique ou électromécanique et nanoelements

Publications (1)

Publication Number Publication Date
JP2012501531A true JP2012501531A (ja) 2012-01-19

Family

ID=40386249

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011524407A Pending JP2012501531A (ja) 2008-09-01 2009-08-31 電子又は電気機械部品及びナノ素子用の基板

Country Status (6)

Country Link
US (1) US20110233732A1 (ja)
EP (1) EP2319076A1 (ja)
JP (1) JP2012501531A (ja)
KR (1) KR20110046536A (ja)
FR (1) FR2935538B1 (ja)
WO (1) WO2010023308A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652925B2 (en) 2010-07-19 2014-02-18 International Business Machines Corporation Method of fabricating isolated capacitors and structure thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160612A (ja) * 1999-12-01 2001-06-12 Takehide Shirato 半導体装置及びその製造方法
WO2006043329A1 (ja) * 2004-10-22 2006-04-27 Fujitsu Limited 半導体装置及びその製造方法
JP2007525030A (ja) * 2004-02-26 2007-08-30 インターナショナル・ビジネス・マシーンズ・コーポレーション カーボンナノチューブ複合材相互接続ビアを用いた集積回路チップ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
DE10134866B4 (de) * 2000-07-18 2005-08-11 Lg Electronics Inc. Verfahren zum horizontalen Wachsenlassen von Kohlenstoff-Nanoröhren und Feldeffekttransistor, der die durch das Verfahren gewachsenen Kohlenstoff-Nanoröhren verwendet
JP4448356B2 (ja) * 2004-03-26 2010-04-07 富士通株式会社 半導体装置およびその製造方法
KR100682952B1 (ko) * 2005-08-31 2007-02-15 삼성전자주식회사 나노탄성 메모리 소자 및 그 제조 방법
EP1804286A1 (en) * 2005-12-27 2007-07-04 Interuniversitair Microelektronica Centrum Elongate nanostructure semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160612A (ja) * 1999-12-01 2001-06-12 Takehide Shirato 半導体装置及びその製造方法
JP2007525030A (ja) * 2004-02-26 2007-08-30 インターナショナル・ビジネス・マシーンズ・コーポレーション カーボンナノチューブ複合材相互接続ビアを用いた集積回路チップ
WO2006043329A1 (ja) * 2004-10-22 2006-04-27 Fujitsu Limited 半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP2319076A1 (fr) 2011-05-11
FR2935538A1 (fr) 2010-03-05
US20110233732A1 (en) 2011-09-29
FR2935538B1 (fr) 2010-12-24
WO2010023308A1 (fr) 2010-03-04
KR20110046536A (ko) 2011-05-04

Similar Documents

Publication Publication Date Title
JP6212720B2 (ja) 半導体装置及びその製造方法
WO2014184988A1 (ja) 半導体装置及びその製造方法
CN102893387B (zh) 基于石墨烯沟道的器件及其制造方法
JP4908202B2 (ja) マイクロ電気機械的装置及びその封緘方法及び製造方法
JP5245385B2 (ja) グラフェンシートの製造方法、半導体装置の製造方法および半導体装置
JP5679996B2 (ja) 金属ゲルマニウムシリコン材料を用いた基板接合
US9472504B2 (en) Semiconductor having a high aspect ratio via
WO2011058651A1 (ja) 半導体装置及びその製造方法
JP2002170940A5 (ja)
JP5755618B2 (ja) 半導体装置
TW200830516A (en) Method of making a contact on a backside of a die
KR102386840B1 (ko) 금속과 그래핀층 사이에 절연층을 층간 삽입하는 방법 및 상기 방법을 이용한 반도체 소자 제조 방법
JP2012501531A (ja) 電子又は電気機械部品及びナノ素子用の基板
US9991187B2 (en) Electronic device and method for manufacturing the same, and substrate structure and method for manufacturing the same
JP5391599B2 (ja) 基板接合方法及び電子部品
JP5387176B2 (ja) 半導体装置の製造方法
KR101471190B1 (ko) 멤즈 구조체의 제조 방법
WO2021005847A1 (ja) 積層体、電子素子および積層体の製造方法
US11158807B2 (en) Field effect transistor and method of manufacturing the same
JP5040912B2 (ja) 強誘電体素子を有する半導体装置
JP2007134616A (ja) Ｓｏｉ基板およびその製造方法
JP2012204585A (ja) 半導体装置の製造方法
WO2003107401A1 (fr) Micro-composant incluant une inductance planaire et procede de fabrication d'un tel micro-composant

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120817

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140203

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140507

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140514

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140801

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150119