WO2021005847A1 - 積層体、電子素子および積層体の製造方法 - Google Patents

積層体、電子素子および積層体の製造方法 Download PDF

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terrace
thin film
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史典 三橋
泰範 舘野
真寛 足立
喜之 山本
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住友電気工業株式会社
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    • H01L29/772—Field effect transistors
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    • H01L29/772—Field effect transistors
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    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs

Definitions

  • the present disclosure relates to a laminate, an electronic device, and a method for manufacturing the laminate.
  • Graphene is a substance in which carbon atoms linked in a plane to form a sp 2 hybrid orbital. Due to the bonding state of carbon atoms, the mobility of carriers (electrons) in graphene is extremely high. If graphene can be effectively used as a channel for an electronic device such as a transistor, the performance of the electronic device can be improved.
  • Non-Patent Document 1 discloses a graphene having a step terrace structure, which is produced by hydrogenating before producing graphene by removing silicon atoms and adjusting the rate of temperature rise.
  • the laminate according to the present disclosure is made of silicon carbide, has a base portion having a first surface which is a silicon surface, and a first main surface and a first main surface which are arranged on the first surface and face the first surface. It includes a second main surface, which is the main surface on the opposite side to the above, and includes a carbon atom thin film composed of carbon atoms.
  • the carbon atom thin film contains at least one of a buffer layer and a graphene layer, which are carbon atom layers containing carbon atoms bonded to silicon atoms constituting the silicon surface.
  • the second main surface includes a plurality of terraces parallel to the silicon surface of the silicon carbide constituting the base portion, and a plurality of steps for connecting the plurality of terraces.
  • the width of the terrace is 5 ⁇ m or more and 500 ⁇ m or less.
  • the height of the step is 10 nm or more and 500 nm or less.
  • FIG. 1 is a schematic cross-sectional view showing the structure of the laminated body according to the first embodiment.
  • FIG. 2 is a plan view of the laminate shown in FIG. 1 as viewed in the thickness direction.
  • FIG. 3 is a conceptual diagram showing an example of the bonding state of the atoms constituting the laminate shown in FIG.
  • FIG. 4 is a conceptual diagram showing the bonding state of atoms when the buffer layer is converted into a graphene layer.
  • FIG. 5 is a schematic cross-sectional view schematically showing an enlarged part including a second main surface of the laminated body.
  • FIG. 6 is a photograph of a part of the second main surface of the laminated body shown in FIG. 1 enlarged by AFM.
  • FIG. 1 is a schematic cross-sectional view showing the structure of the laminated body according to the first embodiment.
  • FIG. 2 is a plan view of the laminate shown in FIG. 1 as viewed in the thickness direction.
  • FIG. 3 is a conceptual diagram showing an example of the bonding
  • FIG. 7 is a graph showing the relationship between the drain voltage and the drain current when the gate voltage is changed in the transistor manufactured by using the laminate according to the first embodiment.
  • FIG. 8 is a schematic cross-sectional view schematically showing an enlarged second main surface of the laminated body which is outside the scope of the present disclosure.
  • FIG. 9 is a graph showing the relationship between the drain voltage and the drain current when the gate voltage is changed in the transistor manufactured by using the laminate shown in FIG.
  • FIG. 10 is a flowchart showing a typical process of the method for manufacturing a laminated body according to the first embodiment.
  • FIG. 11 is a schematic cross-sectional view for showing the method of manufacturing the laminated body according to the first embodiment.
  • FIG. 12 is a schematic cross-sectional view showing the structure of the heating device.
  • FIG. 13 is a schematic cross-sectional view of the field effect transistor (FET) according to the second embodiment.
  • FIG. 14 is a flowchart showing a typical process of a method for manufacturing an FET containing a carbon atom thin film.
  • FIG. 15 is a schematic cross-sectional view for explaining a method of manufacturing an FET containing a carbon atom thin film.
  • FIG. 16 is a schematic cross-sectional view for explaining a method of manufacturing an FET containing a carbon atom thin film.
  • FIG. 17 is a schematic cross-sectional view for explaining a method of manufacturing an FET containing a carbon atom thin film.
  • Non-Patent Document 1 When an electronic device is manufactured using graphene disclosed in Non-Patent Document 1, there is a problem that high modulation characteristics cannot be obtained. Therefore, one of the purposes is to provide a laminate capable of improving the modulation characteristics of the electronic element, an electronic element including the laminate, and a method for manufacturing the laminate.
  • the laminate according to the present disclosure is made of silicon carbide, has a base portion having a first surface which is a silicon surface, and a first main surface and a first main surface which are arranged on the first surface and face the first surface. Includes a second main surface, which is the opposite main surface, and comprises a carbon atom thin film composed of carbon atoms.
  • the carbon atom thin film contains at least one of a buffer layer and a graphene layer, which are carbon atom layers containing carbon atoms bonded to silicon atoms constituting the silicon surface.
  • the second main surface includes a plurality of terraces parallel to the silicon surface of the silicon carbide constituting the base portion, and a plurality of steps for connecting the plurality of terraces.
  • the width of the terrace is 5 ⁇ m or more and 500 ⁇ m or less.
  • the height of the step is 10 nm or more and 500 nm or less.
  • a carbon atom thin film when used as a channel layer of a transistor, it is conceivable to manufacture a transistor by forming an electrode on a region including a terrace included in the second main surface and capable of realizing stable charge transport.
  • the narrower the terrace the greater the number of steps contained in the channel layer.
  • the region including the step and the region including the terrace have different electrical characteristics.
  • a terrace width of at least 5 ⁇ m is required.
  • the width of the terrace is 5 ⁇ m or more and 500 ⁇ m or less.
  • the width of the terrace is 5 ⁇ m or more, it becomes easy to form the channel layer of the transistor in the region including one terrace.
  • the width of the terrace is wide, so that the number of steps included in the channel layer can be reduced. Therefore, it becomes easy to impart high modulation characteristics to the manufactured transistor.
  • the width of the terrace becomes too large, the height of the step becomes too high as a result, and the carbon atom thin film is easily cut in the region where the step is arranged.
  • the term "terrace" means a region where the step in the plane is within ⁇ 1 nm.
  • the height of the step is 10 nm or more and 500 nm or less.
  • the carbon atom thin film contains the buffer layer, it is preferable to break the bond between the silicon atom constituting the silicon surface and the carbon atom contained in the buffer layer to convert the buffer layer into a graphene layer.
  • the buffer layer is converted into a graphene layer.
  • the gas permeability of the terrace is low. Therefore, it is difficult to allow hydrogen gas to permeate the terrace and supply hydrogen gas between the silicon surface and the carbon atom thin film.
  • the height of the step is 10 nm or more, hydrogen gas easily passes along the terrace in the region including the step. Therefore, it becomes easy to supply hydrogen gas between the silicon surface and the carbon atom thin film. Therefore, the processing of breaking the bond between the silicon atom and the carbon atom by hydrogen gas can be efficiently performed. Further, when the height of the step is larger than 500 nm, the carbon atom thin film is easily cut in the region including the step. By setting the step height to 500 nm or less, the risk of the carbon atom thin film being cut can be reduced.
  • the width of the terrace is large, and the buffer layer can be easily converted into a graphene layer by cutting silicon atoms and carbon atoms, so that the modulation characteristics of the electronic device can be improved. ..
  • the number of atomic layers of the graphene layer may be 3 or less. By doing so, it is possible to obtain a laminate containing a graphene layer that can stably secure high mobility of carriers.
  • the electronic element according to the present disclosure includes the above-mentioned laminate, a first electrode arranged on the second main surface, and a second electrode arranged on the second main surface away from the first electrode. According to the electronic device of the present disclosure, the modulation characteristics can be improved by including the above-mentioned laminate.
  • the method for manufacturing a laminate according to the present disclosure includes a step of preparing a silicon carbide substrate having a first substrate surface which is a silicon surface, and a silicon carbide substrate in a first space closed by a cover member arranged in a chamber.
  • the silicon atom is separated from the first region including the surface of the first substrate, and the first region is the silicon atom constituting the silicon carbide substrate. It comprises a step of converting into at least one of a buffer layer and a graphene layer, which are carbon atom layers containing carbon atoms bonded to.
  • a first member containing a substance containing a silicon atom is arranged.
  • the silicon atom can be supplied from the first member into the first space closed by the cover member, and the concentration of the silicon atom in the first space can be increased.
  • the silicon atom is separated from the first region including the first substrate surface, the surface diffusion of the carbon atom and the silicon atom in the first region can be promoted. Therefore, when converting the first region to at least one of the buffer layer and the graphene layer, it is easy to increase the width of the terrace on the first surface and increase the height of the steps on the first surface. become. Therefore, it becomes easy to obtain a laminated body having a large terrace width and a large step height.
  • the first member may be a silicon layer that covers at least a part of the inner wall of the cover member. By doing so, it becomes easy to supply the silicon atom into the first space.
  • FIG. 1 is a schematic cross-sectional view showing the structure of the laminated body according to the first embodiment.
  • FIG. 2 is a view of the laminate shown in FIG. 1 in the thickness direction.
  • the thickness direction of the laminated body 11 is indicated by an arrow T.
  • the laminate 11 in the first embodiment has a disk shape.
  • 2 inches (50.8 mm) is selected as the diameter L of the laminated body 11 shown in FIG.
  • 4 inches (101.6 mm) may be selected.
  • the laminate 11 in the first embodiment includes a base portion 12 and a carbon atom thin film 13.
  • the base portion 12 has a plate shape.
  • the base portion 12 is made of silicon carbide (SiC).
  • the SiC constituting the base portion 12 is hexagonal SiC and has, for example, a 6H structure.
  • the SiC constituting the base portion 12 may be hexagonal SiC and may have a 4H structure.
  • the base portion 12 has a first surface 12A.
  • the first surface 12A is a silicon surface of SiC constituting the base portion 12.
  • the thickness of the carbon atom thin film 13 is shown thick from the viewpoint of easy understanding.
  • the thickness direction of the carbon atom thin film 13 is indicated by an arrow T.
  • the carbon atom thin film 13 is composed of carbon atoms.
  • the carbon atom thin film 13 is arranged on the first surface 12A of the base portion 12.
  • the carbon atom thin film 13 includes a first main surface 13B facing the first surface 12A and a second main surface 13A which is a main surface opposite to the first main surface 13B.
  • the second main surface 13A is an exposed surface.
  • the carbon atom thin film 13 includes at least one of a buffer layer and a graphene layer, which are carbon atom layers containing carbon atoms bonded to silicon atoms constituting the first surface 12A, which is a silicon surface.
  • FIG. 3 is a conceptual diagram showing an example of the bonding state of the atoms constituting the laminate 11 shown in FIG.
  • the carbon atom thin film 13 includes a buffer layer 21A and a graphene layer 22A.
  • the buffer layer 21A is a carbon atomic layer containing carbon atoms 24 bonded to silicon atoms 23 constituting the first surface 12A of the base portion 12.
  • the buffer layer 21A is arranged between the graphene layer 22A and the first surface 12A in the thickness direction.
  • the graphene layer 22A is arranged on the second main surface 13A.
  • the number of atomic layers of the graphene layer 22A is 1.
  • the buffer layer 21A can be converted into a graphene layer by, for example, hydrogen intercalation.
  • FIG. 4 is a conceptual diagram showing the bonding state of atoms when the buffer layer 21A is converted into a graphene layer.
  • the hydrogen atom 25 is supplied between the first surface 12A and the buffer layer 21A in a state of being heated to a predetermined temperature, the carbon contained in the silicon atom 23 and the buffer layer 21A The bond with the atom 24 is broken, and the silicon atom 23 and the hydrogen atom 25 are bonded (see FIG. 4).
  • the buffer layer 21A which is a carbon atomic layer containing a carbon atom 24 in which the bond with the silicon atom 23 is broken, becomes a graphene layer 21B.
  • the number of atomic layers of the graphene layers 22A and 21B is 2.
  • the number of atomic layers of the graphene layers 22A and 21B can be grasped by, for example, observing a photograph magnified and measured by an AFM (Atomic Force Microscope (atomic force microscope)).
  • the second main surface 13A of the carbon atom thin film 13 includes a plurality of terraces and a plurality of steps.
  • FIG. 5 is a schematic cross-sectional view schematically showing an enlarged part of the laminated body 11 including the second main surface 13A shown in FIG.
  • FIG. 6 is a photograph of a part of the second main surface 13A of the laminated body 11 shown in FIG. 1 enlarged by an AFM.
  • FIG. 6 is a view of the carbon atom thin film 13 in the thickness direction.
  • the second main surface 13A of the carbon atom thin film 13 has a plurality of terraces, specifically, a first terrace 26A, a second terrace 26B, and a third terrace 26C. Steps, specifically, the first step 27A and the second step 27B.
  • the first terrace 26A, the second terrace 26B, and the third terrace 26C are parallel to the silicon surface of the silicon carbide constituting the base portion 12, that is, the first surface 12A.
  • the first step 27A connects the first terrace 26A and the second terrace 26B.
  • the second step 27B connects the first terrace 26A and the third terrace 26C.
  • a step terrace structure is formed on the second main surface 13A of the carbon atom thin film 13.
  • the width W 1 of the first terrace 26A is 5 ⁇ m or more and 500 ⁇ m or less. Specifically, the width W 1 of the first terrace 26A is larger than 10 ⁇ m. Similarly, the width of the second terrace 26B and the width of the third terrace 26C, which are the other terraces, are 5 ⁇ m or more and 500 ⁇ m or less.
  • the height H 1 of the first step 27A is 10 nm or more and 500 nm or less. Similarly, the height of the second step 27B, which is another step, is 10 nm or more and 500 nm or less.
  • the width W 1 of the first terrace 26A is 5 ⁇ m or more and 500 ⁇ m or less.
  • the width W 1 of the first terrace 26A is 5 ⁇ m or more and 500 ⁇ m or less.
  • the width W 1 of the first terrace 26A is preferably 5 ⁇ m or more and 200 ⁇ m or less. Further, from the viewpoint that the production time can be shortened and the production can be easily performed, the width W 1 of the first terrace 26A is more preferably 5 ⁇ m or more and 100 ⁇ m or less.
  • the height H 1 of the first step 27A is 10 nm or more, hydrogen gas easily passes in the direction along the first terrace 26A in the region including the first step 27A. Therefore, it is easy to supply the hydrogen gas between S 1 the silicon surface and the carbon atom thin film 13. Therefore, the processing of breaking the bond between the silicon atom and the carbon atom by hydrogen gas can be efficiently performed. Further, when the height H 1 of the first step 27A is larger than 500 nm, the carbon atom thin film 13 is easily cut in the region including the first step 27A. By setting the height H 1 of the first step 27A to 500 nm or less, the possibility that the carbon atom thin film 13 is cut can be reduced.
  • the height H 1 of the first step 27A is preferably 10 nm or more and 200 nm or less. Further, from the viewpoint that the production time can be shortened and the production can be easily performed, the height H 1 of the first step 27A is more preferably 10 nm or more and 100 nm or less.
  • the width W 1 of the first terrace 26A is large, and the buffer layer 21A is easily converted into the graphene layer 21B by cutting the silicon atom and the carbon atom.
  • the modulation characteristics of the transistor as an element can be improved.
  • FIG. 7 is a graph showing the relationship between the drain voltage and the drain current when the gate voltage is changed in the transistor manufactured by using the laminate 11 in the first embodiment.
  • the vertical axis represents the drain current (A) and the horizontal axis represents the drain voltage (V).
  • the line 28A shows the case where the gate voltage is 10V
  • the line 28B shows the case where the gate voltage is 5V
  • the line 28C shows the case where the gate voltage is 0V
  • the line 28D shows the case where the gate voltage is 0V.
  • the case where the voltage is -5V is shown
  • the line 28E shows the case where the gate voltage is -10V.
  • the number of atomic layers of the graphene layers 22A and 21B may be 3 or less. By doing so, it is possible to obtain the laminated body 11 including the graphene layer that can stably secure the high mobility of the carriers.
  • FIG. 8 is an enlarged schematic cross-sectional view of a part of the laminated body which is outside the scope of the present disclosure.
  • the second main surface 33A of the carbon atom thin film 33 contained in the laminate 31 has a plurality of terraces, specifically, the first terrace 34A, the second terrace 34B, and the third terrace 34C.
  • the fourth terrace 34D, a plurality of steps, specifically, the first step 35A, the second step 35B, and the third step 35C are included.
  • the first terrace 34A, the second terrace 34B, the third terrace 34C, and the fourth terrace 34D are parallel to the silicon surface of the silicon carbide constituting the base portion 32, that is, the first surface 32A.
  • the first step 35A connects the first terrace 34A and the second terrace 34B.
  • the second step 35B connects the second terrace 34B and the third terrace 34C.
  • the third step 35C connects the third terrace 34C and the fourth terrace 34D.
  • a step terrace structure is formed on the second main surface 33A of the carbon atom thin film 33.
  • the width W 2 of the first terrace 34A is about 2 ⁇ m, which is smaller than the width W 1 of the first terrace 26A of the laminate 11 of the first embodiment described above.
  • the width of the extent also the the other terrace, smaller than the width W 1 of the first terrace 26A.
  • the height H 2 of the first step 35A is also smaller than the height H 1 of the first step 27A of the laminate 11 of the first embodiment described above.
  • the height of the extent also the other steps, smaller than the height H 1 of the first step 27A.
  • the channel layer contains many steps because the first terrace 34A, the second terrace 34B, the third terrace 34C, and the fourth terrace 34D are narrow. .. Therefore, the modulation characteristics of the transistor manufactured by using such a laminated body 31 are low. Further, since S 2 between the silicon surface and the carbon atom thin film 33 is small, it is difficult to supply hydrogen gas between the silicon surface and the carbon atom thin film 33, and the buffer layer contained in the carbon atom thin film 33 is converted into a graphene layer. It's hard to do.
  • FIG. 9 is a graph showing the relationship between the drain voltage and the drain current when the gate voltage is changed in the transistor manufactured by using the laminate 31 shown in FIG.
  • the vertical axis and the horizontal axis are the same as those shown in FIG.
  • the line 29A shows the case where the gate voltage is 10V
  • the line 29B shows the case where the gate voltage is 5V
  • the line 29C shows the case where the gate voltage is 0V
  • the line 29D shows the case where the gate voltage is 0V.
  • the case where the voltage is -5V is shown
  • the line 29E shows the case where the gate voltage is -10V.
  • line 29A, line 29B, line 29C, line 29D, and line 29E are almost overlapped. That is, when the gate voltage is changed from ⁇ 10 V to 5 V by 5 V, the drain current flowing hardly changes according to the magnitude of the applied drain voltage. An electronic element including such a laminated body 31 cannot obtain high modulation characteristics.
  • FIG. 10 is a flowchart showing a typical process of the manufacturing method of the laminated body 11 in the first embodiment.
  • the raw material substrate preparation step is first carried out as the step (S10).
  • FIG. 11 is a schematic cross-sectional view for showing a method of manufacturing the laminated body 11.
  • a silicon carbide substrate 51 made of 6H-SiC having a diameter of 2 inches (50.8 mm) is prepared. Specifically, for example, by slicing an ingot made of SiC, a silicon carbide substrate 51 made of SiC can be obtained.
  • the silicon carbide substrate 51 has a first substrate surface 51A.
  • the first substrate surface 51A is a silicon surface of SiC constituting the silicon carbide substrate 51.
  • the silicon carbide substrate arranging step is carried out as a step (S20) of arranging the silicon carbide substrate in the first space closed by the cover member arranged in the chamber.
  • This step (S20) can be carried out using, for example, the heating device shown in FIG.
  • FIG. 12 is a schematic cross-sectional view showing the structure of the heating device.
  • the heating device 61 includes a chamber 62, a susceptor 63, a cover member 64, a gas introduction pipe 65, and a gas discharge pipe 66.
  • the chamber 62 has a side wall portion 62A having a hollow cylindrical shape, a bottom wall portion 62B that closes the first end portion of the side wall portion 62A, and an upper wall portion 62C that closes the second end portion of the side wall portion 62A. And include.
  • the susceptor 63 is arranged on the bottom wall portion 62B inside the chamber 62.
  • the susceptor 63 has a substrate holding surface 63A for holding the silicon carbide substrate 51.
  • a cover member 64 for covering the susceptor 63 is arranged inside the chamber 62.
  • the cover member 64 has, for example, a hollow cylindrical shape in which one end of a pair of ends is closed and the other end is open.
  • the cover member 64 is arranged so that the other end side of the cover member 64 is in contact with the bottom wall portion 62B.
  • the susceptor 63 and the silicon carbide substrate 51 on the susceptor 63 are surrounded by the cover member 64 and the bottom wall portion 62B of the chamber 62.
  • the susceptor 63 and the silicon carbide substrate 51 on the susceptor 63 are arranged in the first space 63C, which is a space surrounded by the cover member 64 and the bottom wall portion 62B of the chamber 62.
  • the upper wall surface 64A of the cover member 64 and the first substrate surface 51A of the silicon carbide substrate 51 face each other.
  • silicon is placed in the first space 63C covered with the cover member 64 and heated to separate silicon atoms from the silicon surface. ..
  • silicon is attached to the upper wall surface 64A of the cover member 64 facing the first substrate surface 51A and the side wall surface 64B facing the susceptor 63. That is, in the first space 63C, a silicon layer 67 as a first member containing a substance containing a silicon atom is arranged. More specifically, the silicon layer 67 is deposited on the upper wall surface 64A and the side wall surface 64B.
  • the speed at which the silicon atoms are separated from the first substrate surface 51A is slowed down, and the step is retracted while leaving a part of the end portion of the step by migration, so that the laminate according to the first embodiment It becomes easy to obtain 11.
  • the position before the step retracts and the direction in which the step retracts are indicated by a broken line and an arrow Y in FIG.
  • the gas introduction pipe 65 and the gas discharge pipe 66 are connected to the upper wall portion 62C of the chamber 62.
  • the gas introduction pipe 65 and the gas discharge pipe 66 are connected at one end to a through hole formed in the upper wall portion 62C.
  • the other end of the gas introduction pipe 65 is connected to a gas holding portion (not shown) that holds the inert gas. In the first embodiment, argon is held in the gas holding portion.
  • the other end of the gas discharge pipe 66 is connected to an exhaust device (not shown) such as a pump.
  • the step (S20) can be carried out as follows using the heating device 61. First, the silicon carbide substrate 51 prepared in the step (S10) is arranged on the substrate holding surface 63A of the susceptor 63. Next, in the step (S20), the cover member 64 is arranged on the bottom wall portion 62B so as to cover the susceptor 63 and the silicon carbide substrate 51. As a result, the susceptor 63 and the silicon carbide substrate 51 on the susceptor 63 are surrounded by the cover member 64 and the bottom wall portion 62B of the chamber 62, and are arranged in the first space 63C.
  • valve attached to the gas introduction pipe 65 (not shown) is closed and the valve attached to the gas discharge pipe 66 (not shown) is open.
  • exhaust system to the gas discharge tube 66 is activated, the gas inside the chamber 62 is discharged from the gas discharge pipe 66 along the arrow F 2.
  • the inside of the chamber 62 is depressurized.
  • the susceptor 63 and the silicon carbide substrate 51 are surrounded by the cover member 64 and the bottom wall portion 62B of the chamber 62, the cover member 64 and the bottom wall portion 62B are not joined to each other.
  • the gas in the first space 63C is discharged from a slight gap between the cover member 64 and the bottom wall portion 62B due to the pressure difference between the inside and the outside of the first space 63C. .. As a result, the pressure inside the first space 63C is also reduced.
  • the conversion step is carried out as a step (S30) of converting into at least one of a buffer layer and a graphene layer, which are carbon atom layers containing carbon atoms.
  • the silicon carbide substrate 51 is heated.
  • the silicon carbide substrate 51 is heated, for example, by heating the chamber 62.
  • the chamber 62 may be heated, for example, by induction heating.
  • the silicon carbide substrate 51 is heated to a temperature of 1300 ° C. or higher and 1800 ° C. or lower, for example, in argon at normal pressure.
  • the heat treatment for example, it may be heated at 1800 ° C. for 10 minutes.
  • silicon atoms are separated from the first substrate surface 51A side of the silicon carbide substrate 51 made of SiC, and the surface layer portion including the first substrate surface 51A is converted into a carbon atom thin film.
  • a laminate 11 including a base portion 12 made of SiC and a carbon atom thin film 13 arranged on the first surface 12A of the base portion 12 is obtained.
  • the silicon atom is supplied from the silicon layer 67 as the first member into the first space 63C closed by the cover member 64, and the concentration of the silicon atom in the first space 63C is increased. Can be done.
  • the silicon atom is separated from the first region including the first substrate surface 51A, the surface diffusion of the carbon atom and the silicon atom in the first region can be promoted. Therefore, when converting the first region to at least one of the buffer layer and the graphene layer, it is easy to increase the width of the terrace on the first surface and increase the height of the steps on the first surface. become. Therefore, it becomes easy to obtain a laminated body having a large terrace width and a large step height.
  • the laminate 11 obtained in this way has good adhesion between the carbon atom thin film 13 and the base portion 12 made of SiC. Further, the carbon atom thin film 13 can be formed on the entire surface of the silicon carbide substrate 51. Therefore, it is suitable for manufacturing electronic devices such as transistors, which are required to be mass-producible.
  • the silicon layer as the first member is attached to the upper wall surface 64A of the cover member 64 and the side wall surface 64B facing the susceptor 63, but the present invention is not limited to this.
  • Silicon alone as the first member may be arranged in the first space 63C closed by 64.
  • silicon may be arranged so as to be placed on the bottom wall portion 62B located in the first space 63C closed by the cover member 64.
  • FIG. 13 is a schematic cross-sectional view of the FET according to the second embodiment.
  • the FET 15 in the second embodiment is manufactured by using the laminate 11 of the first embodiment.
  • the FET 15 includes a laminated body 11 including a base portion 12 and a carbon atom thin film 13 laminated in the same manner as in the first embodiment.
  • the carbon atom thin film 13 includes a graphene layer.
  • the FET 15 further includes a source electrode 16 as a first electrode, a drain electrode 17 as a second electrode arranged apart from the source electrode 16, and a third electrode arranged apart from the source electrode 16 and the drain electrode 17.
  • the gate electrode 18 and the gate insulating film 19 are included.
  • the source electrode 16 is formed in contact with the second main surface 13A. Specifically, for example, the source electrode 16 is formed on the first terrace 26A.
  • the source electrode 16 is made of a conductor that can make ohmic contact with the carbon atom thin film 13, for example, Ni (nickel) / Au (gold).
  • the drain electrode 17 is formed in contact with the second main surface 13A.
  • the drain electrode 17 is made of a conductor that can make ohmic contact with the carbon atom thin film 13, for example, Ni / Au.
  • the drain electrode 17 is also formed on the first terrace 26A.
  • the gate electrode 18 is formed so as to cover the second main surface 13A of the carbon atom thin film 13 located between the source electrode 16 and the drain electrode 17.
  • the gate insulating film 19 covers the second main surface 13A located between the source electrode 16 and the drain electrode 17, and is opposite to the upper surface of the source electrode 16 and the drain electrode 17 (opposite to the side in contact with the carbon atom thin film 13). It extends to the area that covers part of the side main surface).
  • the gate insulating film 19 is made of an insulator such as silicon nitride (SiN) or aluminum oxide (Al 2 O 3 ).
  • the gate electrode 18 is arranged so as to be in contact with the gate insulating film 19.
  • the gate electrode 18 is arranged in a region corresponding to the second main surface 13A located between the source electrode 16 and the drain electrode 17.
  • the gate electrode 18 is made of a conductor, for example, Ni / Au.
  • the FET 15 when the voltage applied to the gate electrode 18 is less than the threshold voltage, that is, when the FET 15 is off, the carbon atom thin film 13 located between the source electrode 16 and the drain electrode 17 (channel region). There are not enough electrons as carriers, and even if a voltage is applied between the source electrode 16 and the drain electrode 17, the non-conducting state is maintained.
  • a voltage equal to or higher than the threshold voltage is applied to the gate electrode 18 and the FET 15 is turned on, electrons serving as carriers are generated in the channel region.
  • the source electrode 16 and the drain electrode 17 are electrically connected by the channel region generated by the electrons serving as carriers.
  • the source electrode 16 and the drain electrode 17 are formed on the second main surface 13A of the laminated body 11 described in the first embodiment.
  • the FET 15 including such a laminated body 11 has improved modulation characteristics.
  • the source electrode 16 and the drain electrode 17 are arranged on the first terrace 26A included in the plurality of terraces, the modulation characteristics of the FET 15 are further improved.
  • FIG. 14 is a flowchart showing a typical process of a method for manufacturing the FET 15 including the carbon atom thin film.
  • a laminate preparation step is carried out as a step (S110).
  • the laminate 11 of the first embodiment is prepared (see FIG. 1).
  • the laminate 11 can be manufactured by the manufacturing method described in the first embodiment.
  • an ohmic electrode forming step is carried out as a step (S120).
  • the source electrode 16 and the drain electrode 17 are formed so as to come into contact with the second main surface 13A of the laminated body 11, referring to FIGS. 1 and 15.
  • the source electrode 16 and the drain electrode 17 form, for example, a mask layer made of a resist having an opening corresponding to a region where the source electrode 16 and the drain electrode 17 should be formed on the second main surface 13A of the carbon atom thin film 13.
  • a conductive film made of a conductor (for example, Ni / Au) constituting the source electrode 16 and the drain electrode 17 is formed, and then lift-off is performed to form the conductive film.
  • an insulating film forming step is carried out as a step (S130).
  • the second main surface 13A of the carbon atom thin film 13 located between the source electrode 16 and the drain electrode 17 and the laminated body 11 of the source electrode 16 The insulating film 20 is formed so as to cover the main surface on the opposite side and the main surface on the opposite side of the laminated body 11 of the drain electrodes 17.
  • the insulating film 20 can be formed by, for example, a CVD method.
  • As the material constituting the insulating film 20 for example, silicon nitride (SiN) can be adopted.
  • a gate electrode forming step is carried out as a step (S140).
  • the gate electrode 18 is brought into contact with the insulating film 20 covering the second main surface 13A located between the source electrode 16 and the drain electrode 17. Is formed.
  • the gate electrode 18 forms, for example, a mask layer made of a resist having an opening corresponding to a region where the gate electrode 18 should be formed, and forms a conductive film made of a conductor (for example, Ni / Au) constituting the gate electrode 18. After that, it can be formed by carrying out a lift-off.
  • a contact hole forming step is carried out as a step (S150).
  • this step (S150) with reference to FIGS. 17 and 13, the contact between the source electrode 16 and the drain electrode 17 and the wiring is made by removing the insulating film 20 located on the source electrode 16 and the drain electrode 17.
  • a contact hole is formed to enable this. Specifically, for example, a mask having openings in the corresponding regions on the source electrode 16 and the drain electrode 17 is formed, and the insulating film 20 exposed from the openings is removed by etching. As a result, the contact hole is formed, and the remaining insulating film 20 becomes the gate insulating film 19.
  • the gate insulating film 19 covers the second main surface 13A located between the source electrode 16 and the drain electrode 17, and is opposite to the upper surface of the source electrode 16 and the drain electrode 17 (opposite to the side in contact with the carbon atom thin film 13). It extends to the area that covers part of the side main surface).
  • the FET 15 in the second embodiment is completed. After that, for example, wiring is formed and separated into each electronic element by dicing.

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Abstract

積層体は、炭化珪素からなり、シリコン面である第１面を有するベース部と、第１面上に配置され、第１面に面する第１主面および第１主面とは反対側の主面である第２主面を含み、炭素原子からなる炭素原子薄膜と、を備える。炭素原子薄膜は、シリコン面を構成する珪素原子と結合した炭素原子を含む炭素原子層であるバッファ層およびグラフェン層のうちの少なくともいずれか一方を含む。第２主面は、ベース部を構成する炭化珪素のシリコン面に平行な複数のテラスと、複数のテラスを接続する複数のステップと、を含む。テラスの幅は、５μｍ以上５００μｍ以下である。ステップの高さは、１０ｎｍ以上５００ｎｍ以下である。

Description

積層体、電子素子および積層体の製造方法
　本開示は、積層体、電子素子および積層体の製造方法に関するものである。
　本出願は、２０１９年７月５日出願の日本出願第２０１９－１２５８６８号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　グラフェンは、炭素原子がｓｐ２混成軌道を形成して平面的に結合した物質である。このような炭素原子の結合状態に起因して、グラフェンにおけるキャリア（電子）の移動度は、極めて高い。グラフェンをトランジスタなどの電子素子のチャネルとして有効に利用することができれば、電子素子の性能の向上を図ることができる。
　ＳｉＣ（炭化珪素）からなる基板を加熱して珪素原子を離脱させることで基板の表層部をグラフェンに変換する方法が提案されている（例えば、非特許文献１参照）。非特許文献１には、珪素原子を離脱させてグラフェンを作製する前に水素処理を行い、昇温速度を調整して製造される、ステップテラス構造を有するグラフェンが開示されている。
Ｊｉａｎｆｅｎｇ　Ｂａｏ　ｅｔ　ａｌ．、"Ｓｅｑｕｅｎｔｉａｌ　ｃｏｎｔｒｏｌ　ｏｆ　ｓｔｅｐ－ｂｕｎｃｈｉｎｇ　ｄｕｒｉｎｇ　ｇｒａｐｈｅｎｅ　ｇｒｏｗｔｈ　ｏｎ　ＳｉＣ（０００１）"、ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ　ＬＥＴＴＥＲＳ　１０９，０８１６０２（２０１６）
　本開示に従った積層体は、炭化珪素からなり、シリコン面である第１面を有するベース部と、第１面上に配置され、第１面に面する第１主面および第１主面とは反対側の主面である第２主面を含み、炭素原子からなる炭素原子薄膜と、を備える。炭素原子薄膜は、シリコン面を構成する珪素原子と結合した炭素原子を含む炭素原子層であるバッファ層およびグラフェン層のうちの少なくともいずれか一方を含む。第２主面は、ベース部を構成する炭化珪素のシリコン面に平行な複数のテラスと、複数のテラスを接続する複数のステップと、を含む。テラスの幅は、５μｍ以上５００μｍ以下である。ステップの高さは、１０ｎｍ以上５００ｎｍ以下である。
図１は、実施の形態１における積層体の構造を示す概略断面図である。 図２は、図１に示す積層体を厚み方向に見た平面図である。 図３は、図１に示す積層体を構成する原子の結合状態の一例を示す概念図である。 図４は、バッファ層をグラフェン層に転換した場合の原子の結合状態を示す概念図である。 図５は、積層体の第２主面を含む一部を拡大して概略的に示す概略断面図である。 図６は、図１に示す積層体における第２主面の一部をＡＦＭにより拡大して撮影した写真である。 図７は、実施の形態１における積層体を用いて製造されるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧とドレイン電流との関係を示すグラフである。 図８は、本開示の範囲外である積層体における第２主面を拡大して概略的に示す概略断面図である。 図９は、図８に示す積層体を用いて製造されるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧とドレイン電流との関係を示すグラフである。 図１０は、実施の形態１における積層体の製造方法の代表的な工程を示すフローチャートである。 図１１は、実施の形態１における積層体の製造方法を示すための概略断面図である。 図１２は、加熱装置の構造を示す概略断面図である。 図１３は、実施の形態２における電界効果トランジスタ（ＦＥＴ）の概略断面図である。 図１４は、炭素原子薄膜を含むＦＥＴの製造方法の代表的な工程を示すフローチャートである 図１５は、炭素原子薄膜を含むＦＥＴの製造方法を説明するための概略断面図である。 図１６は、炭素原子薄膜を含むＦＥＴの製造方法を説明するための概略断面図である。 図１７は、炭素原子薄膜を含むＦＥＴの製造方法を説明するための概略断面図である。
　［本開示が解決しようとする課題］
　非特許文献１に開示されたグラフェンを用いて電子素子を製造した場合、高い変調特性が得られないという問題がある。そこで、電子素子の変調特性を向上することが可能な積層体、当該積層体を含む電子素子、および当該積層体の製造方法を提供することを目的の１つとする。
　［本開示の効果］
　上記積層体によれば、電子素子の変調特性を向上することができる。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。本開示に係る積層体は、炭化珪素からなり、シリコン面である第１面を有するベース部と、第１面上に配置され、第１面に面する第１主面および第１主面とは反対側の主面である第２主面を含み、炭素原子からなる炭素原子薄膜と、を備える。炭素原子薄膜は、シリコン面を構成する珪素原子と結合した炭素原子を含む炭素原子層であるバッファ層およびグラフェン層のうちの少なくともいずれか一方を含む。第２主面は、ベース部を構成する炭化珪素のシリコン面に平行な複数のテラスと、複数のテラスを接続する複数のステップと、を含む。テラスの幅は、５μｍ以上５００μｍ以下である。ステップの高さは、１０ｎｍ以上５００ｎｍ以下である。
　例えばトランジスタのチャネル層として炭素原子薄膜を利用する場合、第２主面に含まれ、安定した電荷輸送を実現できるテラスを含む領域の上に電極を形成してトランジスタを製造することが考えられる。しかし、テラスの幅が狭いと、チャネル層に含まれるステップの数が多くなる。炭素原子薄膜において、ステップを含む領域とテラスを含む領域とは、電気的特性が異なる。トランジスタのチャネル層に含まれるステップの数が多くなると、高い変調特性を得ることが困難となる。なお、例えばステップを含まないようにチャネル層を形成するためには、少なくとも５μｍのテラスの幅が必要である。
　本開示の積層体では、テラスの幅は、５μｍ以上５００μｍ以下である。テラスの幅を５μｍ以上とすることにより、一つのテラスを含む領域にトランジスタのチャネル層を形成することが容易になる。また、トランジスタのチャネル層を形成する際に、テラスの幅が広いため、チャネル層に含まれるステップの数を少なくすることができる。よって、製造されたトランジスタに高い変調特性を付与することが容易になる。一方、テラスの幅が大きくなり過ぎると、結果としてステップの高さが高くなり過ぎ、ステップが配置される領域で炭素原子薄膜が切断されやすくなる。テラスの幅を５００μｍ以下とすることにより、炭素原子薄膜が切断されるおそれを低減することができる。本開示においてテラスは、面内の段差が±１ｎｍの範囲内である領域を意味する。
　また、ステップの高さは、１０ｎｍ以上５００ｎｍ以下である。炭素原子薄膜がバッファ層を含む際に、シリコン面を構成する珪素原子とバッファ層に含まれる炭素原子との結合を切断して、バッファ層をグラフェン層に転換することが好ましい。この時、積層体、具体的にはシリコン面と炭素原子薄膜との間に、例えば水素ガスを供給し、珪素原子と炭素原子との結合を切断することが考えられる。これにより、バッファ層はグラフェン層に転換される。テラスのガスの透過性は低い。よって、水素ガスにテラスを透過させて、シリコン面と炭素原子薄膜との間に水素ガスを供給することは困難である。
　本開示の積層体では、ステップの高さが１０ｎｍ以上であるため、ステップを含む領域においてテラスに沿う方向に水素ガスが通過しやすい。よって、シリコン面と炭素原子薄膜との間に水素ガスを供給しやすくなる。したがって、水素ガスによる珪素原子と炭素原子との結合の切断の処理を効率的に行うことができる。また、ステップの高さが５００ｎｍよりも大きくなると、ステップを含む領域において炭素原子薄膜が切断されやすくなる。ステップの高さを５００ｎｍ以下とすることにより、炭素原子薄膜が切断されるおそれを低減することができる。以上のように、本開示の積層体は、テラスの幅が大きく、珪素原子と炭素原子とを切断してバッファ層をグラフェン層に転換しやすいため、電子素子の変調特性を向上することができる。
　上記積層体において、グラフェン層の原子層の数は、３以下であってもよい。このようにすることにより、キャリアの高い移動度を安定して確保することができるグラフェン層を含む積層体を得ることができる。
　本開示に係る電子素子は、上記積層体と、第２主面上に配置される第１電極と、第１電極と離れて第２主面上に配置される第２電極と、を含む。本開示の電子素子によれば、上記積層体を含むことにより、変調特性を向上させることができる。
　本開示に係る積層体の製造方法は、シリコン面である第１基板面を有する炭化珪素基板を準備する工程と、チャンバー内に配置されたカバー部材により閉じられた第１空間内に炭化珪素基板を配置する工程と、第１空間内の炭化珪素基板を加熱することにより、第１基板面を含む第１領域から珪素原子を離脱させて、第１領域を、炭化珪素基板を構成する珪素原子と結合した炭素原子を含む炭素原子層であるバッファ層およびグラフェン層のうちの少なくともいずれか一つに変換する工程と、を備える。第１空間内には、珪素原子を含有する物質を含む第１部材が配置される。
　このようにすることにより、カバー部材で閉じられた第１空間内に第１部材から珪素原子を供給して、第１空間内の珪素原子の濃度を上昇させることができる。第１基板面を含む第１領域から珪素原子を離脱させる際に、第１領域における炭素原子および珪素原子の表面拡散を促進することができる。したがって、第１領域をバッファ層およびグラフェン層のうちの少なくともいずれか一つに変換する際に、第１面のテラスの幅を大きくし、第１面のステップの高さを大きくすることが容易になる。したがって、テラスの幅が大きくステップの高さが大きい積層体を得ることが容易になる。
　上記積層体の製造方法において、第１部材は、カバー部材の内壁の少なくとも一部を覆う珪素層であってもよい。このようにすることにより、第１空間内に珪素原子を供給することが容易になる。
　［本開示の実施の形態の詳細］
　次に、本開示の積層体の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
　（実施の形態１）
　本開示の実施の形態１に係る積層体について説明する。図１は、実施の形態１における積層体の構造を示す概略断面図である。図２は、図１に示す積層体を厚み方向に見た図である。図１において、積層体１１の厚み方向は、矢印Ｔで示される。
　図１および図２を参照して、実施の形態１における積層体１１は、円板状である。図２に示す積層体１１の直径Ｌとして、例えば２インチ（５０．８ｍｍ）が選択される。なお、積層体１１の直径Ｌとして、例えば４インチ（１０１．６ｍｍ）を選択してもよい。
　実施の形態１における積層体１１は、ベース部１２と、炭素原子薄膜１３とを備える。ベース部１２は、板状である。ベース部１２は、炭化珪素（ＳｉＣ）からなる。ベース部１２を構成するＳｉＣは、六方晶ＳｉＣであって、例えば６Ｈ構造を有する。なお、ベース部１２を構成するＳｉＣは、六方晶ＳｉＣであって、４Ｈ構造を有してもよい。ベース部１２は、第１面１２Ａを有する。第１面１２Ａは、ベース部１２を構成するＳｉＣのシリコン面である。なお、図１において、理解の容易の観点から炭素原子薄膜１３の厚みは、厚く図示されている。炭素原子薄膜１３の厚み方向は、矢印Ｔによって示される。
　炭素原子薄膜１３は、炭素原子からなる。炭素原子薄膜１３は、ベース部１２の第１面１２Ａ上に配置される。炭素原子薄膜１３は、第１面１２Ａに面する第１主面１３Ｂおよび第１主面１３Ｂとは反対側の主面である第２主面１３Ａを含む。第２主面１３Ａは、露出面である。炭素原子薄膜１３は、シリコン面である第１面１２Ａを構成する珪素原子と結合した炭素原子を含む炭素原子層であるバッファ層およびグラフェン層のうちの少なくともいずれか一方を含む。
　図３は、図１に示す積層体１１を構成する原子の結合状態の一例を示す概念図である。図３を参照して、炭素原子薄膜１３は、バッファ層２１Ａと、グラフェン層２２Ａと、を含む。バッファ層２１Ａは、ベース部１２の第１面１２Ａを構成する珪素原子２３と結合した炭素原子２４を含む炭素原子層である。本実施形態においては、バッファ層２１Ａは、厚み方向において、グラフェン層２２Ａと第１面１２Ａとの間に配置される。グラフェン層２２Ａは、第２主面１３Ａに配置される。図３に示される積層体１１では、グラフェン層２２Ａの原子層の数は、１である。
　図３に示す積層体１１については、例えば水素インターカレーションにより、バッファ層２１Ａをグラフェン層に転換することができる。図４は、バッファ層２１Ａをグラフェン層に転換した場合の原子の結合状態を示す概念図である。図３および図４を参照して、所定の温度まで加熱した状態で第１面１２Ａとバッファ層２１Ａとの間に水素原子２５が供給されると、珪素原子２３とバッファ層２１Ａに含まれる炭素原子２４との結合が切断され、珪素原子２３と水素原子２５とが結合する（図４参照）。珪素原子２３との結合が切断された炭素原子２４を含む炭素原子層であるバッファ層２１Ａは、グラフェン層２１Ｂとなる。図４に示す状態において、グラフェン層２２Ａ，２１Ｂの原子層の数は、２である。なお、グラフェン層２２Ａ，２１Ｂの原子層の数については、例えばＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ（原子間力顕微鏡））により拡大して測定した写真を観察することにより把握することができる。
　炭素原子薄膜１３の第２主面１３Ａは、複数のテラスと、複数のステップと、を含む。図５は、図１に示す第２主面１３Ａを含む積層体１１の一部を拡大して概略的に示す概略断面図である。図６は、図１に示す積層体１１における第２主面１３Ａの一部をＡＦＭにより拡大して撮影した写真である。図６は、炭素原子薄膜１３の厚み方向に見た図である。
　図５および図６を参照して、炭素原子薄膜１３の第２主面１３Ａは、複数のテラス、具体的には、第１テラス２６Ａと、第２テラス２６Ｂと、第３テラス２６Ｃと、複数のステップ、具体的には第１ステップ２７Ａと、第２ステップ２７Ｂと、を含む。第１テラス２６Ａ、第２テラス２６Ｂおよび第３テラス２６Ｃはそれぞれ、ベース部１２を構成する炭化珪素のシリコン面、すなわち、第１面１２Ａに平行である。第１ステップ２７Ａは、第１テラス２６Ａと第２テラス２６Ｂとを接続する。第２ステップ２７Ｂは、第１テラス２６Ａと第３テラス２６Ｃとを接続する。炭素原子薄膜１３の第２主面１３Ａには、ステップテラス構造が形成されている。
　第１テラス２６Ａの幅Ｗ１は、５μｍ以上５００μｍ以下である。具体的には、第１テラス２６Ａの幅Ｗ１は、１０μｍよりも大きい。他のテラスである第２テラス２６Ｂの幅および第３テラス２６Ｃの幅も同様に、５μｍ以上５００μｍ以下である。第１ステップ２７Ａの高さＨ１は、１０ｎｍ以上５００ｎｍ以下である。他のステップである第２ステップ２７Ｂの高さも同様に、１０ｎｍ以上５００ｎｍ以下である。
　本実施形態によれば、第１テラス２６Ａの幅Ｗ１は、５μｍ以上５００μｍ以下である。第１テラス２６Ａの幅Ｗ１を５μｍ以上とすることにより、一つの第１テラス２６Ａを含む領域にトランジスタのチャネル層を形成することが容易になる。また、トランジスタのチャネル層を形成する際に、第１テラス２６Ａの幅Ｗ１が広いため、チャネル層に含まれるステップの数を少なくすることができる。よって、製造されたトランジスタに高い変調特性を付与することが容易になる。一方、第１テラス２６Ａの幅Ｗ１が大きくなり過ぎると、結果として第１ステップ２７Ａの高さＨ１が高くなり過ぎ、第１ステップ２７Ａが配置される領域で炭素原子薄膜１３が切断されやすくなる。第１テラス２６Ａの幅Ｗ１を５００μｍ以下とすることにより、炭素原子薄膜１３が切断されるおそれを低減することができる。なお、作製時間を短縮することができ、容易に作製することができる観点からすると、第１テラス２６Ａの幅Ｗ１は、５μｍ以上２００μｍ以下であることが好ましい。さらに作製時間を短縮することができ、容易に作製することができる観点からすると、第１テラス２６Ａの幅Ｗ１は、５μｍ以上１００μｍ以下であることがより好ましい。
　第１ステップ２７Ａの高さＨ１が１０ｎｍ以上であるため、第１ステップ２７Ａを含む領域において第１テラス２６Ａに沿う方向に水素ガスが通過しやすい。よって、シリコン面と炭素原子薄膜１３との間Ｓ１に水素ガスを供給しやすくなる。したがって、水素ガスによる珪素原子と炭素原子との結合の切断の処理を効率的に行うことができる。また、第１ステップ２７Ａの高さＨ１が５００ｎｍよりも大きくなると、第１ステップ２７Ａを含む領域において炭素原子薄膜１３が切断されやすくなる。第１ステップ２７Ａの高さＨ１を５００ｎｍ以下とすることにより、炭素原子薄膜１３が切断されるおそれを低減することができる。なお、作製時間を短縮することができ、容易に作製することができる観点からすると、第１ステップ２７Ａの高さＨ１は、１０ｎｍ以上２００ｎｍ以下であることが好ましい。さらに作製時間を短縮することができ、容易に作製することができる観点からすると、第１ステップ２７Ａの高さＨ１は、１０ｎｍ以上１００ｎｍ以下であることがより好ましい。
　以上のように、本実施の形態における積層体１１は、第１テラス２６Ａの幅Ｗ１が大きく、珪素原子と炭素原子とを切断してバッファ層２１Ａをグラフェン層２１Ｂに転換しやすいため、電子素子としてのトランジスタの変調特性を向上することができる。
　図７は、実施の形態１における積層体１１を用いて製造されるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧とドレイン電流との関係を示すグラフである。図７において、縦軸は、ドレイン電流（Ａ）を示し、横軸は、ドレイン電圧（Ｖ）を示す。また、図７において、線２８Ａは、ゲート電圧が１０Ｖの場合を示し、線２８Ｂは、ゲート電圧が５Ｖの場合を示し、線２８Ｃは、ゲート電圧が０Ｖの場合を示し、線２８Ｄは、ゲート電圧が－５Ｖの場合を示し、線２８Ｅは、ゲート電圧が－１０Ｖの場合を示す。
　図７を参照して、ゲート電圧を－１０Ｖから１０Ｖまで５Ｖずつ変化させた場合において、印加するドレイン電圧の大きさに応じて流れるドレイン電流が変化している。すなわち、変調特性が向上されている。
　なお、上記の実施の形態において、グラフェン層２２Ａ，２１Ｂの原子層の数は、３以下としてもよい。このようにすることにより、キャリアの高い移動度を安定して確保することができるグラフェン層を含む積層体１１とすることができる。
　図８は、本開示の範囲外である積層体の一部を拡大して概略的に示す概略断面図である。図８を参照して、積層体３１に含まれる炭素原子薄膜３３の第２主面３３Ａは、複数のテラス、具体的には、第１テラス３４Ａと、第２テラス３４Ｂと、第３テラス３４Ｃと、第４テラス３４Ｄと、複数のステップ、具体的には第１ステップ３５Ａと、第２ステップ３５Ｂと、第３ステップ３５Ｃと、を含む。第１テラス３４Ａ、第２テラス３４Ｂ、第３テラス３４Ｃおよび第４テラス３４Ｄはそれぞれ、ベース部３２を構成する炭化珪素のシリコン面、すなわち、第１面３２Ａに平行である。第１ステップ３５Ａは、第１テラス３４Ａと第２テラス３４Ｂとを接続する。第２ステップ３５Ｂは、第２テラス３４Ｂと第３テラス３４Ｃとを接続する。第３ステップ３５Ｃは、第３テラス３４Ｃと第４テラス３４Ｄとを接続する。炭素原子薄膜３３の第２主面３３Ａには、ステップテラス構造が形成されている。
　第１テラス３４Ａの幅Ｗ２は、約２μｍであり、上記した実施の形態１の積層体１１の第１テラス２６Ａの幅Ｗ１よりも小さい。他のテラスについても同程度の幅であり、第１テラス２６Ａの幅Ｗ１よりも小さい。第１ステップ３５Ａの高さＨ２についても、上記した実施の形態１の積層体１１の第１ステップ２７Ａの高さＨ１よりも小さい。他のステップについても同程度の高さであり、第１ステップ２７Ａの高さＨ１よりも小さい。
　このような積層体３１を用いてトランジスタを製造する場合、第１テラス３４Ａ、第２テラス３４Ｂ、第３テラス３４Ｃおよび第４テラス３４Ｄが狭いため、チャネル層に多くのステップが含まれることになる。よって、このような積層体３１を用いて製造されたトランジスタの変調特性は低い。また、シリコン面と炭素原子薄膜３３との間Ｓ２が小さいため、水素ガスをシリコン面と炭素原子薄膜３３との間に供給しにくく、炭素原子薄膜３３に含まれるバッファ層をグラフェン層に転換しにくい。
　図９は、図８に示す積層体３１を用いて製造されるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧とドレイン電流との関係を示すグラフである。図９において、縦軸および横軸については、図７に示す場合と同様である。また、図９において、線２９Ａは、ゲート電圧が１０Ｖの場合を示し、線２９Ｂは、ゲート電圧が５Ｖの場合を示し、線２９Ｃは、ゲート電圧が０Ｖの場合を示し、線２９Ｄは、ゲート電圧が－５Ｖの場合を示し、線２９Ｅは、ゲート電圧が－１０Ｖの場合を示す。
　図９を参照して、線２９Ａ、線２９Ｂ、線２９Ｃ、線２９Ｄ、線２９Ｅはほとんど重なっている状態である。すなわち、ゲート電圧を－１０Ｖから５Ｖまで５Ｖずつ変化させた場合において、印加するドレイン電圧の大きさに応じて流れるドレイン電流がほとんど変化していない。このような積層体３１を含む電子素子は、高い変調特性が得られない。
　次に、図１０～図１２を参照して、実施の形態１における積層体１１の製造方法の一例の概要について説明する。
　図１０は、実施の形態１における積層体１１の製造方法の代表的な工程を示すフローチャートである。図１０を参照して、実施の形態１における積層体１１の製造方法では、まず工程（Ｓ１０）として原料基板準備工程が実施される。図１１は、積層体１１の製造方法を示すための概略断面図である。図１１を参照して、この工程（Ｓ１０）では、例えば、直径２インチ（５０．８ｍｍ）の６Ｈ－ＳｉＣからなる炭化珪素基板５１が準備される。具体的には、例えばＳｉＣからなるインゴットをスライスすることにより、ＳｉＣからなる炭化珪素基板５１が得られる。炭化珪素基板５１の表面が研磨された後、洗浄等のプロセスを経て主面の平坦性および清浄性が確保される。炭化珪素基板５１は、第１基板面５１Ａを有する。第１基板面５１Ａは、炭化珪素基板５１を構成するＳｉＣのシリコン面である。
　次に、チャンバー内に配置されたカバー部材により閉じられた第１空間内に炭化珪素基板を配置する工程（Ｓ２０）として炭化珪素基板配置工程が実施される。この工程（Ｓ２０）は、例えば図１２に示す加熱装置を用いて実施することができる。図１２は、加熱装置の構造を示す概略断面図である。図１２を参照して、加熱装置６１は、チャンバー６２と、サセプタ６３と、カバー部材６４と、気体導入管６５と、気体排出管６６とを備える。
　チャンバー６２は、中空円筒状の形状を有する側壁部６２Ａと、側壁部６２Ａの第１の端部を閉塞する底壁部６２Ｂと、側壁部６２Ａの第２の端部を閉塞する上壁部６２Ｃとを含む。チャンバー６２の内部の底壁部６２Ｂ上には、サセプタ６３が配置される。サセプタ６３は、炭化珪素基板５１を保持するための基板保持面６３Ａを有する。
　チャンバー６２の内部には、サセプタ６３を覆うためのカバー部材６４が配置される。カバー部材６４は、たとえば一対の端部のうちの一方の端部が閉塞され、他方の端部が開口する中空円筒状の形状を有する。カバー部材６４の他方の端部側が底壁部６２Ｂに接触するようにカバー部材６４が配置される。サセプタ６３およびサセプタ６３上の炭化珪素基板５１は、カバー部材６４およびチャンバー６２の底壁部６２Ｂにより取り囲まれる。カバー部材６４およびチャンバー６２の底壁部６２Ｂにより取り囲まれる空間である第１空間６３Ｃ内に、サセプタ６３およびサセプタ６３上の炭化珪素基板５１が配置される。カバー部材６４の上壁面６４Ａと、炭化珪素基板５１の第１基板面５１Ａとが対向する。
　ここで、上記した実施の形態１における積層体１１を得るための手法として、例えば、カバー部材６４で覆った第１空間６３Ｃに珪素を配置した状態で加熱してシリコン面から珪素原子を離脱させる。具体的な一例としては、第１基板面５１Ａと対向するカバー部材６４の上壁面６４Ａおよびサセプタ６３と対向する側壁面６４Ｂに、シリコンを付着させる。すなわち、第１空間６３Ｃ内には、珪素原子を含有する物質を含む第１部材としての珪素層６７が配置される。より具体的には、上壁面６４Ａおよび側壁面６４Ｂに珪素層６７を蒸着させる。このようにすることにより、第１基板面５１Ａからの珪素原子を離脱させる速度を遅くして、マイグレーションによりステップの一部の端部を残しながらステップを後退させて、実施の形態１における積層体１１を得ることが容易となる。ステップが後退する前の位置およびステップの後退する向きについては、図３中の破線および矢印Ｙで示される。
　気体導入管６５および気体排出管６６は、チャンバー６２の上壁部６２Ｃに接続される。気体導入管６５および気体排出管６６は、上壁部６２Ｃに形成された貫通孔に一方の端部において接続される。気体導入管６５の他方の端部は、不活性ガスを保持するガス保持部（図示しない）に接続される。実施の形態１では、ガス保持部にはアルゴンが保持される。気体排出管６６の他方の端部は、ポンプ等の排気装置（図示しない）に接続される。
　工程（Ｓ２０）は、加熱装置６１を用いて以下のように実施することができる。まず、サセプタ６３の基板保持面６３Ａに工程（Ｓ１０）において準備された炭化珪素基板５１が配置される。次に、サセプタ６３および炭化珪素基板５１を覆うように、工程（Ｓ２０）において、カバー部材６４が底壁部６２Ｂ上に配置される。これにより、サセプタ６３およびサセプタ６３上の炭化珪素基板５１は、カバー部材６４およびチャンバー６２の底壁部６２Ｂにより取り囲まれ、第１空間６３Ｃ内に配置される。
　次に、気体導入管６５に取り付けられたバルブ（図示しない）が閉じた状態で気体排出管６６に取り付けられたバルブ（図示しない）が開いた状態とされる。そして、気体排出管６６に接続された排気装置が作動することにより、チャンバー６２の内部の気体が矢印Ｆ２に沿って気体排出管６６から排出される。これにより、チャンバー６２の内部が減圧される。ここで、サセプタ６３および炭化珪素基板５１は、カバー部材６４およびチャンバー６２の底壁部６２Ｂにより取り囲まれているものの、カバー部材６４と底壁部６２Ｂとは接合されているわけではない。そのため、チャンバー６２の内部の減圧が進行すると、第１空間６３Ｃの内部と外部との圧力差によりカバー部材６４と底壁部６２Ｂとのわずかな隙間から第１空間６３Ｃ内の気体が排出される。その結果、第１空間６３Ｃ内も減圧される。
　次に、排気装置の動作が停止されると共に、気体導入管６５に取り付けられたバルブが開いた状態とされる。これにより、ガス保持部に保持されているアルゴンが、気体導入管６５を通って矢印Ｆ１に沿ってチャンバー６２の内部に導入される。ここで、チャンバー６２内の圧力が上昇すると、第１空間６３Ｃの内部と外部との圧力差によりカバー部材６４と底壁部６２Ｂとのわずかな隙間から内部にアルゴンが侵入する。このようにして、チャンバー６２の内部の気体が、アルゴンにより置換される。チャンバー６２の内部のアルゴンの圧力が常圧（大気圧）にまで上昇すると、余剰のアルゴンが気体排出管６６から排出されることにより、内部の圧力が常圧に維持される。すなわち、チャンバー６２の内部が、常圧のアルゴン雰囲気に維持される。
　次に、第１空間内の炭化珪素基板を加熱することにより、第１基板面を含む第１領域から珪素原子を離脱させて、第１領域を、炭化珪素基板を構成する珪素原子と結合した炭素原子を含む炭素原子層であるバッファ層およびグラフェン層のうちの少なくともいずれか一つに変換する工程（Ｓ３０）として変換工程が実施される。この工程では、炭化珪素基板５１が加熱される。炭化珪素基板５１は、例えばチャンバー６２が加熱されることにより加熱される。チャンバー６２は、例えば誘導加熱により加熱されてもよい。炭化珪素基板５１は、例えば常圧のアルゴン中において１３００℃以上１８００℃以下の温度に加熱される。具体的な加熱処理の内容として、例えば１８００℃で１０分間加熱してもよい。これにより、図１１を参照して、ＳｉＣからなる炭化珪素基板５１の第１基板面５１Ａ側から珪素原子が離脱し、第１基板面５１Ａを含む表層部が炭素原子薄膜に変換される。
　このようにして、図１を参照して、ＳｉＣからなるベース部１２と、ベース部１２の第１面１２Ａ上に配置される炭素原子薄膜１３と、を備える積層体１１が得られる。
　このようにすることにより、カバー部材６４で閉じられた第１空間６３Ｃ内に第１部材としての珪素層６７から珪素原子を供給して、第１空間６３Ｃ内の珪素原子の濃度を上昇させることができる。第１基板面５１Ａを含む第１領域から珪素原子を離脱させる際に、第１領域における炭素原子および珪素原子の表面拡散を促進することができる。したがって、第１領域をバッファ層およびグラフェン層のうちの少なくともいずれか一つに変換する際に、第１面のテラスの幅を大きくし、第１面のステップの高さを大きくすることが容易になる。したがって、テラスの幅が大きくステップの高さが大きい積層体を得ることが容易になる。
　なお、このようにして得られる積層体１１については、炭素原子薄膜１３とＳｉＣからなるベース部１２との密着性が良好である。また、炭素原子薄膜１３を炭化珪素基板５１の全面に形成することができる。したがって、量産性が求められるトランジスタのような電子素子を製造する際に好適である。
　なお、上記の実施の形態においては、カバー部材６４の上壁面６４Ａおよびサセプタ６３と対向する側壁面６４Ｂに、第１部材としての珪素層を付着させることにしたが、これに限らず、カバー部材６４で閉じられた第１空間６３Ｃに第１部材としての珪素単体を配置してもよい。例えば、カバー部材６４で閉じられた第１空間６３Ｃ内に位置する底壁部６２Ｂ上に載置するようにして珪素を配置してもよい。
　（実施の形態２）
　次に、上記実施の形態１の積層体１１を用いて作製される電子素子の一例であるＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｅｒ）について説明する。図１３は、実施の形態２におけるＦＥＴの概略断面図である。図１３を参照して、実施の形態２におけるＦＥＴ１５は、上記実施の形態１の積層体１１を用いて作製されたものである。ＦＥＴ１５は、実施の形態１と同様に積層されたベース部１２および炭素原子薄膜１３を備える積層体１１を含む。なお、炭素原子薄膜１３は、グラフェン層を含む。ＦＥＴ１５は、さらに第１電極としてのソース電極１６と、ソース電極１６とは離れて配置される第２電極としてのドレイン電極１７と、ソース電極１６およびドレイン電極１７と離れて配置される第３電極としてのゲート電極１８と、ゲート絶縁膜１９と、を含む。
　ソース電極１６は、第２主面１３Ａに接触して形成される。具体的には、例えばソース電極１６は、第１テラス２６Ａ上に形成される。ソース電極１６は、炭素原子薄膜１３とオーミック接触可能な導電体、例えばＮｉ（ニッケル）／Ａｕ（金）からなっている。ドレイン電極１７は、第２主面１３Ａに接触して形成される。ドレイン電極１７は、炭素原子薄膜１３とオーミック接触可能な導電体、例えばＮｉ／Ａｕからなっている。ドレイン電極１７についても、第１テラス２６Ａ上に形成される。
　ソース電極１６とドレイン電極１７との間に位置する炭素原子薄膜１３の第２主面１３Ａを覆うように、ゲート電極１８が形成される。ゲート絶縁膜１９は、ソース電極１６とドレイン電極１７との間に位置する第２主面１３Ａを覆うと共に、ソース電極１６とドレイン電極１７の上部表面（炭素原子薄膜１３に接触する側とは反対側の主面）の一部を覆う領域にまで延在する。ゲート絶縁膜１９は、例えば窒化珪素（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）等の絶縁体からなっている。
　ゲート電極１８は、ゲート絶縁膜１９上に接触するように配置される。ゲート電極１８は、ソース電極１６とドレイン電極１７との間に位置する第２主面１３Ａに対応する領域に配置される。ゲート電極１８は、導電体、例えばＮｉ／Ａｕからなっている。
　このＦＥＴ１５において、ゲート電極１８に印加される電圧が閾値電圧未満の状態、すなわち、ＦＥＴ１５がオフの状態では、ソース電極１６とドレイン電極１７との間（チャネル領域）に位置する炭素原子薄膜１３にはキャリアとなる電子が十分に存在せず、ソース電極１６とドレイン電極１７との間に電圧が印加されても非導通の状態が維持される。一方、ゲート電極１８に閾値電圧以上の電圧が印加されてＦＥＴ１５がオンの状態となると、チャネル領域にキャリアとなる電子が生成する。その結果、キャリアとなる電子が生成したチャネル領域によってソース電極１６とドレイン電極１７とが電気的に接続された状態となる。このような状態でソース電極１６とドレイン電極１７との間に電圧が印加されると、ソース電極１６とドレイン電極１７との間に電流が流れる。
　ここで、実施の形態２のＦＥＴ１５では、ソース電極１６とドレイン電極１７とが、上記実施の形態１において説明した積層体１１の第２主面１３Ａ上に形成される。このような積層体１１を含むＦＥＴ１５は、変調特性が向上されている。特に複数のテラスに含まれる第１テラス２６Ａ上にソース電極１６およびドレイン電極１７が配置されているため、よりＦＥＴ１５の変調特性が向上されている。
　次に、図１および図１４を参照して、実施の形態２のＦＥＴ１５の製造方法について説明する。図１４は、炭素原子薄膜を含むＦＥＴ１５の製造方法の代表的な工程を示すフローチャートである。図１４を参照して、実施の形態２のＦＥＴ１５の製造方法では、まず工程（Ｓ１１０）として積層体準備工程が実施される。この工程（Ｓ１１０）では、上記実施の形態１の積層体１１が準備される（図１参照）。積層体１１は、上記実施の形態１において説明した製造方法により製造することができる。
　次に、図１４を参照して、工程（Ｓ１２０）としてオーミック電極形成工程が実施される。この工程（Ｓ１２０）では、図１および図１５を参照して、積層体１１の第２主面１３Ａに接触するようにソース電極１６およびドレイン電極１７が形成される。ソース電極１６およびドレイン電極１７は、例えば炭素原子薄膜１３の第２主面１３Ａ上に、ソース電極１６およびドレイン電極１７が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ソース電極１６およびドレイン電極１７を構成する導電体（例えばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。
　次に、図１４を参照して、工程（Ｓ１３０）として絶縁膜形成工程が実施される。この工程（Ｓ１３０）では、図１５および図１６を参照して、ソース電極１６とドレイン電極１７との間に位置する炭素原子薄膜１３の第２主面１３Ａ、ソース電極１６の積層体１１とは反対側の主面およびドレイン電極１７の積層体１１とは反対側の主面を覆うように、絶縁膜２０が形成される。絶縁膜２０は、例えばＣＶＤ法により形成することができる。絶縁膜２０を構成する材料としては、例えば窒化珪素（ＳｉＮ）を採用することができる。
　次に、図１０を参照して、工程（Ｓ１４０）としてゲート電極形成工程が実施される。この工程（Ｓ１４０）では、図１２および図１３を参照して、ソース電極１６とドレイン電極１７との間に位置する第２主面１３Ａを覆う絶縁膜２０上に接触するように、ゲート電極１８が形成される。ゲート電極１８は、例えばゲート電極１８が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ゲート電極１８を構成する導電体（例えばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。
　次に、図１３を参照して、工程（Ｓ１５０）としてコンタクトホール形成工程が実施される。この工程（Ｓ１５０）では、図１７および図１３を参照して、ソース電極１６上およびドレイン電極１７上に位置する絶縁膜２０を除去することにより、ソース電極１６およびドレイン電極１７と配線とのコンタクトを可能にするためのコンタクトホールが形成される。具体的には、例えばソース電極１６上およびドレイン電極１７上に対応する領域に開口を有するマスクを形成し、開口から露出する絶縁膜２０をエッチングにより除去する。これにより、コンタクトホールが形成されると共に、残存する絶縁膜２０は、ゲート絶縁膜１９となる。ゲート絶縁膜１９は、ソース電極１６とドレイン電極１７との間に位置する第２主面１３Ａを覆うと共に、ソース電極１６およびドレイン電極１７の上部表面（炭素原子薄膜１３に接触する側とは反対側の主面）の一部を覆う領域にまで延在する。
　以上の工程により、実施の形態２におけるＦＥＴ１５が完成する。その後、例えば配線が形成され、ダイシングにより各電子素子に分離される。
　今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本開示の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１１，３１　積層体
１２，３２　ベース部
１２Ａ，３２Ａ　第１面
１３，３３　炭素原子薄膜
１３Ａ，３３Ａ　第２主面
１３Ｂ　第１主面
１５　ＦＥＴ
１６　ソース電極
１７　ドレイン電極
１８　ゲート電極
１９　ゲート絶縁膜
２０　絶縁膜
２１Ａ　バッファ層
２１Ｂ，２２Ａ　グラフェン層
２３　珪素原子
２４　炭素原子
２５　水素原子
２６Ａ，３４Ａ　第１テラス
２６Ｂ，３４Ｂ　第２テラス
２６Ｃ，３４Ｃ　第３テラス
２７Ａ，３５Ａ　第１ステップ
２７Ｂ，３５Ｂ　第２ステップ
２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ，２８Ｅ，２９Ａ，２９Ｂ，２９Ｃ，２９Ｄ，２９Ｅ　線
３４Ｄ　第４テラス
３５Ｃ　第３ステップ
５１　炭化珪素基板
５１Ａ　第１基板面
６１　加熱装置
６２　チャンバー
６２Ａ　側壁部
６２Ｂ　底壁部
６２Ｃ　上壁部
６３　サセプタ
６３Ａ　基板保持面
６３Ｃ　第１空間
６４　カバー部材
６４Ａ　上壁面
６４Ｂ　側壁面
６５　気体導入管
６６　気体排出管
６７　珪素層（第１部材）
Ｌ　直径
Ｔ，Ｙ，Ｆ１，Ｆ２　矢印
Ｈ１，Ｈ２　高さ
Ｓ１，Ｓ２　間
Ｗ１，Ｗ２　幅
Ｓ１０，Ｓ２０，Ｓ３０，Ｓ１１０，Ｓ１２０，Ｓ１３０，Ｓ１４０，Ｓ１５０　工程

Claims (5)

  1. 　炭化珪素からなり、シリコン面である第１面を有するベース部と、
    　前記第１面上に配置され、前記第１面に面する第１主面および前記第１主面とは反対側の主面である第２主面を含み、炭素原子からなる炭素原子薄膜と、を備え、
    　前記炭素原子薄膜は、前記シリコン面を構成する珪素原子と結合した炭素原子を含む炭素原子層であるバッファ層およびグラフェン層のうちの少なくともいずれか一方を含み、
    　前記第２主面は、
    　前記ベース部を構成する炭化珪素のシリコン面に平行な複数のテラスと、
    　前記複数のテラスを接続する複数のステップと、を含み、
    　前記テラスの幅は、５μｍ以上５００μｍ以下であり、
    　前記ステップの高さは、１０ｎｍ以上５００ｎｍ以下である、積層体。
  2. 　前記グラフェン層の原子層の数は、３以下である、請求項１に記載の積層体。
  3. 　請求項１または請求項２に記載の積層体と、
    　前記第２主面上に配置される第１電極と、
    　前記第１電極と離れて前記第２主面上に配置される第２電極と、を含む、電子素子。
  4. 　シリコン面である第１基板面を有する炭化珪素基板を準備する工程と、
    　チャンバー内に配置されたカバー部材により閉じられた第１空間内に前記炭化珪素基板を配置する工程と、
    　前記第１空間内の前記炭化珪素基板を加熱することにより、前記第１基板面を含む第１領域から珪素原子を離脱させて、前記第１領域を、前記炭化珪素基板を構成する珪素原子と結合した炭素原子を含む炭素原子層であるバッファ層およびグラフェン層のうちの少なくともいずれか一つに変換する工程と、を備え、
    　前記第１空間内には、珪素原子を含有する物質を含む第１部材が配置される、積層体の製造方法。
  5. 　前記第１部材は、前記カバー部材の内壁の少なくとも一部を覆う珪素層である、請求項４に記載の積層体の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010023934A1 (ja) * 2008-08-28 2010-03-04 国立大学法人名古屋大学 グラフェン／ＳｉＣ複合材料の製造方法及びそれにより得られるグラフェン／ＳｉＣ複合材料
WO2013125669A1 (ja) * 2012-02-24 2013-08-29 国立大学法人徳島大学 グラフェンおよびその製造方法
JP2013180930A (ja) * 2012-03-02 2013-09-12 Osaka Univ ＳｉＣ表面へのグラフェンの低温形成方法
WO2017188382A1 (ja) * 2016-04-27 2017-11-02 学校法人関西学院 グラフェン前駆体付きＳｉＣ基板の製造方法及びＳｉＣ基板の表面処理方法
JP2018035051A (ja) * 2016-09-02 2018-03-08 住友電気工業株式会社 ＳｉＣ構造体およびその製造方法並びに半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170069721A1 (en) * 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Parasitic channel mitigation using silicon carbide diffusion barrier regions
JP6579710B2 (ja) * 2015-12-24 2019-09-25 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010023934A1 (ja) * 2008-08-28 2010-03-04 国立大学法人名古屋大学 グラフェン／ＳｉＣ複合材料の製造方法及びそれにより得られるグラフェン／ＳｉＣ複合材料
WO2013125669A1 (ja) * 2012-02-24 2013-08-29 国立大学法人徳島大学 グラフェンおよびその製造方法
JP2013180930A (ja) * 2012-03-02 2013-09-12 Osaka Univ ＳｉＣ表面へのグラフェンの低温形成方法
WO2017188382A1 (ja) * 2016-04-27 2017-11-02 学校法人関西学院 グラフェン前駆体付きＳｉＣ基板の製造方法及びＳｉＣ基板の表面処理方法
JP2018035051A (ja) * 2016-09-02 2018-03-08 住友電気工業株式会社 ＳｉＣ構造体およびその製造方法並びに半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SEKINE, YOSHIAKI ET AL.: "Growth of graphene on a single SiC terrace, Extended Abstracts", JSAP SPRING MEETING, 5 March 2018 (2018-03-05) *

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