[本願発明の実施形態の説明]
最初に本願発明の実施態様を列記して説明する。本願の基板は、第1主面を有し、少なくとも第1主面を含む表層領域が窒化硼素(BN)、二硫化モリブデン(MoS2)、二硫化タングステン(WS2)、二硫化ニオブ(NbS2)および窒化アルミニウム(AlN)からなる群から選択されるいずれか1つの材料からなる支持基板と、第1主面上に配置され、表層領域を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜と、を備える。
本発明者らは、SiCからなる支持基板上にグラフェン膜が形成された基板を用いてグラフェン膜が導電部となる電子素子を製造した場合において、導電部における移動度が期待される値に対して低くなる原因について検討を行った。その結果、支持基板を構成するSiCの原子配列に対して配向する原子配列を有するグラフェン膜においては、部分的にグラフェンの膜厚が大きい領域が存在し、当該領域の存在が移動度に大きく影響していることを見出した。また、SiCからなる支持基板上ではなく、少なくとも第1主面を含む表層領域がBN、MoS2、WS2、NbS2およびAlNからなる群から選択されるいずれか1つの材料からなる支持基板上に、表層領域を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜を形成することにより、グラフェンの膜厚が大きい領域の形成を抑制できることが本発明者らの検討により明らかとなった。
本願の基板においては、少なくとも第1主面を含む表層領域がBN、MoS2、WS2、NbS2およびAlNからなる群から選択されるいずれか1つの材料からなる支持基板の第1主面上に、表層領域を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜が形成される。そのため、グラフェン膜において膜厚が大きい領域の形成を抑制できる。その結果、本願の基板によれば、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板を提供することができる。
上記基板において、上記グラフェン膜は、第1主面の80%以上を覆っていてもよい。このようにすることにより、支持基板の第1主面においてグラフェン膜が存在しない領域が小さくなる。その結果、上記基板を用いた電子素子の量産が容易となる。
上記基板において、グラフェン膜のキャリア移動度は、5000cm2/Vs以上であることが好ましく、8000cm2/Vs以上であることがより好ましい。このようにすることにより、上記基板を用いて製造される電子素子の高速化を達成することができる。
上記基板において、表層領域は窒化硼素からなっていてもよい。窒化硼素は、上記表層領域を構成する材料として、特に好適である。
上記基板において、支持基板は、ベース基板と、ベース基板上に配置され、ベース基板とは異なる材料からなり、第1主面を含む支持層と、を含んでいてもよい。支持層は上記表層領域であってもよい。このような構造を有する支持基板を採用した場合でも、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板を提供することができる。
上記基板において、グラフェン膜は、平面的に見て面積率で20%以上の領域が表層領域を構成する材料の原子配列に対して配向する原子配列を有していてもよい。このようにすることにより、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板をより確実に提供することができる。
上記基板において、上記支持基板は円盤状の形状を有していてもよい。上記支持基板の直径は50mm以上であってもよい。このようにすることにより、上記基板を用いた電子素子の製造の効率化を達成することができる。
本願の電子素子は、上記基板と、グラフェン膜の支持基板側とは反対側の主面である露出面上に配置される第1電極と、露出面上に第1電極とは離れて配置される第2電極と、を備える。
本願の電子素子においては、第1電極と第2の電極とが、上記本願の基板の上記露出面上に形成される。そのため、本願の電子素子によれば、導電部における高い移動度を安定して確保することができる。
[本願発明の実施形態の詳細]
次に、本発明にかかる基板の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
(実施の形態1)
図1を参照して、本実施の形態における基板1は、支持基板2と、グラフェン膜3とを備えている。支持基板2は、BNからなる。支持基板2を構成するBNは、六方晶BNである。つまり、支持基板2は六方晶BNバルク基板である。支持基板2は、円盤状の形状を有している。支持基板2の直径は2インチ以上(50mm以上)である。支持基板2は、第1主面2Aを有する。第1主面2Aは、c面({0001}面)とのなす角が1°以下である主面である。第1主面2Aには、六角形の各頂点に対応する位置に原子が存在する結晶面が露出している。第1主面2Aには、六方晶BNのc面が露出している。
グラフェン膜3は、支持基板2の第1主面2A上に配置される。グラフェン膜3は、支持基板2側とは反対側の主面である露出面3Aを有する。グラフェン膜3は、支持基板2を構成するBNの原子配列に対して配向する原子配列を有するグラフェンからなる。ここで、グラフェン膜3を構成するグラフェンの原子配列が支持基板2を構成するBNの原子配列に対して配向する状態とは、グラフェンの原子配列がBNの原子配列に対して一定の関係性を有していることを意味する。グラフェンの原子配列がBNの原子配列に対して配向しているか否かについては、たとえばLEED(Low Energy Electron Diffraction)法により確認することができる。
本実施の形態の基板1では、六方晶BNのc面が露出する第1主面2A上に、支持基板2を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜3が形成されている。そのため、グラフェン膜3において膜厚が大きい領域の形成が抑制されている。その結果、基板1は、グラフェン膜3が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板となっている。
グラフェン膜3は、面積率において支持基板2の第1主面2Aの80%以上を覆っていることが好ましい。これにより、支持基板2の第1主面2Aにおいてグラフェン膜3が存在しない領域が小さくなる。その結果、基板1を用いた電子素子の量産が容易となる。
また、グラフェン膜3のキャリア移動度は、5000cm2/Vs以上であることが好ましく、8000cm2/Vs以上であることがより好ましい。このようにすることにより、基板1を用いて製造される電子素子の高速化を達成することができる。
また、グラフェン膜3は、平面的に見て面積率で20%以上の領域が支持基板2を構成する材料の原子配列に対して配向する原子配列を有していることが好ましい。これにより、グラフェン膜3が導電部となる電子素子を製造した場合に、より確実に高い移動度を安定して確保することできる。
次に、図2〜図4を参照して、本実施の形態における基板1の製造方法の概要について説明する。
図2を参照して、本実施の形態における基板1の製造方法では、まず工程(S10)として基板準備工程が実施される。図3を参照して、この工程(S10)では、たとえば直径2インチ(50.8mm)の六方晶BNからなる基板11が準備される。より具体的には、BNからなるインゴットをスライスすることにより、BNからなる基板11が得られる。基板11の表面が研磨された後、洗浄等のプロセスを経て主面の平坦性および清浄性が確保された基板11が得られる。基板11は、第1主面11Aを有する。第1主面11Aは、基板11を構成するBNのc面、すなわち{0001}面となす角が1°以下である主面である。つまり、第1主面11Aは、実質的にc面である。
次に、工程(S20)として炭化珪素膜形成工程が実施される。図3を参照して、この工程(S20)では、基板11の第1主面11A上に炭化珪素からなるSiC膜12が形成される。具体的には、基板11の第1主面11A上に、たとえばスパッタリングによりSiC膜12が形成される。SiC膜12は、たとえばアモルファスまたは多結晶のSiCからなる。SiC膜12の厚みは、たとえば0.5nm以上5nm以下とすることができる。工程(S20)が実施されることにより、基板11と、基板11の第1主面11A上に形成されたSiC膜12とを含む原料基板10が得られる。
次に、工程(S30)としてグラフェン化工程が実施される。この工程(S30)は、たとえば図4に示す加熱装置を用いて実施することができる。図4を参照して、加熱装置90は、本体部91と、サセプタ92と、カバー部材93と、気体導入管95と、気体排出管96とを備えている。
本体部91は中空円筒状の形状を有する側壁部91Bと、側壁部91Bの第1の端部を閉塞する底壁部91Aと、側壁部91Bの第2の端部を閉塞する上壁部91Cとを含んでいる。本体部91の内部の底壁部91A上には、サセプタ92が配置されている。サセプタ92は、原料基板10を保持するための基板保持面92Aを有している。
本体部91の内部には、サセプタ92を覆うためのカバー部材93が配置されている。カバー部材93は、たとえば一対の端部のうち一方の端部が閉塞され、他方の端部が開口する中空円筒状の形状を有している。カバー部材93の他方の端部側が底壁部91Aに接触するように、カバー部材93は配置される。サセプタ92およびサセプタ92上の原料基板10は、カバー部材93および本体部91の底壁部91Aにより取り囲まれる。カバー部材93および本体部91の底壁部91Aにより取り囲まれる空間である閉塞空間93C内に、サセプタ92およびサセプタ92上の原料基板10が配置される。カバー部材93の内壁面93Aと、原料基板10のSiC膜12の基板11とは反対側の主面12Aとが対向する(図3参照)。
気体導入管95および気体排出管96は、本体部91の上壁部91Cに接続されている。気体導入管95および気体排出管96は、上壁部91Cに形成された貫通孔に一方の端部において接続されている。気体導入管95の他方の端部は、不活性ガスを保持するガス保持部(図示しない)に接続されている。本実施の形態では、ガス保持部にはアルゴンが保持されている。気体排出管96の他方の端部は、ポンプなどの排気装置(図示しない)に接続されている。
工程(S30)は、加熱装置90を用いて以下のように実施することができる。まず、サセプタ92の基板保持面92Aに、工程(S20)において準備された原料基板10が配置される。次に、サセプタ92および原料基板10を覆うように、カバー部材93が底壁部91A上に配置される。これにより、サセプタ92およびサセプタ92上の原料基板10は、カバー部材93および本体部91の底壁部91Aにより取り囲まれる。
次に、気体導入管95に設置されたバルブ(図示しない)が閉の状態で気体排出管96に設置されたバルブが開の状態とされる。そして、気体排出管96に接続された排気装置が作動することにより、本体部91の内部の気体が矢印Bに沿って気体排出管96から排出される。これにより、本体部91の内部が減圧される。ここで、サセプタ92および原料基板10は、カバー部材93および本体部91の底壁部91Aにより取り囲まれているものの、カバー部材93と底壁部91Aとは接合されているわけではない。そのため、本体部91内の減圧が進行すると、閉塞空間93Cの内部と外部との圧力差によりカバー部材93と底壁部91Aとのわずかな隙間から内部の気体が排出される。その結果、閉塞空間93C内も減圧される。
次に、排気装置の動作が停止されるとともに、気体導入管95に設置されたバルブが開の状態とされる。これにより、ガス保持部に保持されているアルゴンが、気体導入管95を通して本体部91の内部に導入される(矢印A)。ここで、本体部91内の圧力が上昇すると、閉塞空間93Cの内部と外部との圧力差によりカバー部材93と底壁部91Aとのわずかな隙間から内部にアルゴンが侵入する。このようにして、本体部91の内部の気体が、アルゴンにより置換される。本体部91の内部のアルゴンの圧力が常圧(大気圧)にまで上昇すると、余剰のアルゴンが気体排出管96から排出されることにより、内部の圧力が常圧に維持される。すなわち、本体部91の内部が、常圧のアルゴン雰囲気に維持される。
次に、原料基板10が加熱される。原料基板10は、たとえば本体部91が加熱されることにより加熱される。本体部91は、たとえば誘導加熱により加熱されてもよい。原料基板10は、たとえば常圧のアルゴン中において1300℃以上1800℃以下の温度に加熱される。これにより、図3を参照して、SiC膜12を構成するSiCからSi原子が離脱し、基板11とは反対側の主面12Aを含む領域であるSiC膜12の表層部がグラフェンに変換される。一方、SiC膜12の基板11側の主面12Bは基板11に接触している。そのため、上記加熱によって、主面12Bを含む領域の原子配列は、基板11を構成するBNの原子配列に対して配向する。その結果、SiC膜12が変換されて生成するグラフェンの原子配列は、基板11を構成するBNの原子配列に対して配向する。このようにして、図1を参照して、BNからなる支持基板2と、支持基板2の第1主面2A上に配置され、支持基板2を構成するBNの原子配列に対して配向する原子配列を有するグラフェン膜3とを含む基板1が得られる。
以上の手順により、本実施の形態における基板1が完成する。上述のように、本実施の形態においてはカバー部材93が採用される。そのため、SiC膜12から離脱したSi原子は閉塞空間93C内に滞留する。その結果、SiC膜12からのSiの離脱により、閉塞空間93C内のSiの蒸気圧が上昇する。これにより、SiCのグラフェンへの急速な変換が抑制される。このようにグラフェンへの変換速度が抑制されることにより、1原子層、または原子層数の少ない(1原子層に近い)グラフェン膜3が形成される。
また、移動度の低下に影響するグラフェンの膜厚が大きい領域は、基板11の表面の欠陥や基板作製時のダメージが存在する領域に対応して形成される。これに対し、本実施の形態においては、準備された基板11の表層部がグラフェンに変換されるのではなく、基板11上に形成されたSiC膜12がグラフェンに変換される。そのため、基板11の表層部に欠陥やダメージが存在する場合でも、これらに起因してグラフェンの膜厚が大きい領域が形成されることを抑制することができる。その結果、高い移動度を安定して確保することが可能な基板1を得ることができる。
(実施の形態2)
次に、本願の基板の他の実施の形態である実施の形態2について説明する。図5を参照して、実施の形態2の基板1は、基本的には実施の形態1の場合と同様の構造を有し、同様の効果を奏する。しかし、実施の形態2の基板1は、支持基板2の構造において実施の形態1の場合とは異なっている。
図5を参照して、実施の形態2における支持基板2は、たとえばカーボン(グラファイト)からなるベース基板としてのカーボン基板21と、カーボン基板21の一方の主面21A上に形成され、BNからなる支持層としてのBN膜22とを含む。表層領域であるBN膜22を構成するBNは、六方晶BNである。BN膜22は、たとえばCVD(Chemical Vapor Deposition)によりカーボン基板21の一方の主面21A上に形成することができる。BN膜22の厚みは、たとえば0.1nm以上1mm以下とすることができる。支持基板2は、第1主面2Aを有する。第1主面2A(BN膜22のカーボン基板21とは反対側の主面22A)は、c面({0001}面)とのなす角が1°以下である主面である。第1主面2Aには、六角形の各頂点に対応する位置に原子が存在する結晶面が露出している。第1主面2Aには、六方晶BNのc面が露出している。支持基板2は、第1主面2Aを含む表層領域がBNからなっている。
グラフェン膜3は、支持基板2の第1主面2A上に配置される。グラフェン膜3は、BN膜22(支持基板2の表層領域)を構成するBNの原子配列に対して配向する原子配列を有するグラフェンからなる。ここで、グラフェン膜3を構成するグラフェンの原子配列が支持基板2を構成するBNの原子配列に対して配向する状態とは、グラフェンの原子配列がBNの原子配列に対して一定の関係性を有していることを意味する。グラフェンの原子配列がBNの原子配列に対して配向しているか否かについては、たとえばLEED(Low Energy Electron Diffraction)法により確認することができる。
本実施の形態の基板1では、六方晶BNのc面が露出するBN膜22のカーボン基板21とは反対側の主面22A上に、BN膜22を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜3が形成されている。そのため、グラフェン膜3において膜厚が大きい領域の形成が抑制されている。その結果、基板1は、グラフェン膜3が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板となっている。
実施の形態2の基板1は、以下のような手順で製造することができる。
図2を参照して、実施の形態2における基板1の製造方法では、まず工程(S10)として基板準備工程が実施される。図6を参照して、この工程(S10)では、たとえば直径2インチ(50.8mm)のカーボン基板111の一方の主面111A上に六方晶BNからなるBN膜112が形成された構造を有する基板11が準備される。より具体的には、カーボン基板111の一方の主面111A上に、たとえばCVDにより六方晶BNからなるBN膜112が成膜される。これにより、基板11が得られる。基板11は、第1主面11Aを有する。第1主面11Aは、BN膜112を構成するBNのc面、すなわち{0001}面となす角が1°以下である主面である。つまり、第1主面11Aは、実質的にc面である。
次に、工程(S20)として炭化珪素膜形成工程が実施される。この工程(S20)は、実施の形態1の場合と同様に実施される。これにより、基板11と、基板11の第1主面11A上に形成されたSiC膜12とを含む原料基板10が得られる。
次に、工程(S30)としてグラフェン化工程が実施される。工程(S30)は、加熱装置90を用いて実施の形態1の場合と同様に実施される。これにより、図6を参照して、SiC膜12を構成するSiCからSi原子が離脱し、基板11とは反対側の主面12Aを含む領域であるSiC膜12の表層部がグラフェンに変換される。一方、SiC膜12の基板11側の主面12Bは基板11に接触している。そのため、上記加熱によって、主面12Bを含む領域の原子配列は、BN膜112を構成するBNの原子配列に対して配向する。その結果、SiC膜12が変換されて生成するグラフェンの原子配列は、BN膜112を構成するBNの原子配列に対して配向する。このようにして、図5を参照して、第1主面2Aを含む表層領域がBNからなる支持基板2と、支持基板2の第1主面2A上に配置され、BN膜22を構成するBNの原子配列に対して配向する原子配列を有するグラフェン膜3とを含む基板1が得られる。以上の手順により、実施の形態1の場合と同様の効果を奏する実施の形態2の基板1を得ることができる。
なお、実施の形態1においては、支持基板2がBNからなる場合について説明したが、支持基板2はMoS2、WS2、NbS2またはAlNからなっていてもよい。また、実施の形態2においては、カーボン基板21上にBN膜22が形成される場合について説明したが、BN膜22に代えて、MoS2膜、WS2膜、NbS2膜またはAlN膜が採用されてもよい。このとき、第1主面2Aには、六角形の各頂点に対応する位置に原子が存在する結晶面が露出している。このような基板1は、上記実施の形態においてBNに代えてMoS2、WS2、NbS2またはAlNを採用することにより製造することができる。また、上記実施の形態2においては、支持基板2のベース基板としてカーボン基板21が採用される場合について説明したが、ベース基板はこれに限られず、窒化硼素(BN)基板、炭化珪素(SiC)基板、窒化珪素(Si3N4)基板、窒化アルミニウム(AlN)基板、アルミナ(Al2O3)基板、モリブデン(Mo)基板、タングステン(W)基板、タンタル(Ta)基板、炭化モリブデン(MoC)基板、炭化タンタル(TaC)基板、炭化タングステン(WC)基板などを採用することができる。
(実施の形態3)
次に、上記実施の形態1の基板1を用いて作製される電子素子の一例であるFET(Field Effect Transistor)について説明する。図7を参照して、本実施の形態におけるFET9は、上記実施の形態1の基板1を用いて作製されたものであって、実施の形態1と同様に積層された支持基板2およびグラフェン膜3を含む基板1を備えている。FET9は、さらに第1電極としてのソース電極4と、第2電極としてのドレイン電極5と、第3電極としてのゲート電極7と、ゲート絶縁膜6とを備えている。
ソース電極4は、露出面3Aに接触して形成されている。ソース電極4は、グラフェン膜3とオーミック接触可能な導電体、たとえばNi(ニッケル)/Au(金)からなっている。ドレイン電極5は、露出面3Aに接触して形成されている。ドレイン電極5は、ソース電極4と離れて形成されている。ドレイン電極5は、グラフェン膜3とオーミック接触可能な導電体、たとえばNi/Auからなっている。
ソース電極4とドレイン電極5との間に位置するグラフェン膜3の露出面3Aを覆うように、ゲート絶縁膜6が形成されている。ゲート絶縁膜6は、ソース電極4とドレイン電極5との間に位置する露出面3Aを覆うとともに、ソース電極4およびドレイン電極5の上部表面(グラフェン膜3に接触する側とは反対側の主面)の一部を覆う領域にまで延在している。ゲート絶縁膜6は、たとえば窒化珪素(SiN)、酸化アルミニウム(Al2O3)などの絶縁体からなっている。
ゲート電極7は、ゲート絶縁膜6上に接触するように配置されている。ゲート電極7は、ソース電極4とドレイン電極5との間に位置する露出面3Aに対応する領域に配置される。ゲート電極7は、導電体、たとえばNi/Auからなっている。
このFET9において、ゲート電極7に印加される電圧が閾値電圧未満の状態、すなわちFET9がオフの状態では、ソース電極4とドレイン電極5との間(チャネル領域)に位置するグラフェン膜3にはキャリアとなる電子が十分に存在せず、ソース電極4とドレイン電極5との間に電圧が印加されても非導通の状態が維持される。一方、ゲート電極7に閾値電圧以上の電圧が印加されてFET9がオンの状態になると、チャネル領域にキャリアとなる電子が生成する。その結果、キャリアとなる電子が生成したチャネル領域よってソース電極4とドレイン電極5とが電気的に接続された状態となる。このような状態でソース電極4とドレイン電極5との間に電圧が印加されると、ソース電極4とドレイン電極5との間に電流が流れる。
ここで、本実施の形態のFET9では、ソース電極4とドレイン電極5とが、上記実施の形態1において説明した基板1の露出面3A上に形成される。そのため、導電部としてのチャネル領域に対応するグラフェン膜3において高い移動度が安定して確保されている。その結果、FET9は、高速化が達成された電子素子となっている。FET9の特性としては、Rc(接触抵抗)は1Ωcm未満であることが好ましく、0.5Ωcm未満であることがより好ましい。また、Rs(シート抵抗)は1000Ωsq未満であることが好ましく、500Ωsq未満であることがより好ましい。また、gm(相互コンダクタンス)は100mSを超えることが好ましく、1000mSを超えることがより好ましい。また、fT(遮断周波数)は100GHzを超えることが好ましく、1THzを超えることがより好ましい。
次に、図1および図7〜図11を参照して、本実施の形態のFET9の製造方法について説明する。図8を参照して、本実施の形態のFET9の製造方法では、まず工程(S110)として基板準備工程が実施される。この工程(S110)では、上記実施の形態1の基板1が準備される(図1参照)。基板1は、上記実施の形態1において説明した製造方法により製造することができる。
次に、図8を参照して、工程(S120)としてオーミック電極形成工程が実施される。この工程(S120)では、図1および図9を参照して、基板1の露出面3Aに接触するようにソース電極4およびドレイン電極5が形成される。ソース電極4およびドレイン電極5は、たとえばグラフェン膜3の露出面3A上に、ソース電極4およびドレイン電極5が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ソース電極4およびドレイン電極5を構成する導電体(たとえばNi/Au)からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。
次に、図8を参照して、工程(S130)として絶縁膜形成工程が実施される。この工程(S130)では、図9および図10を参照して、ソース電極4とドレイン電極5との間に位置するグラフェン膜3の露出面3A、ソース電極4の基板1とは反対側の主面およびドレイン電極5の基板1とは反対側の主面を覆うように、絶縁膜61が形成される。絶縁膜61は、たとえばCVD法により形成することができる。絶縁膜61を構成する材料としては、たとえば窒化珪素を採用することができる。
次に、図8を参照して、工程(S140)としてゲート電極形成工程が実施される。この工程(S140)では、図10および図11を参照して、ソース電極4とドレイン電極5との間に位置する露出面3A上を覆う絶縁膜61上に接触するように、ゲート電極7が形成される。ゲート電極7は、たとえばゲート電極7が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ゲート電極7を構成する導電体(たとえばNi/Au)からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。
次に、図8を参照して、工程(S150)としてコンタクトホール形成工程が実施される。この工程(S150)では、図11および図7を参照して、ソース電極4上およびドレイン電極5上に位置する絶縁膜61を除去することにより、ソース電極4およびドレイン電極5と配線とのコンタクトを可能とするためのコンタクトホールが形成される。具体的には、たとえばソース電極4上およびドレイン電極5上に対応する領域に開口を有するマスクを形成し、開口から露出する絶縁膜61をエッチングにより除去する。これにより、コンタクトホールが形成されるとともに、残存する絶縁膜61は、ゲート絶縁膜6となる。ゲート絶縁膜6は、ソース電極4とドレイン電極5との間に位置する露出面3Aを覆うとともに、ソース電極4およびドレイン電極5の上部表面(グラフェン膜3に接触する側とは反対側の主面)の一部を覆う領域にまで延在する。
以上の工程により、本実施の形態におけるFET9が完成する。その後、たとえば配線が形成され、ダイシングにより各素子に分離される。
なお、本実施の形態では、実施の形態1の基板1の露出面3A上にソース電極4、ドレイン電極5、ゲート絶縁膜6およびゲート電極7が形成されたFET9について説明したが、FET9は、たとえば実施の形態2の基板1の露出面3A上にソース電極4、ドレイン電極5、ゲート絶縁膜6およびゲート電極7が形成された構造であってもよい。
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。