CN109545766A - 三维存储器及其制造方法 - Google Patents

三维存储器及其制造方法 Download PDF

Info

Publication number
CN109545766A
CN109545766A CN201811352970.2A CN201811352970A CN109545766A CN 109545766 A CN109545766 A CN 109545766A CN 201811352970 A CN201811352970 A CN 201811352970A CN 109545766 A CN109545766 A CN 109545766A
Authority
CN
China
Prior art keywords
conductive layer
wafer
bonding face
layer
dimensional storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811352970.2A
Other languages
English (en)
Other versions
CN109545766B (zh
Inventor
刘峻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201811352970.2A priority Critical patent/CN109545766B/zh
Publication of CN109545766A publication Critical patent/CN109545766A/zh
Application granted granted Critical
Publication of CN109545766B publication Critical patent/CN109545766B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。所述三维存储器包括：第一晶圆，具有第一键合面以及暴露于所述第一键合面的第一导电层；第二晶圆，具有朝向所述第一键合面设置的第二键合面以及暴露于所述第二键合面的第二导电层；粘合层，位于所述第一键合面与所述第二键合面之间，并与所述第一键合面、第二键合面连接，所述粘合层具有用于电性连接所述第一导电层与所述第二导电层的掺杂部，所述掺杂部中包括自所述第一导电层和/或所述第二导电层扩散而来的导电粒子。本发明提高了第一晶圆与第二晶圆的键合强度，改善了键合后形成的三维存储器的性能。

Description

三维存储器及其制造方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。Xtacking型3DNAND存储器是目前较为前沿、且极具发展潜力的三维存储器技术。
在Xtacking型3D NAND存储器中，通常包括相互键合的外围器件晶圆和存储阵列晶圆。但是，由于现有技术的限制，使得键合后的三维存储器性能较差。
因此，如何提高三维存储器的性能，是目前亟待解决的技术问题。
发明内容
本发明提供一种三维存储器及其制造方法，用于解决现有的三维存储器性能较差的问题。
为了解决上述问题，本发明提供了一种三维存储器，包括：
第一晶圆，具有第一键合面以及暴露于所述第一键合面的第一导电层；
第二晶圆，具有朝向所述第一键合面设置的第二键合面以及暴露于所述第二键合面的第二导电层；
粘合层，位于所述第一键合面与所述第二键合面之间，并与所述第一键合面、第二键合面连接，所述粘合层具有用于电性连接所述第一导电层与所述第二导电层的掺杂部，所述掺杂部中包括自所述第一导电层和/或所述第二导电层扩散而来的导电粒子。
优选的，所述第一晶圆为存储阵列晶圆，所述第二晶圆为外围电路晶圆。
优选的，所述第一导电层包括多个第一导电塞，所述第二导电层包括与多个第一导电塞一一对应的多个第二导电塞；
所述粘合层中具有与多个第一导电塞一一对应的多个掺杂部。
优选的，所述第一晶圆包括第一衬底以及覆盖于所述第一衬底表面的第一介质层，所述第一键合面为所述第一介质层背离所述第一衬底的表面；
所述第二晶圆包括第二衬底以及覆盖于所述第二衬底表面的第二介质层，所述第二键合面为所述第二介质层背离所述第二衬底的表面。
优选的，所述第一导电层与所述第二导电层的材料均为金属；
所述掺杂部中同时包括自所述第一导电层和所述第二导电层扩散而来的金属离子。
优选的，所述第一导电层与所述第二导电层的材料均为铜；
所述粘合层的材料为环氧树脂聚合物。
优选的，所述粘合层的厚度为3μm～50μm。
优选的，所述三维存储器为3D NAND存储器。
为了解决上述问题，本发明还提供了一种三维存储器的制造方法，包括如下步骤：
提供第一晶圆，所述第一晶圆具有第一键合面以及暴露于所述第一键合面的第一导电层；
提供第二晶圆，所述第二晶圆具有第二键合面以及暴露于所述第二键合面的第二导电层；
通过一粘合层连接所述第一键合面与所述第二键合面，所述粘合层具有用于电性连接所述第一导电层与所述第二导电层的掺杂部，所述掺杂部中包括自所述第一导电层和/或所述第二导电层扩散而来的导电粒子。
优选的，通过一粘合层连接所述第一键合面与所述第二键合面的具体步骤包括：
形成粘合层于所述第一键合面表面；
以所述第一键合面朝向所述第二键合面的方式将所述第一晶圆与所述第二晶圆连接，形成键合结构；
扩散所述第一导电层和/或所述第二导电层中的导电粒子至所述粘合层，形成所述掺杂部。
优选的，所述第一晶圆、所述第二晶圆中，其中之一为存储阵列晶圆、另一为外围电路晶圆。
优选的，所述第一晶圆包括第一衬底以及覆盖于所述第一衬底表面的第一介质层；形成粘合层于所述第一键合面表面的具体步骤包括：
涂布粘合材料于所述第一键合面，形成所述粘合层。
优选的，所述第一导电层包括多个第一导电塞，所述第二导电层包括与多个第一导电塞一一对应的多个第二导电塞；形成所述掺杂部的具体步骤包括：
扩散所述第一导电塞和/或所述第二导电塞中的导电粒子至所述粘合层，形成所述掺杂部。
优选的，所述第一导电层和所述第二导电层的材料均为金属。
优选的，扩散所述第一导电层和/或所述第二导电层中的导电粒子至所述粘合层的具体步骤包括：
热处理所述键合结构，使得所述第一导电层和/或所述第二导电层中的金属离子扩散至所述粘合层。
优选的，所述粘合层的厚度为3μm～50μm。
优选的，所述三维存储器为3D NAND存储器。
本发明提供的三维存储器及其制造方法，通过粘合层键合第一晶圆与第二晶圆，并通过第一晶圆上的第一导电层和/或第二晶圆上的第二导电层扩散至粘合层中的导电粒子来实现所述第一导电层与所述第二导电层的电连接，一方面提高了第一晶圆与第二晶圆的键合强度，另一方面通过导电粒子的扩散还实现了所述第一晶圆与所述第二晶圆的自对准，降低了键合工艺的复杂度，改善了键合后形成的三维存储器的性能。
附图说明
附图1是本发明具体实施方式中三维存储器的结构示意图；
附图2是本发明具体实施方式中三维存储器的制造方法流程图；
附图3A-3D是本发明具体实施方式中三维存储器在制造过程中的主要工艺截面示意图。
具体实施方式
下面结合附图对本发明提供的三维存储器及其制造方法的具体实施方式做详细说明。
在三维存储器中，存储阵列晶圆与外围电路晶圆通过键合方式实现电连接。通常，所述存储阵列晶圆与所述外围电路晶圆的键合是电介质层与电介质层之间的直接接触式键合。键合所述存储阵列晶圆与所述外围电路晶圆的具体方式是：在特定的键合温度下，使得所述存储阵列晶圆的键合面与所述外围电路的键合面接触，并利用外界压力将两片晶圆键合在一起。
但是，这种依靠两片晶圆上的电介质层直接接触实现键合的方式，至少具有以下两方面的缺陷：一方面，两电介质层之间的键合强度较弱；另一方面，当其中一片晶圆具有弯曲形变或者应力的情况下，难以进行有效键合。
为了改善晶圆之间的键合质量，本具体实施方式提供了一种三维存储器，附图1是本发明具体实施方式中三维存储器的结构示意图。本具体实施方式提供的三维存储器优选为3D NAND存储器，更优选为Xtacking型3D NAND存储器。如图1所示，本具体实施方式提供的三维存储器，包括：
第一晶圆，具有第一键合面101以及暴露于所述第一键合面101的第一导电层10；
第二晶圆，具有朝向所述第一键合面101设置的第二键合面102以及暴露于所述第二键合面102的第二导电层11；
粘合层12，位于所述第一键合面101与所述第二键合面102之间，并与所述第一键合面101、第二键合面102连接，所述粘合层12具有用于电性连接所述第一导电层10与所述第二导电层11的掺杂部13，所述掺杂部13中包括自所述第一导电层10和/或所述第二导电层11扩散而来的导电粒子。
优选的，所述第一晶圆、所述第二晶圆中，其中之一为存储阵列晶圆、另一为外围电路晶圆。具体来说，所述第一晶圆为存储阵列晶圆，所述第二晶圆为外围电路晶圆；或者，所述第一晶圆为外围电路晶圆，所述第二晶圆为存储阵列晶圆。本具体实施方式以所述第一晶圆为存储阵列晶圆、所述第二晶圆为外围电路晶圆为例进行说明。所述存储阵列晶圆包括第一衬底14、位于所述第一衬底14表面的堆叠结构(图中未示出)以及覆盖于所述堆叠结构表面的第一介质层15，所述堆叠结构包括沿垂直于所述第一衬底14的方向交替堆叠的栅极层和层间绝缘层。所述第一键合面101为所述第一介质层15背离所述第一衬底14的表面。所述第一导电层10用于向所述堆叠结构中的存储单元传输电信号。所述外围电路晶圆包括第二衬底16、位于所述第二衬底16上的CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)器件结构(图中未示出)以及覆盖所述CMOS器件结构表面的第二介质层17。所述第二键合面102为所述第二介质层17背离所述第二衬底16的表面。所述第二导电层11用于将外界信号传输至所述存储单元。
本具体实施方式通过在所述第一晶圆与所述第二晶圆之间设置粘合层12，并利用所述第一导电层10和/或所述第二导电层11中导电粒子的扩散，在所述粘合层12中形成用于电连接所述第一导电层10与所述第二导电层11的掺杂部13。通过粘合层12的粘合力以及导电粒子扩散两方面共同作用，增强了所述第一晶圆与所述第二晶圆的键合强度；而且，由于所述掺杂部13是由所述第一导电层10和/或所述第二导电层11的扩散形成的，实现了所述第一晶圆中所述第一导电层10与所述第二晶圆中所述第二导电层11的自对准，简化了所述第一晶圆与所述第二晶圆的对准步骤，从而进一步提高了三维存储器的性能。
优选的，所述第一导电层10包括多个第一导电塞，所述第二导电层11包括与多个第一导电塞一一对应的多个第二导电塞；所述粘合层12中具有与多个第一导电塞一一对应的多个掺杂部13。
所述第一导电层10与所述第二导电层11的材料可以相同，也可以不同。所述掺杂部13中的导电粒子可以自所述第一导电层10扩散而来，也可自所述第二导电层11扩散而来，还可以同时自所述第一导电层10与所述第二导电层11扩散而来。
为了简化所述三维存储器的制造步骤，进一步增强所述第一晶圆与所述第二晶圆的键合强度，优选的，所述第一导电层10与所述第二导电层11的材料均为金属；所述掺杂部13中同时包括自所述第一导电层10和所述第二导电层11扩散而来的金属离子。
其中，所述第一导电层10与所述第二导电层11的材料可以均为钨、钴、铜或铝。将所述第一导电层10与所述第二导电层11采用相同的材料制造而成，可以在同一工艺环境下，实现所述第一导电层10与所述第二导电层11中的金属离子同时向所述粘合层12中的扩散，不仅有助于提高所述第一晶圆与所述第二晶圆的键合效率，而且还能够进一步确保所述第一导电层10与所述第二导电层11之间的稳定电连接。
为了进一步降低三维存储器的制造成本，同时增强所述第一导电层10与所述第二导电层11之间的电连接性能，优选的，所述第一导电层10与所述第二导电层11的材料均为铜；所述粘合层12的材料为环氧树脂聚合物。更优选的，所述粘合层12的厚度为3μm～50μm。当然，本领域技术人员也可以选择其他类型的粘合层材料以及对应的厚度。
通过选择环氧树脂的具体类型并设置相应的固化温度，使得铜离子自所述第一导电层10和所述第二导电层11扩散至所述粘合层12，形成掺杂部13，从而实现所述第一导电层10与所述第二导电层11之间的电连接。
不仅如此，本具体实施方式还提供了一种三维存储器的制造方法，附图2是本发明具体实施方式中三维存储器的制造方法流程图，附图3A-3D是本发明具体实施方式中三维存储器在制造过程中的主要工艺截面示意图。本具体实施方式制造的三维存储器优选为3DNAND存储器，更优选为Xtacking型3D NAND存储器。如图2、图3A-图3D所示，本具体实施方式提供的三维存储器的制造方法，包括如下步骤：
步骤S21，提供第一晶圆，所述第一晶圆具有第一键合面101以及暴露于所述第一键合面101的第一导电层10，如图3A所示。
步骤S22，提供第二晶圆，所述第二晶圆具有第二键合面102以及暴露于所述第二键合面102的第二导电层11，如图3B所示。
优选的，所述第一晶圆、所述第二晶圆中，其中之一为存储阵列晶圆、另一为外围电路晶圆。具体来说，所述第一晶圆为存储阵列晶圆，所述第二晶圆为外围电路晶圆；或者，所述第一晶圆为外围电路晶圆，所述第二晶圆为存储阵列晶圆。本具体实施方式以所述第一晶圆为阵列晶圆、所述第二晶圆为外围电路晶圆为例进行说明。所述存储阵列晶圆包括第一衬底14、位于所述第一衬底14表面的堆叠结构(图中未示出)以及覆盖于所述堆叠结构表面的第一介质层15，所述堆叠结构包括沿垂直于所述第一衬底14的方向交替堆叠的栅极层和层间绝缘层。所述第一键合面101为所述第一介质层15背离所述第一衬底14的表面。所述第一导电层10用于向所述堆叠结构中的存储单元传输电信号。所述外围电路晶圆包括第二衬底16、位于所述第二衬底16上的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件结构(图中未示出)以及覆盖所述CMOS器件结构表面的第二介质层17。所述第二键合面102为所述第二介质层17背离所述第二衬底16的表面。所述第二导电层11用于将外界信号传输至所述存储单元。
步骤S23，通过一粘合层12连接所述第一键合面101与所述第二键合面102，所述粘合层12具有用于电性连接所述第一导电层10与所述第二导电层11的掺杂部13，所述掺杂部13中包括自所述第一导电层10和/或所述第二导电层11扩散而来的导电粒子，如图3D所示。
优选的，通过一粘合层12连接所述第一键合面101与所述第二键合面102的具体步骤包括：
形成粘合层12于所述第一键合面101表面，如图3C所示；
以所述第一键合面101朝向所述第二键合面102的方式键合所述第一晶圆与所述第二晶圆，形成键合结构；
扩散所述第一导电层10和/或所述第二导电层11中的导电粒子至所述粘合层12，形成所述掺杂部13，如图3D所示。
本具体实施方式仅在所述第一键合面101表面形成粘合层，在其他实施方式中，还可以同时于所述第一键合面101以及所述第二键合面102表面分别形成粘合层。所述粘合层12的具体材料可以根据实际需要进行选择，可以是但不限于环氧树脂等聚合物。
在以所述第一键合面101朝向所述第二键合面102的方式键合所述第一晶圆与所述第二晶圆的过程中，可以借助外界压力将实现所述第二键合面102与所述粘合层12的紧密结合。当在所述第一键合面101与所述第二键合面102表面分别形成有粘合层时，以两个粘合层相对的方式键合所述第一晶圆与所述第二晶圆。
优选的，所述第一晶圆包括第一衬底14以及覆盖于所述第一衬底14表面的第一介质层15；形成粘合层12于所述第一键合面101表面的具体步骤包括：
涂布粘合材料于所述第一键合面101，形成所述粘合层12。
在通过所述粘合层12连接所述第一键合面101与所述第二键合面102之前，还需要翻转所述第一晶圆，使所述粘合层12朝向所述第二键合面102。
优选的，所述第一导电层10包括多个第一导电塞，所述第二导电层11包括与多个第一导电塞一一对应的多个第二导电塞；形成所述掺杂部13的具体步骤包括：
扩散所述第一导电塞和/或所述第二导电塞中的导电粒子至所述粘合层12，形成所述掺杂部13。
通过所述掺杂部13电连接所述第一导电塞和与其对应的第二导电塞。
更优选的，所述第一导电层10和所述第二导电层11的材料均为金属。
当所述第一导电层10和所述第二导电层11的材料均为金属时，电连接所述第一导电层10与所述第二导电层11的具体步骤包括：
热处理所述键合结构，使得所述第一导电层10和/或所述第二导电层11中的金属离子扩散至所述粘合层12。
具体来说，所述热处理的温度可以为200℃～650℃，在此温度下，一方面，所述粘合层12固化；另一方面，所述第一导电层10和/或所述第二导电层11中的金属离子扩散至所述粘合层12中，在所述粘合层12中形成包括金属离子的掺杂部13，并通过所述掺杂部13实现所述第一导电层10与所述第二导电层11的电连接。同时，所述第一导电层10和/或所述第二导电层11中的金属离子的扩散过程，也相当于实现了所述第一导电层10与所述第二导电层11的自对准。
优选的，所述粘合层12的厚度为3μm～50μm。
本具体实施方式提供的三维存储器及其制造方法，通过粘合层键合第一晶圆与第二晶圆，并通过第一晶圆上的第一导电层和/或第二晶圆上的第二导电层扩散至粘合层中的金属离子来实现所述第一导电层与所述第二导电层的电连接，一方面提高了第一晶圆与第二晶圆的键合强度，另一方面通过金属离子的扩散还实现了所述第一晶圆与所述第二晶圆的自对准，降低了键合工艺的复杂度，改善了键合后形成的三维存储器的性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种三维存储器，其特征在于，包括：
第一晶圆，具有第一键合面以及暴露于所述第一键合面的第一导电层；
第二晶圆，具有朝向所述第一键合面设置的第二键合面以及暴露于所述第二键合面的第二导电层；
粘合层，位于所述第一键合面与所述第二键合面之间，并与所述第一键合面、第二键合面连接，所述粘合层具有用于电性连接所述第一导电层与所述第二导电层的掺杂部，所述掺杂部中包括自所述第一导电层和/或所述第二导电层扩散而来的导电粒子。
2.根据权利要求1所述的三维存储器，其特征在于，所述第一晶圆、所述第二晶圆中，其中之一为存储阵列晶圆、另一为外围电路晶圆。
3.根据权利要求2所述的三维存储器，其特征在于，所述第一导电层包括多个第一导电塞，所述第二导电层包括与多个第一导电塞一一对应的多个第二导电塞；
所述粘合层中具有与多个第一导电塞一一对应的多个掺杂部。
4.根据权利要求3所述的三维存储器，其特征在于，所述第一晶圆包括第一衬底以及覆盖于所述第一衬底表面的第一介质层，所述第一键合面为所述第一介质层背离所述第一衬底的表面；
所述第二晶圆包括第二衬底以及覆盖于所述第二衬底表面的第二介质层，所述第二键合面为所述第二介质层背离所述第二衬底的表面。
5.根据权利要求1所述的三维存储器，其特征在于，所述第一导电层与所述第二导电层的材料均为金属；
所述掺杂部中同时包括自所述第一导电层和所述第二导电层扩散而来的金属离子。
6.根据权利要求5所述的三维存储器，其特征在于，所述第一导电层与所述第二导电层的材料均为铜；
所述粘合层的材料为环氧树脂聚合物。
7.根据权利要求6所述的三维存储器，其特征在于，所述粘合层的厚度为3μm～50μm。
8.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器为3D NAND存储器。
9.一种三维存储器的制造方法，其特征在于，包括如下步骤：
提供第一晶圆，所述第一晶圆具有第一键合面以及暴露于所述第一键合面的第一导电层；
提供第二晶圆，所述第二晶圆具有第二键合面以及暴露于所述第二键合面的第二导电层；
通过一粘合层连接所述第一键合面与所述第二键合面，所述粘合层具有用于电性连接所述第一导电层与所述第二导电层的掺杂部，所述掺杂部中包括自所述第一导电层和/或所述第二导电层扩散而来的导电粒子。
10.根据权利要求9所述的三维存储器的制造方法，其特征在于，通过一粘合层连接所述第一键合面与所述第二键合面的具体步骤包括：
形成粘合层于所述第一键合面表面；
以所述第一键合面朝向所述第二键合面的方式将所述第一晶圆与所述第二晶圆连接，形成键合结构；
扩散所述第一导电层和/或所述第二导电层中的导电粒子至所述粘合层，形成所述掺杂部。
11.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述第一晶圆、所述第二晶圆中，其中之一为存储阵列晶圆、另一为外围电路晶圆。
12.根据权利要求10所述的三维存储器的制造方法，其特征在于，所述第一晶圆包括第一衬底以及覆盖于所述第一衬底表面的第一介质层；形成粘合层于所述第一键合面表面的具体步骤包括：
涂布粘合材料于所述第一键合面，形成所述粘合层。
13.根据权利要求10所述的三维存储器的制造方法，其特征在于，所述第一导电层包括多个第一导电塞，所述第二导电层包括与多个第一导电塞一一对应的多个第二导电塞；形成所述掺杂部的具体步骤包括：
扩散所述第一导电塞和/或所述第二导电塞中的导电粒子至所述粘合层，形成所述掺杂部。
14.根据权利要求10所述的三维存储器的制造方法，其特征在于，所述第一导电层和所述第二导电层的材料均为金属。
15.根据权利要求14所述的三维存储器的制造方法，其特征在于，扩散所述第一导电层和/或所述第二导电层中的导电粒子至所述粘合层的具体步骤包括：
热处理所述键合结构，使得所述第一导电层和/或所述第二导电层中的金属离子扩散至所述粘合层。
16.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述粘合层的厚度为3μm～50μm。
17.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述三维存储器为3DNAND存储器。
CN201811352970.2A 2018-11-14 2018-11-14 三维存储器及其制造方法 Active CN109545766B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811352970.2A CN109545766B (zh) 2018-11-14 2018-11-14 三维存储器及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811352970.2A CN109545766B (zh) 2018-11-14 2018-11-14 三维存储器及其制造方法

Publications (2)

Publication Number Publication Date
CN109545766A true CN109545766A (zh) 2019-03-29
CN109545766B CN109545766B (zh) 2020-08-21

Family

ID=65847412

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811352970.2A Active CN109545766B (zh) 2018-11-14 2018-11-14 三维存储器及其制造方法

Country Status (1)

Country Link
CN (1) CN109545766B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110085528A (zh) * 2019-05-31 2019-08-02 苏州福唐智能科技有限公司 一种晶圆键合的激光加工方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004025727A1 (en) * 2002-09-10 2004-03-25 Frank Niklaus Method for sealing a microcavity and package comprising at least one microcavity
US20060057836A1 (en) * 2004-09-10 2006-03-16 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
CN1860604A (zh) * 2003-09-30 2006-11-08 S.O.I.Tec绝缘体上硅技术公司 键合层消失的间接键合
CN101764052A (zh) * 2008-12-22 2010-06-30 硅绝缘体技术有限公司 键合两个衬底的方法
CN105513980A (zh) * 2010-03-31 2016-04-20 Ev集团E·索尔纳有限责任公司 用于永久连接两个金属表面的方法
CN105826213A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 晶圆键合方法以及晶圆键合结构
CN107946185A (zh) * 2017-11-22 2018-04-20 德淮半导体有限公司 晶圆键合方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004025727A1 (en) * 2002-09-10 2004-03-25 Frank Niklaus Method for sealing a microcavity and package comprising at least one microcavity
CN1860604A (zh) * 2003-09-30 2006-11-08 S.O.I.Tec绝缘体上硅技术公司 键合层消失的间接键合
US20060057836A1 (en) * 2004-09-10 2006-03-16 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
CN101764052A (zh) * 2008-12-22 2010-06-30 硅绝缘体技术有限公司 键合两个衬底的方法
CN105513980A (zh) * 2010-03-31 2016-04-20 Ev集团E·索尔纳有限责任公司 用于永久连接两个金属表面的方法
CN105826213A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 晶圆键合方法以及晶圆键合结构
CN107946185A (zh) * 2017-11-22 2018-04-20 德淮半导体有限公司 晶圆键合方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110085528A (zh) * 2019-05-31 2019-08-02 苏州福唐智能科技有限公司 一种晶圆键合的激光加工方法

Also Published As

Publication number Publication date
CN109545766B (zh) 2020-08-21

Similar Documents

Publication Publication Date Title
CN109545764A (zh) 三维存储器及其制造方法
US7932616B2 (en) Semiconductor device sealed in a resin section and method for manufacturing the same
CN106847786B (zh) 具有两种贯通连接部的连接器块以及包括连接器块的电子装置
CN108695176A (zh) 封装件及其形成方法
US20150200339A1 (en) Optoelectronic Semiconductor Component, Conversion-Medium Lamina and Method for Producing a Conversion-Medium Lamina
KR20230113398A (ko) 3차원 메모리 장치 및 그 제조 방법과 3차원 메모리
CN103779235A (zh) 扇出晶圆级封装结构
KR20010068290A (ko) 적층형 패키지 및 그 제조 방법
CN106233462A (zh) 半导体器件以及半导体器件的制造方法
TW569416B (en) High density multi-chip module structure and manufacturing method thereof
CN106531711B (zh) 一种芯片的板级封装结构及制作方法
US20210280563A1 (en) Semiconductor device, fabrication method thereof, package and fabrication method thereof
JP2016021497A (ja) 半導体装置およびその製造方法
CN111128974B (zh) 晶圆堆叠方法与晶圆堆叠结构
JPH0888316A (ja) ハイブリッドｉｃ及びその製造方法
CN104979226A (zh) 一种铜的混合键合方法
CN210136866U (zh) 一种扇出封装结构
CN109545766A (zh) 三维存储器及其制造方法
CN104412380A (zh) 半导体封装衬底、使用半导体封装衬底的封装系统及制造封装系统的方法
CN111403395B (zh) 一种三维存储器及其制作方法
CN115513168A (zh) 封装结构、封装结构的制备方法和电子设备
KR100498470B1 (ko) 적층형 반도체 패키지 및 그 제조방법
CN102543910A (zh) 芯片封装件及其制造方法
CN218887123U (zh) 一种三维芯片
TWI832703B (zh) 半導體裝置以及半導體裝置的製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant