KR20100057363A - 상변화 기억 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 본 발명은 센싱 마진을 개선하고 셀 효율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자는, 반도체 기판 활성 영역 상에 형성된 다수개의 다이오드와, 상기 다이오드 상에 각각 형성된 절연막 패턴과, 상기 절연막 패턴 상에 상기 다이오드와 전기적으로 연결되지 않도록 형성된 상변화막과, 상기 상변화막 상부에 형성된 비트라인 및 상기 비트라인 상부에 형성된 글로벌 로오 디코더 라인을 포함한다.
Description
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 센싱 마진을 개선하고 셀 효율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 상변화 기억 소자의 메모리 셀 구성시 셀 어레이는 에피 실리콘층으로 이루어진 다수개의 다이오드들을 포함하는 메모리 셀 스트링(Memory Cell String)의 반복 배치로 구성될 수 있다. 즉, 하나의 셀 어레이에는 워드라인 방향으로 8비트 메모리 셀 스트링이 배치될 수 있고, 비트라인 방향으로는 8비트 메모리 셀 스트링과 함께 글로벌 로오 디코더(Global X-decoder)에 연결되는 글로벌 로오 디코더 라인이 배치될 수 있다.
여기서, 상기 글로벌 로오 디코더 라인은 셀 어레이와 셀 어레이 사이에 위치한 로컬 스위치 트랜지스터의 게이트에 인가되는 바이어스를 전달하기 위한 목적으로 사용되므로, 셀 어레이 내에 배치되는 메모리 셀들과는 연결되지 않는다. 또한, 상기 글로벌 로오 디코더 라인 하부에는 메모리 셀과 유사한 공정 조건을 만들 기 위해 더미 셀이 형성된다.
이하에서는, 종래기술에 따른 글로버 로오 디코더 라인을 포함한 상변화 기억 소자에 대해 간략하게 설명하도록 한다.
글로벌 로오 디코더 라인은 글로벌 로오 디코더에서 출력되는 워드라인을 선택하기 위한 신호를 전달하는 라인을 의미한다. 여기서, 상기 글로벌 로오 디코더 라인은 비트라인들의 상부 레이어, 즉, 워드라인과 동일 레이어에 형성되므로, 그 하부에는 메모리 셀과 유사한 조건을 만들기 위해 8비트 메모리 셀 스트링과 동일한 구조의 더미 셀 스트링이 형성된다. 다시 말해, 상기 글로벌 로오 디코더 라인 하부에는 더미 셀이 형성되며, 상기 더미 셀은 메모리 셀과 마찬가지로 하부 전극 콘택, 상변화막, 상변화막, 상부 전극 콘택 및 비트라인 등을 포함한다. 그리고, 상기 더미 셀 스트링의 양측 활성 영역에는 하부 콘택플러그가 형성될 뿐, 글로벌 로오 디코더 라인과 더미 셀 스트링 간의 전기적 연결을 차단하기 위해 상부 콘택플러그는 형성되지 않는다. 그리고, 상기 글로벌 로오 디코더 라인 하부의 활성 영역이 접지 Vss 상태이다.
그러나, 전술한 종래 기술의 경우에는 상기 글로벌 로오 디코더 라인 하부에 형성된 더미 셀 스트링이 다른 메모리 셀과 마찬가지로 비트라인과 각각 전기적으로 연결된 상태이기 때문에, 상변화 기억 소자의 데이타 리딩시 기생 전류가 발생된다.
구체적으로, 전술한 종래 기술의 경우에는, 상변화 기억 소자의 데이타 리딩시 하나의 비트라인이 선택되면, 선택된 비트라인으로 소정 전압(일반적으로, 승압 전압 Vpp)이 공급되어 메모리 셀에 데이터가 액세스되며, 이때, 글로벌 로오 디코더 라인 하부의 활성 영역은 접지 Vss 상태이므로, 선택된 비트라인과 전기적으로 연결된 더미 셀을 통해 비트라인에서 활성 영역으로 전류가 흘러 기생 전류가 발생되는 것이다.
그 결과, 전술한 종래 기술의 경우에는 이러한 기생 전류가 상변화 기억 소자의 상변화에 따른 데이타 상태에 영향을 줄 수 있으며, 이 때문에, 상기 데이터를 감지 및 증폭하는 감지 증폭기의 오동작이 발생하여 데이터의 "1"과 "0"을 구분하는 데에 어려움이 있어 센싱 마진이 저하된다.
한편, 이러한 기생 전류의 발생을 억제하기 위해 상기 글로벌 로오 디코더 라인 하부의 활성 영역에 Vpp를 인가하여 선택되지 않은 워드라인과 동일한 조건으로 만들어주는 방법이 제안된 바 있다. 하지만, 이 경우에는 상기 활성 영역에 Vpp를 인가하기 위해, 셀 어레이 가장자리 부분에 추가로 더미 라인을 형성해주어야 하므로 셀 어레이의 면적이 증가되어 셀 효율이 감소된다.
본 발명은 센싱 마진을 개선할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 셀 효율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 반도체 기판 활성 영역 상에 형성된 다수개의 다이오드와, 상기 다이오드 상에 각각 형성된 절연막 패턴과, 상기 절연막 패턴 상에 상기 다이오드와 전기적으로 연결되지 않도록 형성된 상변화막과, 상기 상변화막 상부에 형성된 비트라인 및 상기 비트라인 상부에 형성된 글로벌 로오 디코더 라인을 포함한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 상기 활성 영역의 표면 내에 형성된 N형 불순물 영역을 더 포함한다.
상기 활성 영역에는 접지 전압이 인가된다.
상기 다이오드는 수직형 PN 다이오드이다.
본 발명의 실시예에 따른 상변화 기억 소자는, 상기 다이오드 상에 형성된 오믹 콘택층을 더 포함한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 상기 상변화막과 비트라인 사이에 형성된 상부 전극을 더 포함한다.
상기 글로벌 로오 디코더 라인은 상기 활성 영역과 전기적으로 연결되지 않는다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 활성 영역 상에 다수개의 다이오드를 형성하는 단계와, 상기 다이오드 상에 각각 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴 상에 상기 다이오드와 전기적으로 연결되지 않는 상변화막을 형성하는 단계와, 상기 상변화막 상부에 비트라인을 형성하 는 단계 및 상기 비트라인 상부에 글로벌 로오 디코더 라인을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 다이오드를 형성하는 단계 전, 상기 활성 영역의 표면 내에 N형 불순물 영역을 형성하는 단계를 더 포함한다.
상기 활성 영역에는 접지 전압이 인가된다.
상기 다이오드는 수직형 PN 다이오드로 형성한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 다이오드를 형성하는 단계 후, 그리고, 상기 절연막 패턴을 형성하는 단계 전, 상기 다이오드 상에 오믹 콘택층을 형성하는 단계를 더 포함한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 상변화막을 형성하는 단계 후, 그리고, 상기 비트라인을 형성하는 단계 전, 상기 상변화막 상에 상부 전극을 형성하는 단계를 더 포함한다.
상기 글로벌 로오 디코더 라인은 상기 활성 영역과 전기적으로 연결되지 않는다.
또한, 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 내에 다수개의 바 타입 셀 활성 영역을 형성함과 동시에 상기 다수개의 셀 활성 영역들 사이마다 배치되는 바 타입 더미 활성 영역을 형성하는 단계와, 상기 셀 활성 영역 및 더미 활성 영역 상에 다수개의 다이오드를 형성하는 단계와, 상기 다이오드가 형성된 반도체 기판의 결과물 상에 2개의 셀 활성 영역으로 이루어진 한 쌍의 셀 활성 영역들 사이 부분 및 상기 부분에 인접한 각 셀 활성 영역의 일측 부분을 노출시키는 홀을 구비하며 상기 더미 활성 영역을 가리는 절연막 패턴을 형성하는 단계와, 상기 홀 내에 상기 셀 활성 영역의 다이오드와 콘택하는 히터를 형성하는 단계와, 상기 셀 활성 영역의 히터 및 상기 더미 활성 영역의 절연막 패턴 상에 상변화막을 형성하는 단계와, 상기 상변화막 상부에 비트라인을 형성하는 단계 및 상기 셀 활성 영역의 비트라인 상부에 워드라인을 형성함과 동시에 상기 더미 활성 영역의 비트라인 상부에 글로벌 로오 디코더 라인을 형성하는 단계를 포함한다.
상기 더미 활성 영역은 8개의 셀 활성 영역마다 하나씩 배치된다.
본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 다이오드를 형성하는 단계 전, 상기 셀 활성 영역 및 더미 활성 영역의 표면 내에 각각 N형 불순물 영역을 형성하는 단계를 더 포함한다.
상기 더미 활성 영역에는 접지 전압이 인가된다.
상기 다이오드는 수직형 PN 다이오드로 형성한다.
본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 다이오드를 형성하는 단계 후, 그리고, 상기 절연막 패턴을 형성하는 단계 전, 상기 다이오드 상에 오믹 콘택층을 형성하는 단계를 더 포함한다.
상기 히터는 상기 홀의 양측벽에 형성한다.
상기 더미 활성 영역의 상변화막은 상기 더미 활성 영역의 다이오드와 전기적으로 연결되지 않는다.
본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 상변화막을 형성하는 단계 후, 그리고, 상기 비트라인을 형성하는 단계 전, 상기 상변화막 상에 상부 전극을 형성하는 단계를 더 포함한다.
상기 워드라인은 상기 셀 활성 영역과 전기적으로 연결된다.
상기 글로벌 로오 디코더 라인은 상기 더미 활성 영역과 전기적으로 연결되지 않는다.
본 발명은 셀 메모리 스트링에만 선택적으로 히터를 형성하고 글로벌 로오 디코더 라인 하부의 더미 셀 스트링에는 히터를 형성하지 않음으로써, 상기 더미 셀과 더미 활성 영역 간의 전기적인 연결을 차단할 수 있으며, 따라서, 본 발명은 상기 더미 셀에 의해 기생 전류가 발생되는 것을 방지하여 상변화 기억 소자의 센싱 마진을 개선할 수 있다.
또한, 본 발명은 상기 기생 전류가 발생되는 것을 방지하기 위해 셀 어레이 가장자리 부분에 추가로 더미 라인을 형성할 필요가 없으며, 그러므로, 본 발명은 셀 어레이의 면적이 감소되어 셀 효율을 향상시킬 수 있다.
게다가, 본 발명은 상기 히터용 홀을 형성하기 위한 식각 공정시, 상기 셀 메모리 스트링의 다이오드만 선택적으로 노출될 뿐 더미 활성 영역의 다이오드는 가리는 마스크 패턴을 식각 마스크로 사용함으로써, 비교적 간단한 공정만으로 기생 전류의 발생을 방지할 수 있으므로, 본 발명은, 상변화 기억 소자의 제조 수율이 저하되지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 내에 활성 영역을 정의하는 소자분리막(102)이 형성되어 있으며, 상기 활성 영역의 표면 내에 N형 불순물 영역(104)이 형성되어 있다. 상기 N형 불순물 영역(104)이 형성된 활성 영역에는 접지 전압이 인가된다. 상기 활성 영역 상에 제1 층간절연막(106)이 형성되어 있으며, 상기 제1 층간절연막(106) 내에 상기 활성 영역 상에 배치되는 다수개의 다이오드(108)가 형성되어 있다. 상기 다이오드(108)는 상기 N형 불순물 영역(104) 상에 차례로 적층되는 N 영역(N)과 P 영역(P)을 포함하는 수직형 PN 다이오드이다. 상기 각 다이오드(108) 상에 오믹 콘택층(110)이 형성되어 있으며, 상기 오믹 콘택층(110)은, 예컨대, 금속 실리사이드막을 포함한다. 그리고, 제1 층간절연막(106) 내에 하부 콘택플러그(112)가 형성되어 있다.
상기 오믹 콘택층(110)이 형성된 다이오드(108) 상에 각각 절연막 패턴(114)이 형성되어 있으며, 상기 절연막 패턴(114) 상에 각각 상변화막(124)과 상부 전극(126)이 차례로 형성되어 있다. 상기 상부 전극(126)을 포함한 반도체 기판(100)의 결과물을 덮도록 제3 층간절연막(128)이 형성되어 있으며, 상기 제3 층간절연막(128) 내에 상기 상부 전극(126)과 콘택하는 상부 전극 콘택(130)이 형성되어 있 다. 여기서, 상기 상변화막(124)과 다이오드(108) 사이에는 히터 없이 절연막 패턴(114)이 형성되어 있으므로, 상기 절연막 패턴(114)으로 인해 상기 상변화막(124)과 상기 다이오드(108)는 전기적으로 연결되지 않는다.
상기 상변화막(124) 상부의 제3 층간절연막(128) 상에 상기 상부 전극(130)과 콘택되는 비트라인(BL)이 형성되어 있다. 상기 비트라인(BL)을 덮도록 제4 층간절연막(132)이 형성되어 있으며, 상기 비트라인(BL) 상부의 제4 층간절연막(132) 상에 글로벌 로우 디코더 라인(GXDEC)이 형성되어 있다.
상기 글로벌 로오 디코더 라인(GXDEC)은 셀 어레이와 셀 어레이 사이에 위치한 로컬 스위치 트랜지스터의 게이트에 인가되는 바이어스를 전달하기 위한 목적으로 사용되므로, 셀 어레이 내에 배치되는 메모리 셀들과는 연결되지 않는다. 따라서, 상기 글로벌 로오 디코더 라인(GXDEC)과 하부 콘택플러그(106) 사이에는 상부 콘택플러그 형성되지 않는 바, 상기 글로벌 로오 디코더 라인(GXDEC)은 상기 활성 영역과 전기적으로 연결되지 않는다. 또한, 상기 글로벌 로오 디코더 라인(GXDEC) 하부에 형성된 구조물들는 메모리 셀과 유사한 공정 조건을 만들기 위해 형성된 더미 셀 구조물이다.
전술한 본 발명의 실시예에 따른 상변화 기억 소자는, 글로벌 로오 디코더 라인(GXDEC) 하부에 배치되는 더미 셀 구조물을 포함하며, 상기 더미 셀 구조물은 다이오드(108)와 상변화막(124) 사이에 히터가 형성되지 않고 절연막 패턴(114)이 형성된 구조를 가짐으로써, 상기 절연막 패턴(114)으로 인해 상기 다이오드(108)와 상변화막(124)이 전기적으로 연결되지 않는 바, 더미 셀 구조물의 비트라인(BL)과 활성 영역이 전기적으로 연결되지 않는다.
따라서, 본 발명은 메모리 셀에서 선택된 비트라인(BL)에서 더미 셀 구조물 하부의 활성 영역으로 전류가 흐르는 것을 억제하여 기생 전류가 발생되는 것을 방지할 수 있으며, 이를 통해, 본 발명은 상변화 기억 소자의 센싱 마진을 효과적으로 개선할 수 있다.
또한, 본 발명은 상기 메모리 셀에서 선택된 비트라인(BL)에서 더미 셀 구조물 하부의 활성 영역으로 전류가 흐르는 것을 억제하기 위해, 셀 어레이 가장자리에 추가로 더미 라인을 배치할 필요가 없으며, 그러므로, 본 발명은 셀 어레이의 면적이 감소되어 향상된 셀 효율을 얻을 수 있다.
도 2a 내지 도 도 2j는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 평면도들이고, 도 3a 내지 도 3j와 도 4a 내지 도 4j는 도 2a 내지 도 2j의 X―X′선과 Y―Y′선에 각각 대응하는, 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도들이다.
도 2a와 도 3a 및 도 4a를 참조하면, 반도체 기판(100) 내에 다수개의 바 타입 셀 활성 영역(AR) 및 상기 다수개의 셀 활성 영역(AR)들 사이마다 배치되는 바 타입 더미 활성 영역(D/AR)을 정의하는 소자분리막(102)을 형성한다. 상기 더미 활성 영역(D/AR)은, 예컨대, 8개의 셀 활성 영역(AR)마다 하나씩 배치된다. 그리고 나서, 상기 셀 활성 영역(AR) 및 더미 활성 영역(D/AR)의 표면 내에 각각 N형 불순물 영역(104)을 형성한다. 상기 N형 불순물 영역(104)은, 예컨대, N형 이온주입 공정을 통해 형성하며, 상기 N형 불순물 영역(104)이 형성된 더미 활성 영역(D/AR)에 는 접지 전압이 인가된다.
도 2b와 도 3b 및 도 4b를 참조하면, 상기 N형 불순물 영역(104)이 형성된 반도체 기판(100)의 결과물 상에 제1 층간절연막(106)을 형성하고, 상기 제1 층간절연막(106) 내에 상기 셀 활성 영역(AR) 및 더미 활성 영역(D/AR) 상에 배치되는 다수개의 다이오드(108)를 형성한다. 상기 다이오드(108)는 상기 N형 불순물 영역(104) 상에 차례로 적층되는 N 영역(N)과 P 영역(P)을 포함한 수직형 PN 다이오드로 형성한다. 상기 다이오드(108) 상에 오믹 콘택층(110)을 형성함이 바람직하며, 상기 오믹 콘택층(110)은, 예컨대, 금속 실리사이드막으로 형성한다.
도 2c와 도 3c 및 도 4c를 참조하면, 상기 제1 층간절연막(106) 내에 상기 N형 불순물 영역(104)과 콘택하는 하부 콘택플러그(112)를 형성한다. 상기 하부 콘택플러그(112)는 상기 다이오드(108)를 형성하기 전에 형성하는 것, 또는, 상기 다이오드(108)와 동시에 형성하는 것 모두 가능하다.
도 2d와 도 3d 및 도 4d를 참조하면, 상기 하부 콘택플러그(112) 및 오믹 콘택층(110)을 덮도록 절연막을 형성한 후, 상기 절연막을 식각하여 2개의 셀 활성 영역(AR)으로 이루어진 한 쌍의 셀 활성 영역(AR)들 사이의 제1 층간절연막(106) 부분 및 상기 제1 층간절연막(106) 부분에 인접한 각 셀 활성 영역(AR)의 일측 부분을 동시에 노출시키는 홀(H)을 구비한 절연막 패턴(114)을 형성한다. 즉, 상기 절연막 패턴(114)에 의해 셀 활성 영역(AR)의 오믹 콘택층(110) 및 하부 콘택플러그(112) 부분이 노출될 뿐, 더미 활성 영역(D/AR)은 가려져 노출되지 않는다.
도 2e와 도 3e 및 도 4e를 참조하면, 상기 홀(H)의 표면을 포함한 절연막 패 턴(114) 상에 상기 홀(H)의 프로파일을 따라 도전막(116a) 및 스페이서막(118a)을 차례로 형성한다. 여기서, 상기 도전막(116a)은 금속계막, 예컨대, Ti/TiN막의 적층 구조 또는 Ti/TiSiN막의 적층구조로 형성하며, 상기 스페이서막(118a)은, 예컨대, 질화막으로 형성한다.
도 2f와 도 3f 및 도 4f를 참조하면, 상기 스페이서막 및 도전막을 에치백하여 상기 홀(H) 내에, 바람직하게, 상기 홀(H)의 양측벽에 히터(116)을 형성함과 아울러 상기 히터(116)를 감싸는 스페이서(118)를 형성한다. 여기서, 상기 홀(H)은 셀 활성 영역(AR) 상부만을 노출시키도록 형성되므로, 상기 히터(116) 및 스페이서(118)는 셀 활성 영역(AR) 상부에서만 선택적으로 형성될 뿐 더미 활성 영역(D/AR) 상부에서는 형성되지 않는다.
다음으로, 양측벽에 상기 히터(116) 및 스페이서(118)가 형성된 홈(H)을 매립하도록 매립 절연막(120)을 형성한 후, 상기 절연막 패턴(114)의 상면이 노출되도록 상기 매립 절연막(120)을 평탄화시킨다.
도 2g와 도 3g 및 도 4g를 참조하면, 상기 평탄화가 이루어진 반도체 기판(100)의 결과물 상에 제2 층간절연막(122)을 형성한다. 상기 제2 층간절연막(122)은, 예컨대, 질화막으로 형성한다. 그런 다음, 상기 제2 층간절연막(122)을 식각하여, 상기 셀 활성 영역(AR) 및 더미 활성 영역(D/AR)들과 수직하는 방향으로 연장되는 라인 타입으로 콘택홀(CH)들을 형성한다.
여기서, 상기 콘택홀(CH)은 셀 활성 영역(AR) 상부에서는 히터(116)와 스페이서(118)가 노출되도록 형성되지만, 더미 활성 영역(D/AR)에는 히터(116) 및 스페 이서(118)가 형성되지 않았으므로, 더미 활성 영역(D/AR) 상부에서는 절연막 패턴(114)만 노출될 뿐 그 아래의 다이오드(108)는 노출되지 않도록 형성된다.
도 2h와 도 3h 및 도 4h를 참조하면, 상기 콘택홀(CH)을 매립하도록 제2 층간절연막(122) 상에 상변화용 막과 상부 전극용 도전막을 차례로 형성한다. 그런 다음, 상기 상변화용 막, 상부 전극용 도전막, 제2 층간절연막, 히터(116) 및 절연막 패턴(114)을 상기 콘택홀(CH)과 평행하는 방향으로 연장되는 라인 타입으로 패터닝한다.
그 결과, 셀 활성 영역(AR) 상에는 다이오드(108) 상의 오믹 콘택층(110)과 콘택하는 히터(116) 상에 차례로 상변화막(124)과 상부 전극(126)이 형성되며, 더미 활성 영역(D/AR) 상에는 다이오드(108) 상의 오믹 콘택층(110) 상에 절연막 패턴(114)의 개재하에 상변화막(124)과 상부 전극(126)이 형성된다. 즉, 본 발명의 실시예에서는 상기 더미 활성 영역(D/AR)의 상변화막(124)이 상기 더미 활성 영역(D/AR)의 다이오드(108)와 전기적으로 연결되지 않는다.
도 2i와 도 3i 및 도 4i를 참조하면, 상기 상부 전극(126)이 형성된 반도체 기판(100)의 결과물 상에 상기 상부 전극(126)을 덮도록 제3 층간절연막(128)을 형성한다. 상기 제3 층간절연막(128) 내에 상기 상부 전극(126)과 각각 콘택하는 상부 전극 콘택(130)을 형성한다. 이어서, 상기 제3 층간 절연막(128) 상에 상기 상부 전극 콘택(130)과 콘택하며 상기 셀 활성 영역(AR) 및 더미 활성 영역(D/AR)과 수직하는 방향으로 연장하는 비트라인(BL)을 형성한다.
여기서, 본 발명의 실시예에서는 상기 셀 활성 영역(AR) 상에는 상기 셀 활 성 영역(AR) 표면 내의 N형 불순물 영역(104)과 전기적으로 연결되며 다이오드(108), 히터(116), 상변화막(124), 상부 전극(126), 상부 전극 콘택(130) 및 비트라인(BL)을 포함하는 셀 메모리 스트링이 형성되지만, 더미 활성 영역(D/AR) 상에는 히터(116) 없이 다이오드(108), 상변화막(124), 상부 전극(126), 상부 전극 콘택(130) 및 비트라인(BL)만을 포함하며, 상기 다이오드(108)와 상변화막(124) 사이에 절연막 패턴(114)이 삽입되어 상기 더미 활성 영역(D/AR) 표면 내의 N형 불순물 영역(104)과 전기적으로 연결되지 않는 더미 셀 스트링이 형성된다.
도 2j와 도 3j 및 도 4j를 참조하면, 상기 비트라인(BL)을 덮도록 제3 층간절연막(128) 상에 제4 층간절연막(132)을 형성한다. 그리고 나서, 셀 활성 영역(AR)의 상기 제4 및 제3 층간절연막(132, 128) 내에 선택적으로 하부 콘택플러그(112)와 콘택하는 상부 콘택플러그(134)를 형성한다.
다음으로, 상기 셀 활성 영역(AR) 상부의 제4 층간절연막(132) 상에 상기 상부 콘택플러그(134)와 콘택하며 상기 비트라인(BL)과 수직하는 방향으로 연장되는 워드라인(WL)을 형성함과 동시에, 더미 활성 영역(D/AR) 상부의 제4 층간절연막(132) 상에 상기 워드라인(WL)과 평행하는 방향으로 연장되는 글로벌 로오 디코더 라인(GXDEC)을 형성한다.
여기서, 상기 셀 활성 영역(AR) 상부의 워드라인(WL)은 상기 상부 및 하부 콘택플러그(134, 112)를 통해 셀 활성 영역(AR) 표면 내의 N형 불순물 영역(104)과 전기적으로 연결되지만, 상기 더미 활성 영역(D/AR)에는 하부 콘택플러그(112)만 형성될 뿐 상부 콘택플러그(134)는 형성되지 않으므로 더미 활성 영역(D/AR) 상부 의 글로벌 로오 디코더 라인(GXDEC)은 더미 활성 영역(D/AR) 표면 내의 N형 불순물 영역(104)과 전기적으로 연결되지 않는다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
이상에서와 같이, 본 발명의 실시예에서는 포토 공정의 변경을 통해 히터용 홀을 셀 활성 영역 상부에만 선택적으로 형성함으로써, 상기 셀 활성 영역에만 선택적으로 다이오드와 콘택하는 히터를 형성하고 더미 활성 영역에는 다이오드 상에 절연막 패턴을 형성할 수 있다.
따라서, 본 발명의 실시예에서는 상기 더미 셀 활성 영역 상에 형성되는 더미 셀 스트링을 히터 없이 구성하고 다이오드와 상변화막 사이에 절연막 패턴을 삽입함으로써, 상기 더미 셀 스트링과 더미 셀 스트링 간의 전기적인 연결을 차단할 수 있다.
이를 통해, 본 발명의 실시예에서는, 상변화 기억 소자의 데이타 리딩시 선택된 비트라인으로 소정 전압(일반적으로, 승압 전압 Vpp)이 공급되고 글로벌 로오 디코더 라인 하부의 더미 활성 영역이 접지 Vss 상태이더라도, 상기 글로벌 로오 디코더 라인 하부에서 더미 셀 스트링과 더미 활성 영역이 전기적으로 연결되지 않았으므로, 상기 비트라인에서 더미 활성 영역으로 전류가 흐르는 것을 억제하여 기생 전류가 발생되는 것을 방지할 수 있다.
그러므로, 본 발명은 상기 기생 전류가 상변화 기억 소자의 상변화에 따른 데이타 상태에 영향을 주는 것을 방지하여, 상변화 기억 소자의 센싱 마진을 효과 적으로 개선할 수 있다.
또한, 본 발명의 실시예에서는 상기 기생 전류의 발생을 억제하기 위해 셀 어레이 가장자리 부분에 추가로 더미 라인을 형성할 필요가 없으므로, 셀 어레이의 면적을 감소시킬 수 있으며, 이에 따라, 본 발명은 셀 효율을 효과적으로 향상시킬 수 있다.
게다가, 본 발명의 실시예에서는, 별도의 공정 스텝을 추가하지 않고 단지 히터용 홀을 형성하기 위한 포토 공정의 변경만으로도 상기 더미 셀 스트링과 더미 활성 영역 간의 전기적인 연결을 차단할 수 있으며, 이에 따라, 본 발명은 상변화 기억 소자의 제조 수율이 저하되는 것을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 단면도.
도 2a 내지 도 도 2j는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 평면도.
도 3a 내지 도 3j는 도 2a 내지 도 2j의 X―X′선에 각각 대응하는, 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도.
도 4a 내지 도 4j는 도 2a 내지 도 2j의 Y―Y′선에 각각 대응하는, 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
AR : 셀 활성 영역 D/AR : 더미 활성 영역
104 : N형 불순물 영역 N : N 영역
P : P 영역 108 : 다이오드
110 : 오믹 콘택층 112 : 하부 콘택플러그
H : 홀 114 : 절연막 패턴
116 : 히터 124 : 상변화막
126 : 상부 전극 130 : 상부 전극 콘택
BL : 비트라인 134 : 상부 콘택플러그
WL : 워드라인 GXDEC : 글로벌 로오 디코더 라인
Claims (25)
- 반도체 기판 활성 영역 상에 형성된 다수개의 다이오드;상기 다이오드 상에 각각 형성된 절연막 패턴;상기 절연막 패턴 상에 상기 다이오드와 전기적으로 연결되지 않도록 형성된 상변화막;상기 상변화막 상부에 형성된 비트라인; 및상기 비트라인 상부에 형성된 글로벌 로오 디코더 라인;을 포함하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 활성 영역의 표면 내에 형성된 N형 불순물 영역;을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 활성 영역에는 접지 전압이 인가되는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 다이오드는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소 자.
- 제 1 항에 있어서,상기 다이오드 상에 형성된 오믹 콘택층;을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 상변화막과 비트라인 사이에 형성된 상부 전극;을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 글로벌 로오 디코더 라인은 상기 활성 영역과 전기적으로 연결되지 않는 것을 특징으로 하는 상변화 기억 소자.
- 반도체 기판 활성 영역 상에 다수개의 다이오드를 형성하는 단계;상기 다이오드 상에 각각 절연막 패턴을 형성하는 단계;상기 절연막 패턴 상에 상기 다이오드와 전기적으로 연결되지 않는 상변화막을 형성하는 단계;상기 상변화막 상부에 비트라인을 형성하는 단계; 및상기 비트라인 상부에 글로벌 로오 디코더 라인을 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 다이오드를 형성하는 단계 전,상기 활성 영역의 표면 내에 N형 불순물 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 활성 영역에는 접지 전압이 인가되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 다이오드는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 다이오드를 형성하는 단계 후, 그리고, 상기 절연막 패턴을 형성하는 단계 전,상기 다이오드 상에 오믹 콘택층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 상변화막을 형성하는 단계 후, 그리고, 상기 비트라인을 형성하는 단계 전,상기 상변화막 상에 상부 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 8 항에 있어서,상기 글로벌 로오 디코더 라인은 상기 활성 영역과 전기적으로 연결되지 않는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 반도체 기판 내에 다수개의 바 타입 셀 활성 영역을 형성함과 동시에 상기 다수개의 셀 활성 영역들 사이마다 배치되는 바 타입 더미 활성 영역을 형성하는 단계;상기 셀 활성 영역 및 더미 활성 영역 상에 다수개의 다이오드를 형성하는 단계;상기 다이오드가 형성된 반도체 기판의 결과물 상에 2개의 셀 활성 영역으로 이루어진 한 쌍의 셀 활성 영역들 사이 부분 및 상기 부분에 인접한 각 셀 활성 영역의 일측 부분을 노출시키는 홀을 구비하며 상기 더미 활성 영역을 가리는 절연막 패턴을 형성하는 단계;상기 홀 내에 상기 셀 활성 영역의 다이오드와 콘택하는 히터를 형성하는 단계;상기 셀 활성 영역의 히터 및 상기 더미 활성 영역의 절연막 패턴 상에 상변화막을 형성하는 단계;상기 상변화막 상부에 비트라인을 형성하는 단계; 및상기 셀 활성 영역의 비트라인 상부에 워드라인을 형성함과 동시에 상기 더미 활성 영역의 비트라인 상부에 글로벌 로오 디코더 라인을 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 더미 활성 영역은 8개의 셀 활성 영역마다 하나씩 배치되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 다이오드를 형성하는 단계 전,상기 셀 활성 영역 및 더미 활성 영역의 표면 내에 각각 N형 불순물 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 더미 활성 영역에는 접지 전압이 인가되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 다이오드는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 다이오드를 형성하는 단계 후, 그리고, 상기 절연막 패턴을 형성하는 단계 전,상기 다이오드 상에 오믹 콘택층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 히터는 상기 홀의 양측벽에 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 더미 활성 영역의 상변화막은 상기 더미 활성 영역의 다이오드와 전기적으로 연결되지 않는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 상변화막을 형성하는 단계 후, 그리고, 상기 비트라인을 형성하는 단계 전,상기 상변화막 상에 상부 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 워드라인은 상기 셀 활성 영역과 전기적으로 연결되는 것을 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 글로벌 로오 디코더 라인은 상기 더미 활성 영역과 전기적으로 연결되지 않는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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