DE102017124009B4 - Nichtflüchtige Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung sowie Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher umfasst - Google Patents

Nichtflüchtige Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung sowie Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher umfasst Download PDF

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Abstract

Verfahren (200) zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung umfassend:Ausbilden (S210) mehrerer Speicherzellen auf einem Gebiet nichtflüchtiger Speicherzellen eines Halbleitersubstrats (10),Ausbilden (S220) einer leitfähigen Schicht (50) über den mehreren Speicherzellen,Ausbilden (S230) einer ersten Planarisierungsschicht (52) eines Planarisierungsmaterials, das eine Viskosität von weniger als ungefähr 0,0012 Pa⋅s aufweist, über den mehreren Speicherzellen,Durchführen (S240) eines Planarisierungsvorgangs an der ersten Planarisierungsschicht (52) und der leitfähigen Schicht (50), wodurch ein oberer Bereich der ersten Planarisierungsschicht (52) und ein oberer Bereich der leitfähigen Schicht (50) entfernt werden, undAusbilden einer Hartmaskenschicht (54) über den mehreren Speicherzellen, undvollständiges Entfernen (S250) von Abschnitten eines unteren Bereichs der leitfähigen Schicht (50) zwischen den Speicherzellen.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft integrierte Halbleiterschaltungen, insbesondere Halbleitervorrichtungen, die nichtflüchtige Speicherzellen umfassen, und Prozesse zu deren Herstellung.
  • STAND DER TECHNIK
  • Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, einer höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, bestehen Herausforderungen hinsichtlich einer Reduzierung von Topografieschwankungen sowie Unterdrückung eines Anstiegs der Anzahl von lithografischen Arbeitsvorgängen. Eine wirksame Planarisierung während des Herstellungsprozesses ist erwünscht, um die Vorrichtungsdichte zu erhöhen. Randdünnung von Planarisierungsmaterialien stellt ein Problem bei Prozessen zum Herstellen von Halbleitervorrichtungen dar, insbesondere bei Vorrichtungen, in denen eine große Komponentendichte vorhanden ist oder Topografieschwankungen vorliegen.
  • US 2015/0349095 A1 offenbart ein Verfahren zum Herstellen integrierter Schaltungen mit nichtflüchtigen Speichervorrichtungen. Das Verfahren umfasst das anisotrope Ätzen des Auswahlgatematerials, um ein Auswahlgate neben der Stapelgatestruktur zu definieren, wobei anisotropes Ätzen verwendet wird, um Auswahlgates mit einer ebenen oberen Oberfläche auszubilden. US 2013/0183829 A1 offenbart ein Verfahren zur Erhöhung der Arraymerkmalsdichte, wobei ein fließfähiges Füllmaterial auf Polymerbasis mit einer Viskosität zwischen 1 und 15 Centipoise (1 Poise = 0,1 Pa⋅s) verwendet wird, um die Zwischenräume zwischen benachbarten Seitenwandabstandshaltern auszufüllen. US 2016/0163722 A1 offenbart ein Verfahren zum Bilden einer nichtflüchtigen Speicherzelle mit zwei Auswahlgates, die jeweils an den Außenseiten der Gate-Struktur angeordnet sind, wobei die zwei Auswahlgates geneigte obere Oberfläche aufweisen, die zueinander symmetrisch sind. US 2015/0084111 A1 offenbart eine Halbleitervorrichtung, die einen Arraybereich von nichtflüchtigen Speicherzellen und einem Logikbereich umfasst. Die Halbleitervorrichtung umfasst ferner einen Schutzring, der den Arraybereich umgibt, wobei der Schutzring die Dicke der Gateelektrodenschicht im Arraybereich so beibehält, dass die Dicke der Speichergates der nichtflüchtigen Speicherzellen über den Mittel- und Randbereich des Arraybereichs gleichmäßig ist.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm, das die Schritte eines Verfahrens zum Herstellen einer nichtflüchtigen Speicherhalbleitervorrichtung darstellt.
    • 2A zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 2B ist eine Querschnittansicht des Ausschnitts A in 2A.
    • 3 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 4A zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 4B ist eine Querschnittansicht des Ausschnitts B in 4A.
    • 5 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 6 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 7 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 8 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 9 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 10 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 11 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 12 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 13 zeigt ein Beispiel einer Querschnittsansicht, die eine der verschiedenen Stufen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 14A, 14B, 14C und 14D zeigen Beispiele für Querschnittsansichten des Gebiets nichtflüchtiger Speicherzellen und des Logikgebiets einer Halbleitervorrichtung, die sequenzielle Stufen des Herstellungsprozesses gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellen.
    • 15 zeigt ein Beispiel einer Querschnittsansicht einer gemäß der vorliegenden Offenbarung ausgebildeten Halbleitervorrichtung.
    • 16 zeigt ein Beispiel einer Querschnittsansicht einer der verschiedenen Stufen eines Prozesses zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Offenbarung.
    • 17 zeigt eine Draufsicht auf eine gemäß der vorliegenden Offenbarung ausgebildete nichtflüchtige Speicherhalbleitervorrichtung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die nachstehende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängig sein. Des Weiteren kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem kann der Begriff „gefertigt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.
  • In den Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung nichtflüchtige Speicherzellen (NVM-Zellen) und periphere Schaltungen, wie z.B. Logikschaltungen. Die NVM-Zellen erfordern im Allgemeinen eine gestapelte Struktur, in der mehrere leitfähige Schichten, wie z.B. Polysiliziumschichten, gestapelt sind. Außerdem werden verschiedene Planarisierungsvorgänge, wie z.B. ein Rückätzvorgang oder ein chemischmechanischer Poliervorgang (CMP), durchgeführt, um gewünschte Schichten oder Strukturen der NVM-Zellen auszubilden. Ein niedrigviskoses Planarisierungsmaterial wird in Ausführungsformen der vorliegenden Offenbarung verwendet. Das niedrigviskose Planarisierungsmaterial ermöglicht es, dass NVM-Halbleitervorrichtungen, die eine reduzierte Größe aufweisen, ausgebildet werden, weil das niedrigviskose Planarisierungsmaterial es zulässt, einen konformen Randabschnitt ohne Verwenden einer Dammstruktur, wie z.B. einer Schutzringstruktur, die auf dem Halbleitersubstrat Platz in Anspruch nimmt, auszubilden.
  • Ein Ablaufdiagramm 200, das die Schritte eines Verfahrens zum Herstellen einer nichtflüchtigen Speicherhalbleitervorrichtung gemäß einer Ausführungsform der Offenbarung zeigt, ist in 1 dargestellt. In einem ersten Schritt S210 in dem Verfahren wird ein Vorgang des Ausbildens mehrerer Speicherzellen auf einem Gebiet nichtflüchtiger Speicherzellen durchgeführt. In Schritt S220 wird eine leitfähige Schicht über den Speicherzellen ausgebildet, und eine erste Planarisierungsschicht eines Planarisierungsmaterials, das eine Viskosität von weniger als ungefähr 1,2 Centipoise aufweist, wird in Schritt S230 über den Speicherzellen ausgebildet. Ein Planarisierungsvorgang wird anschließend in Schritt S240 durchgeführt, um einen oberen Bereich der ersten Planarisierungsschicht und einen oberen Bereich der leitfähigen Schicht zu entfernen. Dann werden in Schritt S250 Abschnitte eines unteren Bereichs der leitfähigen Schicht zwischen den Speicherzellen vollständig entfernt. Verfahren zum Herstellen von nichtflüchtigen Speicherhalbleitervorrichtungen gemäß den Ausführungsformen der Offenbarung werden hier ausführlich besprochen.
  • 2A bis 13 zeigen Beispiele von Querschnittsansichten, die einen Sequenzprozess zum Herstellen einer Halbleitervorrichtung darstellen, welche nichtflüchtige Speicherzellen gemäß einer Ausführungsform der vorliegenden Offenbarung umfasst. Es versteht sich, dass für zusätzliche Ausführungsformen des Verfahrens zusätzliche Vorgänge vor, während und nach den in 2A bis 13 dargestellten Prozessen vorgesehen werden können, und einige der nachstehend beschriebenen Vorgänge ersetzt oder eliminiert werden können. Einige Elemente sind der Einfachheit halber möglicherweise nicht dargestellt. Die Reihenfolge der Vorgänge kann veränderbar sein.
  • Wie in 2A dargestellt, wird eine erste dielektrische Schicht 20, die als eine Tunneldielektrikumsschicht der NVM-Zellen verwendet werden soll, auf einem Substrat 10 ausgebildet, und eine erste leitfähige Schicht 30, die als ein Floating-Gate der NVM-Zelle verwendet werden soll, wird über der ersten dielektrischen Schicht 20 ausgebildet. Außerdem werden eine zweite dielektrische Schicht 35, eine zweite leitfähige Schicht 40, die als ein Steuergate der NVM-Zelle verwendet werden soll, und eine Maskenschicht (Abdeckisolationsschicht) 42 sequenziell über der ersten leitfähigen Schicht ausgebildet.
  • In einigen Ausführungsformen ist das Substrat 10 zum Beispiel ein p-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1 × 1015 cm-3 bis ungefähr 1 × 1018 cm-3. In anderen Ausführungsformen ist das Substrat ein n-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1 × 1015 cm-3 bis ungefähr 1 ×1018 cm-3. Alternativ kann das Substrat einen anderen Elementhalbleiter, wie z.B. Germanium, einen Verbindungshalbleiter, der Gruppe-IV-IV-Verbindungshalbleiter, wie z.B. SiC und SiGe, Gruppe-III-V-Verbindungshalbleiter, wie z.B. GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder Kombinationen davon umfassen. In einer Ausführungsform ist das Substrat eine Siliziumschicht eines SOI-Substrats (Silizium auf einem Isolator).
  • Die erste dielektrische Schicht 20, die als eine Tunneloxidschicht für NVM-Zellen genutzt wird, wird in einigen Ausführungsformen aus Siliziumoxid gefertigt. Die Dicke der ersten dielektrischen Schicht 20 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 50 nm. Die erste dielektrische Schicht 20 kann durch thermische Oxidation oder eine chemische Gasphasenabscheidung (CVD) ausgebildet werden.
  • Die erste leitfähige Schicht 30 ist in einigen Ausführungsformen Polysilizium. In anderen Ausführungsformen ist die erste leitfähige Schicht ein beliebiges geeignetes Metall oder ein Metallnitrid zum Verwenden als eine Gateelektrode. Die erste leitfähige Schicht 30 kann durch CVD ausgebildet werden. Die Dicke der der ersten leitfähigen Schicht 30, wie sie abgeschieden wird, liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 200 nm. In einigen Ausführungsformen wird die Dicke der ersten leitfähigen Schicht 30 mithilfe eines Planarisierungsvorgangs, wie z.B. eines chemisch-mechanischen Polierens (CMP) oder eines Rückätzverfahrens, reduziert. Nach dem Planarisierungsvorgang liegt die Dicke der ersten leitfähigen Schicht 30 in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 50 nm. Wenn die erste leitfähige Schicht 30 Polysilizium ist, wird das Polysilizium auf eine geeignete Weise mit Verunreinigungen dotiert. In bestimmten Ausführungsformen ist die erste leitfähige Schicht 30 eine Schicht aus amorphem Silizium.
  • Die zweite dielektrische Schicht 35 umfasst in einigen Ausführungsformen eine Siliziumoxidschicht, eine Siliziumnitridschicht oder Mehrfachschichten aus Siliziumoxid und Siliziumnitrid. In einer Ausführungsform wird eine Siliziumoxid-Siliziumnitrid-SiliziumoxidSchicht (ONO-Schicht) als die zweite dielektrische Schicht 35 verwendet. Die Dicke der zweiten dielektrischen Schicht liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 100 nm. Die zweite dielektrische Schicht 35 kann mithilfe einer CVD, einer physikalischen Gasphasenabscheidung (PVD) oder einer Atomlagenabscheidung (ALD) ausgebildet werden.
  • Die zweite leitfähige Schicht 40 kann eine Polysiliziumschicht sein, die mithilfe einer CVD ausgebildet wird, und die Dicke der zweiten leitfähigen Schicht 40 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm.
  • Die Hartmaskenschicht 42 wird aus Siliziumoxid gefertigt, das mithilfe von CVD ausgebildet wird, und die Dicke davon liegt in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm. Wie in 2B, einer vergrößerten Ansicht des Ausschnitts A in 2A, dargestellt, umfasst in einigen Ausführungsformen die Hartmaskenschicht 42 drei Schichten, zum Beispiel eine aus Siliziumoxid gefertigte untere Schicht 42-1, eine aus Siliziumnitrid gefertigte mittlere Schicht 42-2 und eine aus Siliziumoxid gefertigte obere Schicht 42-3. In anderen Ausführungsformen wird die untere Schicht 42-1 aus Siliziumnitrid gefertigt, die mittlere Schicht 42-2 wird aus Siliziumoxid gefertigt, und die obere Schicht 42-3 wird aus Siliziumnitrid gefertigt. In bestimmten Ausführungsformen wird die mittlere Schicht aus einem anderen Material gefertigt als die untere und die obere Schicht. Die Dicke der unteren Schicht 42-1 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 2 nm bis ungefähr 10 nm, die Dicke der mittleren Schicht 42-2 liegt in einem Bereich von ungefähr 5 nm bis ungefähr 100 nm, und die Dicke der oberen Schicht 42-3 liegt in einem Bereich von ungefähr 2 nm bis ungefähr 50 nm.
  • Als Nächstes wird unter Verwendung eines Strukturierungsvorgangs, der Lithografie und Ätzen umfasst, die Hartmaskenschicht 42 strukturiert, und die zweite leitfähige Schicht 40 und die zweite dielektrische Schicht 35 werden unter Verwendung der strukturierten Hartmaskenschicht als einer Ätzmaske strukturiert, wie in 3 dargestellt.
  • Nach dem Strukturierungsvorgang der zweiten leitfähigen Schicht 40 und der zweiten dielektrischen Schicht 35 werden erste Seitenwandspacer 45 auf gegenüberliegenden Seiten der strukturierten zweiten leitfähigen Schicht 40 und der strukturierten zweiten dielektrischen Schicht 35 ausgebildet, wie in 4A dargestellt.
  • Die ersten Seitenwandspacer 45 werden aus einer oder mehreren Schichten eines geeigneten dielektrischen Materials gefertigt. Eine oder mehrere flächendeckende Schichten aus einem dielektrischen Material werden zum Beispiel mithilfe von CVD über dem gesamten Substrat ausgebildet und dann wird anisotropes Ätzen durchgeführt, wodurch die ersten Seitenwandspacer 45 ausgebildet werden. Die Dicke der ersten Seitenwandspacer 45 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 20 nm.
  • In einigen Ausführungsformen umfassen die ersten Seitenwandspacer 45 einen ONO-Film, der eine Siliziumnitrid-Schicht 45-2 aufweist, welche zwischen zwei Siliziumoxidschichten 45-1 und 45-3 angeordnet ist, wie in 4B dargestellt, die eine vergrößere Ansicht des Ausschnitts B in 4A ist. Die Dicken der Siliziumoxidschicht 45-1, der Siliziumnitridschicht 45-2 und der Siliziumoxidschicht 45-3 liegen in einigen Ausführungsformen jeweils in Bereichen von ungefähr 1 bis 20 nm, ungefähr 1 bis 30 nm, und ungefähr 1 bis 20 nm. In bestimmten Ausführungsformen werden die ersten Seitenwandspacer 45 aus einer einzelnen Schicht Siliziumnitrid oder Siliziumoxinitrid gefertigt.
  • Nachdem die ersten Seitenwandspacer 45 ausgebildet wurden, wird die erste Polysiliziumschicht 30 unter Verwendung von Trockenätzvorgängen strukturiert, wie in 5 dargestellt.
  • Außerdem werden zweite Seitenwandspacer 48 ausgebildet, wie in 6 dargestellt, und ein Lösch-Gateoxid 49 wird ausgebildet, wie in 7 gezeigt. Die zweiten Seitenwandspacer 48 werden aus einer oder mehreren Schichten eines dielektrischen Materials gefertigt. In einer Ausführungsform werden die zweiten Seitenwandspacer 48 aus Siliziumoxid gefertigt, das mithilfe von CVD ausgebildet wird. Das Lösch-Gateoxid 49 wird aus Siliziumoxid gefertigt. In einigen Ausführungsformen wird eine Siliziumoxidschicht ausgebildet, und dann wird die Siliziumoxidschicht strukturiert, um die Siliziumoxidschicht von einem Lösch-Gategebiet zu entfernen, und dann wird eine Nassoxidation durchgeführt, wodurch das Lösch-Gateoxid 49 ausgebildet wird. In bestimmten Ausführungsformen wird auch eine Gatedielektrikumsschicht für Auswahl-Gates (Wortleitung) ausgebildet. In einigen Ausführungsformen verbleibt die erste dielektrische Schicht 20 als die Gatedielektrikumsschicht, und in bestimmten Ausführungsformen werden freigelegte Abschnitte der ersten dielektrischen Schicht 20, die als die Gatedielektrikumsschicht für die Auswahl-Gates verwendet werden soll, gedünnt.
  • Durch die vorhergehenden Vorgänge werden gestapelte Strukturen MC1, MC2, MC3 und MC4 ausgebildet, wie in 7 dargestellt. Die gestapelten Strukturen MC1 und MC2 sollen zu einem Paar Speicherzellen werden und die gestapelten Strukturen MC3 und MC4 sollen zu einem anderer Paar Speicherzellen werden. Der Abstand zwischen den gestapelten Strukturen MC1 und MC2 ist dem Abstand zwischen den gestapelten Strukturen MC3 und MC4 gleich und kleiner als der Abstand zwischen den gestapelten Strukturen MC2 und MC3.
  • Dann wird, wie in 8 dargestellt, eine dritte leitfähige Schicht 50 über der Struktur von 7 ausgebildet. Die dritte leitfähige Schicht 50 ist in einigen Ausführungsformen eine Polysiliziumschicht. Die dritte leitfähige Schicht 50 kann mithilfe derselben Prozesse wie die erste und die zweite leitfähige Schicht 30, 40 ausgebildet werden. Die dritte leitfähige Schicht 50 wird in einigen Ausführungsformen mithilfe einer CVD konform ausgebildet, wie in 8 dargestellt, und ein großer Spalt (Abschnitt mit niedriger Höhe) wird zwischen den gestapelten Strukturen MC2 und MC3 ausgebildet. Die Dicke T1 der dritten leitfähigen Schicht 50, die an einer flachen Fläche von einer oberen Fläche der ersten dielektrischen Schicht 20 zu einer obersten Fläche der dritten leitfähigen Schicht 50 gemessen wird, liegt in einigen Ausführungsformen in einem Bereich von ungefähr 40 nm bis ungefähr 200 nm. In bestimmten Ausführungsformen liegt die Dicke T2 der dritten leitfähigen Schicht 50 von einer oberen Fläche der Hartmaskenschicht 42 zu einer obersten Fläche der dritten leitfähigen Schicht 50 in einem Bereich von ungefähr 20 nm bis ungefähr 100 nm. In einigen Ausführungsformen liegt ein Verhältnis der Dicken T1/T2 in einem Bereich von ungefähr 10/1 bis ungefähr 2/1.
  • Wie in 9 dargestellt, wird anschließend eine erste Planarisierungsschicht 52 über der dritten leitfähigen Schicht 50 ausgebildet. Die Dicke T3 der ersten Planarisierungsschicht 52, die an einem unteren flachen Abschnitt der dritten leitfähigen Schicht 50 zwischen gestapelten Strukturen MC2 und MC3 gemessen wird, liegt in einigen Ausführungsformen in einem Bereich von ungefähr 60 nm bis ungefähr 300 nm. In bestimmten Ausführungsformen liegt die Dicke T4 der ersten Planarisierungsschicht 52, die an der Oberseite der dritten leitfähigen Schicht 50, wo die dritte leitfähige Schicht 50 über der Hartmaskenschicht 42 liegt, gemessen wird, in einem Bereich von ungefähr 20 nm bis ungefähr 50 nm. Nachdem die erste Planarisierungsschicht 52 ausgebildet wurde, beträgt in einigen Ausführungsformen die Höhe der gestapelten Struktur ungefähr 200 nm bis ungefähr 400 nm. In einigen Ausführungsformen liegt ein Verhältnis der Dicken T3/T4 in einem Bereich von ungefähr 15/1 bis ungefähr 3/1.
  • In einigen Ausführungsformen wird die erste Planarisierungsschicht 52 aus einem organischen Material, wie z.B. einem Kohlenstoffgerüstpolymer, das eine niedrige Viskosität aufweist, gefertigt. In bestimmten Ausführungsformen wird die erste Planarisierungsschicht 52 aus einem Planarisierungsschichtmaterial gefertigt, das eine Viskosität von weniger als ungefähr 1,2 Centipoise aufweist. In einigen Ausführungsformen ist das Planarisierungsschichtmaterial ein aromatisches Harz/Propylenglykolmonomethyletheracetatmaterial, wie z.B. JSR NFC HM8088-7, das von SR Corporation erhältlich ist. Die niedrige Viskosität ermöglicht es, dass sich die Planarisierungsschicht gleichmäßig ausbreitet und eine glatte, flache Fläche über den gestapelten Strukturen und Tälern zwischen den Paaren von gestapelten Merkmalen bildet. Wenn die Viskosität des Planarisierungsschichtmaterials größer ist als 1,2 Centipoise, können mehrere Auftragungen des Planarisierungsmaterials erforderlich sein, um eine vollständige Abdeckung zu erzielen, was den zum Ausbilden der Planarisierungsschicht erforderlichen Zeitbetrag verlängert. Außerdem fließt das Material mit einer höheren Viskosität möglicherweise nicht gleichmäßig über der gesamten Fläche der gerade planarisierten Vorrichtung, was zu einer Randdünnung der Planarisierung an Rändern der Vorrichtung führt. Außerdem kann das Verwenden des Planarisierungsmaterials mit einer höheren Viskosität das Verwenden einer Dammstruktur zum Gewährleisten der Planarität notwendig machen, wodurch die Größe der Halbleitervorrichtung erhöht wird. In einigen Ausführungsformen wird ein Backvorgang durchgeführt, der das Planarisierungsmaterial aufbringt, um die Planarisierungsschicht 52 zu härten.
  • Dann wird, wie in 10 dargestellt, ein Planarisierungsvorgang durchgeführt, um einen oberen Bereich der Planarisierungsschicht 52 und einen oberen Bereich der dritten leitfähigen Schicht 50 zu entfernen. In einigen Ausführungsformen umfassen geeignete Planarisierungsvorgänge ein chemisch-mechanisches Polieren (CMP) oder einen Rückätzvorgang unter Verwendung geeigneter Nassätz- oder Trockenätztechniken. In einigen Ausführungsformen wird ein Plasma-Trockenätzvorgang verwendet.
  • Nach dem ersten Rückätzvorgang wird ein zweiter Rückätzvorgang durchgeführt, um die Dicke der dritten leitfähigen Schicht 50 weiter zu reduzieren, wie in 11 dargestellt, und die erste Planarisierungsschicht 52 wird in einigen Ausführungsformen vollständig entfernt. Mithilfe des zweiten Rückätzvorgangs werden ein Lösch-Gate 50E und ein Auswahl-Gate (Wortleitung) 50S ausgebildet.
  • Wie in 11 dargestellt, wird das Lösch-Gate 50E zwischen einem Paar gestapelte Strukturen MC1, MC2 angeordnet, und das Auswahl-Gate 50S wird auf den gegenüberliegenden Seiten des Paars gestapelte Strukturen angeordnet, wo das Lösch-Gate 50E nicht ausgebildet wird. Wie in 11 dargestellt, ist es zu beachten, dass bei dieser Stufe des Herstellungsprozesses das Auswahl-Gate eines Paars gestapelte Strukturen MC1, MC2 mit dem Auswahl-Gate einer benachbarten des Paars der gestapelten Strukturen (MC3) verbunden (nicht von ihr getrennt) ist, wie in 11 dargestellt.
  • Wie in 12 dargestellt, wird, nachdem die Auswahl-Gates 50S und die Lösch-Gates 50E durch Ätzen der dritten leitfähigen Schicht 50 ausgebildet wurden, eine Hartmaske 54 über der Struktur von 11 ausgebildet, indem eine erste Hartmaskenschicht 56 und eine zweite Hartmaskenschicht 59 über der ersten Hartmaskenschicht 56 ausgebildet werden. In einigen Ausführungsformen wird die erste Hartmaskenschicht 56 aus einem auf Siliziumoxid basierenden dielektrischen Material, wie z.B. Siliziumdioxid, gefertigt, und die zweite Hartmaskenschicht 58 wird aus einem auf Siliziumnitrid basierenden dielektrischen Material, wie z.B. SiN oder SiON, gefertigt.
  • Außerdem wird, wie in 12 dargestellt, eine zweite Planarisierungsschicht 60 über der Hartmaske 54 ausgebildet. In einigen Ausführungsformen wird die zweite Planarisierungsschicht 60 aus demselben Material wie die erste Planarisierungsschicht 52 ausgebildet, wie z.B. einem Kohlenstoffgerüstpolymer-Material, das eine Viskosität von weniger als ungefähr 1,2 Centipoise aufweist. In anderen Ausführungsformen ist die zweite Planarisierungsschicht 60 ein anderes Material als die erste Planarisierungsschicht 52. In bestimmten Ausführungsformen ist die zweite Planarisierungsschicht 60 ein Material mit einer höheren Viskosität als die erste Planarisierungsschicht 52. Eine Fotolackschicht 62 wird anschließend über der zweiten Planarisierungsschicht 60 ausgebildet, und der Fotolack wird strukturiert, um Öffnungen 64 über der Struktur von 11 auszubilden.
  • Durch Verwenden der Fotolackstruktur 62 als einer Ätzmaske werden die erste und die zweite Hartmaskenschicht 56, 58 strukturiert, und dann wird die dritte leitfähige Schicht 50, wie z.B. durch Ätzen, strukturiert, um einen Abschnitt des unteren Bereichs der dritten leitfähigen Schicht 50 zu entfernen, wodurch die Auswahl-Gates durch eine Öffnung 64' getrennt werden, wie in 13 dargestellt. Während und/oder nach dem Ätzen der dritten leitfähigen Schicht 50 wird die zweite Hartmaskenschicht 56 entfernt, und die zweite Planarisierungsschicht 62 wird vollständig entfernt.
  • Es versteht sich, dass die in 13 dargestellte Struktur weiteren CMOS-Prozessen unterzogen wird, um verschiedene Merkmale, wie z.B. Durchkontaktierungen, Verbindungsmetallschichten und Passivierungsschichten usw., auszubilden.
  • 14A bis 14D zeigen Beispiele für Querschnittsansichten des Gebiets nichtflüchtiger Speicherzellen und des Logikgebiets einer Halbleitervorrichtung, die sequenziellen Stufen des Herstellungsprozesses gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellen. 14A bis 14D zeigen auch Ausführungsformen, in denen die Hartmaskenschicht 42 drei Schichten umfasst, zum Beispiel eine aus Siliziumoxid gefertigte untere Schicht 42-1, eine aus Siliziumnitrid gefertigte mittlere Schicht 42-2, und eine aus Siliziumoxid gefertigte obere Schicht 42-3, und die ersten Seitenwandspacer 45 umfassen einen ONO-Film, der eine Siliziumnitrid-Schicht 45-2 aufweist, die zwischen zwei Siliziumoxid-Schichten 45-1 und 45-3 angeordnet ist. In anderen Ausführungsformen wird die untere Schicht 42-1 aus Siliziumnitrid gefertigt, die mittlere Schicht 42-2 wird aus Siliziumoxid gefertigt, und die obere Schicht 42-3 wird aus Siliziumnitrid gefertigt.
  • Wie in 14A dargestellt, wird die erste Planarisierungsschicht 52 über dem NVM-Zellengebiet 110 und dem Logikgebiet 120 ausgebildet. Eine Hartmaskenschicht 70, die eine Nitridschicht 72 und eine Oxidschicht 74 umfasst, wird über der dritten leitfähigen Schicht 50 im Logikgebiet 120 ausgebildet, um die dritte leitfähige Schicht 50 im Logikgebiet 120 während eines anschließenden Ätzens der dritten leitfähigen Schicht 50 im NVM-Zellengebiet 110 zu schützen.
  • Dann wird, wie in 14B dargestellt, ein erster Rückätzvorgang durchgeführt, um einen oberen Abschnitt der dritten Polysiliziumschicht 50, der ersten Planarisierungsschicht 52 im NVM-Zellengebiet 110 und der ersten Planarisierungsschicht 52 im Logikgebiet 120 unter Verwendung von Plasma-Trockenätzen zu entfernen.
  • Nach dem ersten Rückätzvorgang wird ein zweiter Rückätzvorgang durchgeführt, um die Dicke der dritten leitfähigen Schicht 50 im NVM-Zellengebiet 110 und der Oxidschicht 72 im Logikgebiet 120 weiter zu reduzieren, wie in 14C dargestellt. Die Nitridschicht 72 wird von dem Bereich über der dritten leitfähigen Schicht 50 im Logikgebiet 120 und jegliche verbleibende erste Planarisierungsschicht 52 wird von dem NVM-Zellengebiet 110 entfernt, wie in 14D dargestellt. Die Nitridschicht 72 und jegliche verbleibende erste Planarisierungsschicht 52 werden mithilfe geeigneter Trockenätz- oder Nassätztechniken entfernt. In einigen Ausführungsformen wird die Nitridschicht 72 unter Verwendung eines Ätzvorgangs mit heißer Phosphorsäure entfernt. In einigen Ausführungsformen wird jegliche verbleibende erste Planarisierungsschicht 52 unter Verwendung eines Piranha-Ätzens (Schwefelsäure und Wasserstoffperoxid) oder eines Sauerstoffplasmaätzens entfernt.
  • 15 zeigt ein Beispiel einer Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung, die ein NVM-Zellengebiet und ein Logikgebiet aufweist. Wie dargestellt, umfasst ein nicht flüchtiges Speicherarray gemäß einigen Ausführungsformen der Offenbarung mehrere Paare Gatestrukturen (GS). Die Gatestrukturen GS umfassen ein Paar Steuergates (CG) mit einem Lösch-Gate (EG) zwischen den Steuergates (CG). Ein Paar Auswahl-Gates (SG) wird in einigen Ausführungsformen auf jeder Seite der Steuergates (CG) ausgebildet. Außerdem wird ein Paar Floating-Gates (FG) unterhalb jedes Steuergate (CG) ausgebildet. Drei Gatestrukturen (GS) sind in dieser Ausführungsform dargestellt, jedoch ist das NVM-Zellengebiet nicht auf drei Gatestrukturen beschränkt, und einige Ausführungsformen umfassen eine geringere oder eine größere Anzahl von Gatestrukturen.
  • Das Logikgebiet 160 umfasst eine oder mehrere Gateelektrodenstrukturen 165, die in einigen Ausführungsformen durch eine dielektrische Zwischenschicht 170 umgeben und durch flache Grabenisolationsgebiete 175, die im Substrat 10 ausgebildet sind, getrennt sind.
  • 16 zeigt ein Beispiel einer Vergleichsquerschnittsansicht einer der verschiedenen Stufen eines Prozesses zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Offenbarung.
  • Ein hochviskoses Planarisierungsmaterial weist eine Viskosität auf, die größer ist als ungefähr 1,2 Centipoise. Das hochviskose Planarisierungsmaterial kann eine Viskosität aufweisen, die größer ist als 2 Centipoise. Ein niedrigviskoses Planarisierungsmaterial weist eine Viskosität von weniger als ungefähr 1,2 Centipoise auf. Eine dielektrische Schicht 90 kann am Rand eines NVM-Zellengebiets ausgebildet werden. In einigen Ausführungsformen umfasst die dielektrische Schicht 90 eine Oxidschicht 94, die über einer Nitridschicht 92 liegt. Die dielektrische Schicht wird auf einer leitfähigen Schicht, wie z.B. einer Polysiliziumschicht 50, angeordnet.
  • In einem Fall, in dem das hochviskose Planarisierungsmaterial 80 als ein Planarisierungsmaterial während des Herstellungsprozesses verwendet wird, kann aufgrund von Reflow-Problemen des hochviskosen Planarisierungsmaterials ein Randdünnen des Planarisierungsmaterials 80 auftreten. Die Viskosität des hochviskosen Planarisierungsmaterials 80 kann einen ungleichmäßigen Fluss des Planarisierungsmaterials verursachen, und die hochviskosen Planarisierungsmaterialien müssen möglicherweise in mehreren Stufen aufgebracht werden, wodurch die Zeitdauer des Beschichtungsvorgangs verlängert wird. Aufgrund der Reflow-Probleme des hochviskosen Planarisierungsmaterials kann ein Unterschied der Höhe des hochviskosen Planarisierungsmaterials ΔT5 zwischen dem Randbereich und dem über den NVM-Gatestrukturen liegenden Bereich vorhanden sein.
  • Ausführungsformen der vorliegenden Offenbarung verwenden jedoch anstelle eines hochviskosen Materials ein niedrigviskoses Planarisierungsmaterial für die Planarisierungsschicht 52, das eine Viskosität von weniger als 1,2 Centipoise aufweist. Die niedrigviskose Planarisierungsschicht 52 weist eine flache obere Fläche auf, wie in 16 dargestellt. Ein Unterschied der Höhe der Planarisierungsschicht ΔT6 zwischen dem Randbereich und dem über den NVM-Gatestrukturen liegenden Bereich beim Verwenden des niedrigviskosen Planarisierungsmaterials beträgt weniger als der Höhenunterschied ΔT5 des hochviskosen Planarisierungsmaterials 80. Daher ist ΔT6 < ΔT5.
  • In Ausführungsformen der Offenbarung wird eine einzelne Schicht des niedrigviskosen Planarisierungsmaterials anstelle einer oder mehreren Schichten des hochviskosen Planarisierungsmaterials verwendet. Die einzelne Schicht des niedrigviskosen Planarisierungsmaterials dieser Offenbarung verursacht keine Randdünnung wie das hochviskose Planarisierungsmaterial.
  • 17 zeigt eine Draufsicht auf eine gemäß der vorliegenden Offenbarung ausgebildete nichtflüchtige Speicherhalbleitervorrichtung. Das in der vorliegenden Offenbarung verwendete niedrigviskose Planarisierungsmaterial ermöglicht es, dass NVM-Halbleitervorrichtungen ausgebildet werden, die eine reduzierte Größe aufweisen. Wie in 17 dargestellt, erstreckt sich in einer Ausführungsform der vorliegenden Offenbarung, die das niedrigviskose Planarisierungsmaterial verwendet, das Dummy-Gebiet 130 zwischen dem Logikgebiet 120 und dem Zellengebiet 110 über eine Länge Li. In einigen Ausführungsformen umgibt das Dummy-Gebiet 130, das eine Breite L1 aufweist, das Zellengebiet. Einige Halbleitervorrichtungen werden mit einer Dammstruktur ausgebildet, die das NVM-Zellengebiet 110 des Rands des nichtflüchtigen Speicherarrays umgibt, um Reflow-Probleme bei hoher Viskosität zu vermeiden. Die Dammstruktur vergrößert die Breite L1 des das NVM-Zellengebiet umfassenden Dummy-Gebiets 130 um die Breite der Dammstruktur. Dadurch wird die Gesamtgröße einer Halbleitervorrichtung, die eine Dammstruktur verwendet, um die zweifache Breite der Dammstruktur sowohl in der X- als auch der Y-Richtung bei einer Betrachtung in einer Draufsicht vergrößert. Daher können Halbleitervorrichtungen gemäß der vorliegenden Offenbarung, die das niedrigviskose Planarisierungsmaterial verwenden, im Vergleich mit einer Halbleitervorrichtung, die eine Dammstruktur verwendet, größenmäßig um die zweifache Breite der Dammstruktur sowohl in der X- als auch der Y-Richtung reduziert werden. Bei einigen Halbleitervorrichtungen trennt ein Massegebiet 140 das NVM-Zellengebiet 110 von dem Logikgebiet 120. Das Massegebiet 140 kann die Halbleitervorrichtung vor den schädlichen Auswirkungen der elektrostatischen Entladung schützen.
  • In einigen Ausführungsformen wird das Dummy-Gebiet auf ungefähr die Hälfte der Größe des Dummy-Gebiets einer nichtflüchtigen Speicherhalbleitervorrichtung, die eine Dammstruktur aufweist, reduziert. Daher wird eine Schaltungsdichte in Ausführungsformen der Offenbarung ohne eine Arrayranddünnung erhöht. In einigen Ausführungsformen beträgt die Gesamtfläche der Vorrichtung gemäß der vorliegenden Offenbarung 10 % bis 20 % weniger als einer Vorrichtung mit einer Dammstruktur.
  • Durch Verwenden eines niedrigviskosen Kohlenstoffgerüstpolymers als einer unteren Schicht wird ein vereinfachter Prozess zum Planarisieren einer nichtflüchtigen Speicherzelle bereitgestellt. Außerdem wird die Gesamtgröße der nichtflüchtigen Speicherzelle verkleinert, da kein Platz durch die Dammstruktur in Anspruch genommen wird. Außerdem ist der Herstellungsprozess effizienter, da zum Angehen von Reflow-Problemen eines hochviskosen Planarisierungsmaterials mehrere Aufbringungsschritte des hochviskosen Planarisierungsmaterials erforderlich sein können, wobei jede Auftragung Zeit zum Aufbringen und Härten in Anspruch nimmt. Gemäß der vorliegenden Offenbarung wird lediglich eine Auftragung eines niedrigviskosen Planarisierungsmaterials benötigt, weswegen der Herstellungsprozess gemäß dieser Offenbarung die zum Auftragen und Härten mehrerer Schichten benötigte Zeit eliminiert.
  • Ausführungsformen, die NVM- und Logikgebiete einer Halbleitervorrichtung umfassen, werden in der vorliegenden Offenbarung erläutert, die vorliegende Offenbarung ist jedoch nicht auf Halbleitervorrichtungen beschränkt, die NVM- und Logikgebiete umfassen. Die vorliegende Offenbarung ist auf beliebige Situationen anwendbar, in denen Gebiete mit wesentlichen Unterschieden der Dichte oder Topografie vorhanden sind und eine ebene/flache Fläche erforderlich ist. Zum Beispiel sind die Verfahren der vorliegenden Offenbarung auf Halbleitervorrichtungen anwendbar, die Gebiete mit unterschiedlichen Transistordichten aufweisen.
  • Die vorliegende Offenbarung ist auch auf ein Mischsignal-System auf einem Chip (System-on-Chip) anwendbar, das eine Kombination von analogen Schaltungen, digitalen Schaltungen und intrinsischen Mischsignal-Schaltungen sein kann. Integrierte Mischsignal-Schaltungen enthalten sowohl digitale als auch analoge Schaltungen auf demselben Chip, wie z.B. einen Mikroprozessor und einen Verstärker auf demselben Chip. Integrierte Mischsignal-Schaltungen werden häufig verwendet, um analoge Signale in digitale Signale umzuwandeln, so dass digitale Vorrichtungen sie verarbeiten können. Beispiele für integrierte Mischsignal-Schaltungen umfassen Datenumsetzer, die eine Delta-Sigma-Modulation verwenden, Analog-Digital-Wandler/Digital-Analog-Wandler, die Fehlererkennung und -korrektur verwenden, und digitale Radiochips. Digital gesteuerte Soundchips sind auch Mischsignal-Schaltungen. Mischsignal-Chips wie diese weisen Gebiete unterschiedlicher Topografie und Merkmaldichte auf. Eine verbesserte Planarisierung dieser Vorrichtungen kann unter Verwendung der hier offenbarten Techniken erzielt werden.
  • Es versteht sich, dass nicht alle Vorteile hier notwendigerweise besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und andere Ausführungsforme oder Beispiele andere Vorteile bieten können.
  • Eine Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zum Herstellen einer nichtflüchtigen Speicherhalbleitervorrichtung. Das Verfahren umfasst ein Ausbilden mehrerer Speicherzellen auf einem Gebiet nichtflüchtiger Speicherzellen eines Halbleitersubstrats. Eine leitfähige Schicht wird über den mehreren Speicherzellen ausgebildet. Eine erste Planarisierungsschicht eines Planarisierungsmaterials, das eine Viskosität von weniger als ungefähr 1,2 Centipoise aufweist, wird über den mehreren Speicherzellen ausgebildet. Ein Planarisierungsvorgang wird an der ersten Planarisierungsschicht und der leitfähigen Schicht durchgeführt, wodurch ein oberer Bereich der ersten Planarisierungsschicht und ein oberer Bereich der leitfähigen Schicht entfernt werden. Abschnitte eines unteren Bereichs der leitfähigen Schicht zwischen den Speicherzellen werden vollständig entfernt. In einigen Ausführungsformen umfasst jede Speicherzelle ein erstes und ein zweites Steuergate mit einem Lösch-Gate zwischen dem ersten und dem zweiten Steuergate, ein erstes und ein zweites Auswahl-Gate, die jeweils außerhalb des ersten und des zweiten Steuergates angeordnet sind, und ein erstes und ein zweites Floating-Gate, die jeweils unterhalb des ersten und des zweiten Steuergates ausgebildet sind. In einigen Ausführungsformen umfasst das Verfahren ein Ausbilden einer Hartmaskenschicht auf den mehreren Speicherzellen, bevor Abschnitte des unteren Bereichs der leitfähigen Schicht zwischen den Speicherzellen selektiv entfernt werden. In einigen Ausführungsformen umfasst das Verfahren ein Ausbilden einer zweiten Planarisierungsschicht auf den Speicherzellen nach dem Ausbilden der Hartmaskenschicht. In einigen Ausführungsformen umfasst das Verfahren ein Ausbilden einer Fotolackschicht auf der zweiten Planarisierungsschicht. In einigen Ausführungsformen umfasst das Verfahren eine über dem Halbleitersubstrat angeordnete dielektrische Schicht, und ein Verhältnis einer Dicke T1 der leitfähigen Schicht der dritten leitfähigen Schicht, die an einer flachen Fläche von einer oberen Fläche der dielektrischen Schicht zu einer obersten Fläche der dritten leitfähigen Schicht gemessen wird, zu einer Dicke T2 der leitfähigen Schicht von einer oberen Fläche der Hartmaskenschicht zu einer obersten Fläche der dritten leitfähigen Schicht T1/T2 liegt in einem Bereich von ungefähr 10/1 bis ungefähr 2/1. In einigen Ausführungsformen umfasst das Verfahren ein Ausbilden eines Logikgebiets in einem peripheren Gebiet der Halbleitervorrichtung, das von dem Gebiet nichtflüchtiger Speicherzellen beabstandet ist, und ein Ausbilden eines Massegebiets zwischen dem Logikgebiet und dem Zellengebiet.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher umfasst. Das Verfahren umfasst ein Ausbilden, über einem Substrat, einer gestapelten Struktur, umfassend: eine erste Polysiliziumschicht, die über einer ersten dielektrischen Schicht angeordnet ist, eine zweite dielektrische Schicht, die über der ersten Polysiliziumschicht angeordnet ist, eine zweite Polysiliziumschicht, die über der zweiten dielektrischen Schicht angeordnet ist, eine Abdeckisolationsschicht, die über der zweiten Polysiliziumschicht angeordnet ist, und Seitenwandspacer, die auf gegenüberliegenden Seiten der ersten Polysiliziumschicht, der zweiten dielektrischen Schicht, der zweiten Polysiliziumschicht und der Abdeckisolationsschicht angeordnet sind. Eine dritte Polysiliziumschicht wird über der gestapelten Struktur ausgebildet, wodurch die gestapelte Struktur abgedeckt wird. Eine erste Planarisierungsschicht eines Planarisierungsmaterials, das eine Viskosität von weniger als ungefähr 1,2 Centipoise aufweist, wird über der dritten Polysiliziumschicht ausgebildet. Die erste Planarisierungsschicht und ein oberer Abschnitt der dritten Polysiliziumschicht werden entfernt, wodurch ein Auswahl-Gate und ein Lösch-Gate ausgebildet werden. In einigen Ausführungsformen ist das erste Planarisierungsmaterial ein organisches Material. In einigen Ausführungsformen liegt ein Verhältnis einer Dicke T3 der ersten Planarisierungsschicht, wie sie ausgebildet wird, die an einem unteren flachen Abschnitt der dritten Polysiliziumschicht gemessen wird, zu einer Dicke T4 der ersten Planarisierungsschicht, die an einer obersten flachen Fläche der dritten Polysiliziumschicht gemessen wird, T3/T4 in einem Bereich von ungefähr 15/1 bis ungefähr 3/1. In einigen Ausführungsformen umfasst das Entfernen der ersten Planarisierungsschicht und des oberen Abschnitts der dritten Polysiliziumschicht ein Durchführen eines ersten Rückätzvorgangs unter Verwendung eines ersten Plasmaprozesses, um die erste Planarisierungsschicht und die dritte Polysiliziumschicht teilweise zu entfernen, wodurch die Abdeckisolationsschicht freigelegt wird; und ein Durchführen eines zweiten Rückätzvorgangs unter Verwendung eines zweiten Plasmaprozesses, um eine Dicke der dritten Polysiliziumschicht weiter zu reduzieren, wodurch das Auswahl-Gate und das Lösch-Gate ausgebildet werden. In einigen Ausführungsformen umfasst das Verfahren ein Ausbilden einer Hartmaskenschicht auf der gestapelten Struktur nach dem Entfernen der ersten Planarisierungsschicht und eines oberen Abschnitts der dritten Polysiliziumschicht. In einigen Ausführungsformen umfasst das Verfahren ein Ausbilden einer zweiten Planarisierungsschicht auf der gestapelten Struktur nach dem Ausbilden der Hartmaskenschicht. In einigen Ausführungsformen umfasst das Verfahren ein Ausbilden einer Fotolackschicht auf der zweiten Planarisierungsschicht. In einigen Ausführungsformen umfasst das Verfahren ein Entfernen der Fotolackschicht, der zweiten Planarisierungsschicht und der Hartmaske. In einigen Ausführungsformen sind die erste Planarisierungsschicht und die zweite Planarisierungsschicht unterschiedliche Materialien.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist eine nichtflüchtige Speicherhalbleitervorrichtung, die ein Gebiet nichtflüchtiger Speicherzellen und ein Logikgebiet umfasst. Ein Dummy-Gebiet befindet sich zwischen dem Gebiet nichtflüchtiger Speicherzellen und dem Logikgebiet, und ein Massegebiet befindet sich zwischen dem Dummy-Gebiet und dem Logikgebiet. Das Dummy-Gebiet enthält keine Dammstruktur zwischen dem Gebiet nichtflüchtiger Speicherzellen und dem Logikgebiet. In einigen Ausführungsformen umfasst das Gebiet nichtflüchtiger Speicherzellen mehrere darin ausgebildete nichtflüchtige Speicherzellen. In einigen Ausführungsformen umfasst jede Speicherzelle ein erstes und ein zweites Steuergate mit einem Lösch-Gate zwischen dem ersten und dem zweiten Steuergate, ein erstes und ein zweites Auswahl-Gate, die jeweils außerhalb des ersten und des zweiten Steuergates angeordnet sind, und ein erstes und ein zweites Floating-Gate, die jeweils unterhalb des ersten und des zweiten Steuergates ausgebildet sind. In einigen Ausführungsformen umfasst das Logikgebiet eine oder mehrere Gateelektrodenstrukturen, die durch eine dielektrische Zwischenschicht umgeben und durch flache Grabenisolationsgebiete getrennt sind. In einigen Ausführungsformen umfassen die Floating-Gates und Steuergates Polysilizium. In einigen Ausführungsformen umfassen das Lösch-Gate und das Auswahl-Gate Polysilizium. In einigen Ausführungsformen umfasst die Vorrichtung eine über den Steuergates liegende Abdeckisolationsschicht. In einigen Ausführungsformen umfasst die Abdeckisolationsschicht eine erste Oxidschicht, die über dem Steuergate liegt, eine Nitridschicht, die über der ersten Oxidschicht liegt, und eine über der Nitridschicht liegende zweite Oxidschicht. In einigen Ausführungsformen umfasst die Vorrichtung einen ersten auf Seitenwänden des Steuergates befindlichen Seitenwandspacer, der über dem Floating-Gate liegt. In einigen Ausführungsformen umfasst der erste Seitenwandspacer eine erste Oxidschicht, die über dem Steuergate liegt, eine Nitridschicht, die über der ersten Oxidschicht liegt, und eine über der Nitridschicht liegende zweite Oxidschicht. In einigen Ausführungsformen umfasst die Vorrichtung einen zweiten Seitenwandspacer auf Seitenwänden des ersten Seitenwandspacers und Seitenwänden des Floating-Gates.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher umfasst. Das Verfahren umfasst ein Ausbilden einer ersten dielektrischen Schicht über einem Substrat. Ein erster leitfähiger Film für eine erste leitfähige Schicht wird über der ersten dielektrischen Schicht ausgebildet. Ein zweiter dielektrischer Film für eine zweite dielektrische Schicht wird über dem ersten leitfähigen Film ausgebildet. Ein zweiter leitfähiger Film für eine zweite leitfähige Schicht wird über dem zweiten dielektrischen Film ausgebildet. Ein dritter dielektrischer Film für eine Abdeckisolationsschicht wird über dem zweiten leitfähigen Film ausgebildet. Der dritte dielektrische Film, der zweite leitfähige Film und der zweite dielektrische Film werden strukturiert, wodurch die Abdeckisolationsschicht, die zweite leitfähige Schicht und die zweite dielektrische Schicht ausgebildet werden. Nachdem die Abdeckisolationsschicht, die zweite leitfähige Schicht und die zweite dielektrische Schicht ausgebildet wurden, wird der erste leitfähige Film strukturiert, wodurch die erste leitfähige Schicht ausgebildet wird und ein erster Abschnitt des ersten dielektrischen Films freigelegt wird. Nachdem die erste leitfähige Schicht ausgebildet wurde und der erste Abschnitt des ersten dielektrischen Films freigelegt wurde, werden erste Seitenwandspacer auf gegenüberliegenden Seiten der Abdeckisolationsschicht, der zweiten leitfähigen Schicht, der zweiten dielektrischen Schicht und der ersten leitfähigen Schicht ausgebildet. Ein dritter leitfähiger Film für die dritte leitfähige Schicht wird über dem ersten freigelegten Abschnitt des ersten dielektrischen Films, der Abdeckisolationsschicht und den ersten Seitenwandspacern ausgebildet. Eine erste Planarisierungsschicht eines Planarisierungsmaterials, das eine Viskosität von weniger als ungefähr 1,2 Centipoise aufweist, wird über dem dritten leitfähigen Film ausgebildet, und die erste Planarisierungsschicht und ein oberer Abschnitt des dritten leitfähigen Films werden entfernt, um die dritte leitfähige Schicht auszubilden, wobei die dritte leitfähige Schicht ein Lösch-Gate und ein Auswahl-Gate bildet. In einigen Ausführungsformen werden, nachdem die zweite leitfähige Schicht und die zweite dielektrische Schicht ausgebildet wurden und vor dem Strukturieren des ersten leitfähigen Films, zweite Seitenwandspacer auf gegenüberliegenden Seiten der Abdeckisolationsschicht, der zweiten leitfähigen Schicht und der zweiten dielektrischen Schicht ausgebildet, wobei die ersten Seitenwandspacer über den zweiten Seitenwandspacern ausgebildet werden. In einigen Ausführungsformen umfasst das Entfernen der ersten Planarisierungsschicht und des oberen Abschnitts des dritten leitfähigen Films ein Durchführen eines ersten Rückätzvorgangs unter Verwendung eines ersten Plasmaprozesses, um die erste Planarisierungsschicht und den dritten leitfähigen Film teilweise zu entfernen, wodurch die Abdeckisolationsschicht freigelegt wird, und ein Durchführen eines zweiten Rückätzvorgangs unter Verwendung eines zweiten Plasmaprozesses, um eine Dicke des dritten leitfähigen Films weiter zu reduzieren, damit die dritte leitfähige Schicht ausgebildet wird. In einigen Ausführungsformen umfasst das Verfahren ein Ausbilden einer Hartmaskenschicht auf der Abdeckisolationsschicht und der dritten leitfähigen Schicht, Ausbilden einer zweiten Planarisierungsschicht des Planarisierungsschichtmaterials, das eine Viskosität von weniger als ungefähr 1,2 Centipoise aufweist, auf der Hartmaskenschicht, und Strukturieren der zweiten Planarisierungsschicht, der Hartmaskenschicht und der dritten leitfähigen Schicht, um einen zweiten Abschnitt des ersten dielektrischen Films freizulegen.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist eine nichtflüchtige Speicherhalbleitervorrichtung, die mehrere auf einem Substrat angeordnete Speicherzellenstrukturen umfasst. Jede Speicherzellenstruktur umfasst ein erstes und ein zweites Floating-Gate, die voneinander beabstandet und auf dem Substrat angeordnet sind, ein erstes und ein zweites Steuergate, die voneinander beabstandet und jeweils auf dem ersten und dem zweiten Floating-Gate angeordnet sind, und eine leitfähige Schicht, die auf und zwischen einem Paar benachbarte Speicherzellenstrukturen angeordnet ist, und eine Planarisierungsschicht, die auf der leitfähigen Schicht angeordnet ist. Die Planarisierungsschicht weist eine Viskosität von weniger als ungefähr 1,2 Centipoise auf. In einigen Ausführungsformen umfasst die Vorrichtungsstruktur eine über den Steuergates liegende Abdeckisolationsschicht. In einigen Ausführungsformen umfasst die Abdeckisolationsschicht eine erste Oxidschicht, die über den Steuergates liegt, eine Nitridschicht, die über der ersten Oxidschicht liegt, und eine über der Nitridschicht liegende zweite Oxidschicht. In einigen Ausführungsformen umfasst die Vorrichtungsstruktur einen ersten Seitenwandspacer auf Seitenwänden des Steuergates, der über dem Floating-Gate liegt. In einigen Ausführungsformen umfasst der erste Seitenwandspacer eine erste Oxidschicht, die über dem Steuergate liegt, eine Nitridschicht, die über der ersten Oxidschicht liegt, und eine zweite Oxidschicht, die über der Nitridschicht liegt. In einigen Ausführungsformen umfasst die Vorrichtungsstruktur einen zweiten Seitenwandspacer auf Seitenwänden des ersten Seitenwandspacers und Seitenwänden des Floating-Gates.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist eine nichtflüchtige Speicherhalbleitervorrichtung, die mehrere auf einem Substrat angeordnete Speicherzellenstrukturen umfasst. Jede Speicherzellenstruktur umfasst ein erstes und ein zweites Floating-Gate, die voneinander beabstandet und auf dem Substrat angeordnet sind, ein erstes und ein zweites Steuergate, die voneinander beabstandet und jeweils auf dem ersten und dem zweiten Floating-Gate angeordnet sind, ein Lösch-Gate, das zwischen dem ersten und dem zweiten Floating-Gate angeordnet ist, eine Hartmaskenschicht, die auf und zwischen einem Paar benachbarte Speicherzellenstrukturen angeordnet ist, und eine Planarisierungsschicht, die auf der Hartmaskenschicht angeordnet ist. Die Planarisierungsschicht weist eine Viskosität von weniger als ungefähr 1,2 Centipoise auf. In einigen Ausführungsformen umfasst die Vorrichtungsstruktur eine Abdeckisolationsschicht, die über den Steuergates liegt, wobei die Abdeckisolationsschicht eine erste Oxidschicht, die über den Steuergates liegt, eine Nitridschicht, die über der ersten Oxidschicht liegt, und eine zweite Oxidschicht, die über der Nitridschicht liegt, umfasst. In einigen Ausführungsformen umfasst die Vorrichtungsstruktur einen über dem Floating-Gate liegenden ersten Seitenwandspacer auf Seitenwänden des Steuergates, wobei der erste Seitenwandspacer eine erste Oxidschicht, die über den Seitenwänden der Steuergates liegt, eine Nitridschicht, die über der ersten Oxidschicht liegt, und eine zweite Oxidschicht, die über der Nitridschicht liegt, umfasst.

Claims (20)

  1. Verfahren (200) zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung umfassend: Ausbilden (S210) mehrerer Speicherzellen auf einem Gebiet nichtflüchtiger Speicherzellen eines Halbleitersubstrats (10), Ausbilden (S220) einer leitfähigen Schicht (50) über den mehreren Speicherzellen, Ausbilden (S230) einer ersten Planarisierungsschicht (52) eines Planarisierungsmaterials, das eine Viskosität von weniger als ungefähr 0,0012 Pa⋅s aufweist, über den mehreren Speicherzellen, Durchführen (S240) eines Planarisierungsvorgangs an der ersten Planarisierungsschicht (52) und der leitfähigen Schicht (50), wodurch ein oberer Bereich der ersten Planarisierungsschicht (52) und ein oberer Bereich der leitfähigen Schicht (50) entfernt werden, und Ausbilden einer Hartmaskenschicht (54) über den mehreren Speicherzellen, und vollständiges Entfernen (S250) von Abschnitten eines unteren Bereichs der leitfähigen Schicht (50) zwischen den Speicherzellen.
  2. Verfahren (200) nach Anspruch 1, wobei jede Speicherzelle umfasst: ein erstes und ein zweites Steuergate (40) mit einem Lösch-Gate (50E) zwischen dem ersten und dem zweiten Steuergate (40), ein erstes und ein zweites Auswahl-Gate (50S), die jeweils außerhalb des ersten und des zweiten Steuergates (40) angeordnet sind, und ein erstes und ein zweites Floating-Gate (30), die jeweils unterhalb des ersten und des zweiten Steuergates (40) ausgebildet sind.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden der Hartmaskenschicht (54) ferner umfasst: Ausbilden einer ersten Hartmaskenschicht (56) über den mehreren Speicherzellen, wobei die erste Hartmaskenschicht (56) aus einem auf Siliziumoxid basierenden dielektrischen Material besteht, und Ausbilden einer zweiten Hartmaskenschicht (58) über der ersten Hartmaskenschicht (56), wobei die zweite Hartmaskenschicht (58) aus einem auf Siliziumnitrid basierenden dielektrischen Material besteht.
  4. Verfahren nach Anspruch 3, das ferner ein Ausbilden einer zweiten Planarisierungsschicht (60) auf den Speicherzellen nach dem Ausbilden der Hartmaskenschicht (54) umfasst.
  5. Verfahren nach Anspruch 4, das ferner ein Ausbilden einer Fotolackschicht (62) auf der zweiten Planarisierungsschicht (60) umfasst.
  6. Verfahren nach einem der Ansprüche 3 bis 5, wobei eine dielektrische Schicht (20) über dem Halbleitersubstrat (10) angeordnet wird, und wobei ein Verhältnis einer Dicke T1 der leitfähigen Schicht der dritten leitfähigen Schicht (50), die an einer flachen Fläche von einer oberen Fläche der dielektrischen Schicht (20) zu einer obersten Fläche der dritten leitfähigen Schicht (50) gemessen wird, zu einer Dicke T2 der leitfähigen Schicht von einer oberen Fläche der Hartmaskenschicht (42) zu einer obersten Fläche der dritten leitfähigen Schicht (50), T1/T2, in einem Bereich von ungefähr 10/1 bis ungefähr 2/1 liegt.
  7. Verfahren (200) nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden eines Logikgebiets (120) in einem peripheren Gebiet des Halbleitersubstrats (10), das von dem Gebiet nichtflüchtiger Speicherzellen (110) beabstandet ist, und Ausbilden eines Massegebiets (140) zwischen dem Logikgebiet (120) und dem Zellengebiet (110).
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher umfasst, wobei das Verfahren umfasst: Ausbilden, über einem Substrat (10), einer gestapelten Struktur (MC1, MC2, MC3, MC4), umfassend: eine erste Polysiliziumschicht (30), die über einer ersten dielektrischen Schicht (20) angeordnet ist, eine zweite dielektrische Schicht (35), die über der ersten Polysiliziumschicht (30) angeordnet ist, eine zweite Polysiliziumschicht (40), die über der zweiten dielektrischen Schicht (35) angeordnet ist, eine Abdeckisolationsschicht (42), die über der zweiten Polysiliziumschicht (40) angeordnet ist, und Seitenwandspacer (48), die auf gegenüberliegenden Seiten der ersten Polysiliziumschicht (30), der zweiten dielektrischen Schicht (35), der zweiten Polysiliziumschicht (40) und der Abdeckisolationsschicht (42) angeordnet sind, Ausbilden einer dritten Polysiliziumschicht (50) über der gestapelten Struktur (MC1, MC2, MC3, MC4), wodurch die gestapelte Struktur abgedeckt wird, Ausbilden einer ersten Planarisierungsschicht (52) eines Planarisierungsmaterials, das eine Viskosität von weniger als ungefähr 0,0012 Pa⋅s aufweist, über der dritten Polysiliziumschicht (50), und Entfernen der ersten Planarisierungsschicht (52) und eines oberen Abschnitts der dritten Polysiliziumschicht (50), wodurch ein Auswahl-Gate (50S) und ein Lösch-Gate (50E) ausgebildet werden.
  9. Verfahren nach Anspruch 8, wobei das erste Planarisierungsmaterial (52) ein organisches Material ist.
  10. Verfahren nach Anspruch 8 oder 9, wobei ein Verhältnis einer Dicke T3 der gebildeten ersten Planarisierungsschicht (52), die an einem unteren flachen Abschnitt der dritten Polysiliziumschicht (50) gemessen wird, zu einer Dicke T4 der ersten Planarisierungsschicht (52), die an einer obersten flachen Fläche der dritten Polysiliziumschicht (50) gemessen wird, T3/T4, in einem Bereich von ungefähr 15/1 bis ungefähr 3/1 liegt.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das Entfernen der ersten Planarisierungsschicht (52) und des oberen Abschnitts der dritten Polysiliziumschicht (50) umfasst: Durchführen eines ersten Rückätzvorgangs unter Verwendung eines ersten Plasmaprozesses, um die erste Planarisierungsschicht (52) und die dritte Polysiliziumschicht (50) teilweise zu entfernen, wodurch die Abdeckisolationsschicht (42) freigelegt wird, und Durchführen eines zweiten Rückätzvorgangs unter Verwendung eines zweiten Plasmaprozesses, um eine Dicke der dritten Polysiliziumschicht (50) weiter zu reduzieren, wodurch das Auswahl-Gate (50S) und das Lösch-Gate (50E) ausgebildet werden.
  12. Verfahren nach einem der Ansprüche 8 bis 11, das ferner ein Ausbilden einer Hartmaskenschicht (54) auf der gestapelten Struktur (MC1, MC2, MC3, MC4) nach dem Entfernen der ersten Planarisierungsschicht (52) und eines oberen Abschnitts der dritten Polysiliziumschicht (50) umfasst.
  13. Verfahren nach Anspruch 12, das ferner ein Ausbilden einer zweiten Planarisierungsschicht (60) auf der gestapelten Struktur (MC1, MC2, MC3, MC4) nach dem Ausbilden der Hartmaskenschicht (54) umfasst.
  14. Verfahren nach Anspruch 13, das ferner ein Ausbilden einer Fotolackschicht (62) auf der zweiten Planarisierungsschicht (60) umfasst.
  15. Verfahren nach Anspruch 14, das ferner ein Entfernen der Fotolackschicht (62), der zweiten Planarisierungsschicht (60) und der Hartmaskenschicht (54) umfasst.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei die erste Planarisierungsschicht (52) und die zweite Planarisierungsschicht (60) unterschiedliche Materialien sind.
  17. Nichtflüchtige Halbleiterspeichervorrichtung, umfassend: ein Gebiet nichtflüchtiger Speicherzellen (110), ein Logikgebiet (120), ein Dummy-Gebiet (130) zwischen dem Gebiet (110) nichtflüchtiger Speicherzellen und dem Logikgebiet (120), und ein Massegebiet (140) zwischen dem Dummy-Gebiet (130) und dem Logikgebiet (120), wobei das Dummy-Gebiet (130) keine Dammstruktur zwischen dem Gebiet (110) nichtflüchtiger Speicherzellen und dem Logikgebiet (120) enthält.
  18. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 17, wobei das Gebiet (110) nichtflüchtiger Speicherzellen mehrere darin ausgebildete nichtflüchtige Speicherzellen umfasst.
  19. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 18, wobei jede Speicherzelle umfasst: ein erstes und ein zweites Steuergate (40) mit einem Lösch-Gate (50E) zwischen dem ersten und dem zweiten Steuergate (40), ein erstes und ein zweites Auswahl-Gate (50S), die jeweils außerhalb des ersten und des zweiten Steuergates (40) angeordnet sind, und ein erstes und ein zweites Floating-Gate (30), die jeweils unterhalb des ersten und des zweiten Steuergates (40) ausgebildet sind.
  20. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 18 oder 19, wobei das Logikgebiet (120) umfasst: eine oder mehrere Gateelektrodenstrukturen (165) die durch eine dielektrische Zwischenschicht umgeben und durch flache Grabenisolationsgebiete (175) getrennt sind.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510544B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory semiconductor device and manufacturing method thereof
US10825914B2 (en) * 2017-11-13 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method of semiconductor device
TWI830781B (zh) * 2019-09-24 2024-02-01 聯華電子股份有限公司 具記憶體模組之半導體結構的平坦化方法
US20210143275A1 (en) * 2019-11-11 2021-05-13 Integrated Silicon Solution Inc. Finfet stack gate memory and mehod of forming thereof
US11355507B2 (en) * 2020-05-29 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TW202329234A (zh) * 2022-01-07 2023-07-16 南亞科技股份有限公司 具有不同深度特徵之半導體元件結構的製備方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040027861A1 (en) 2002-08-07 2004-02-12 Samsung Electronics Co., Ltd. Method of manufacturing split gate flash memory device
US20130183829A1 (en) 2008-12-31 2013-07-18 Sandisk 3D Llc Methods for increased array feature density
US20150084111A1 (en) 2013-09-20 2015-03-26 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US20150349095A1 (en) 2014-06-03 2015-12-03 Globalfoundries Singapore Pte. Ltd. Methods for fabricating integrated circuits with nonvolatile memory devices
US20160020219A1 (en) 2014-07-16 2016-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Recess technique to embed flash memory in soi technology
US20160163722A1 (en) 2014-12-04 2016-06-09 United Microelectronics Corp. Non-volatile memory cell and method of manufacturing the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353242B1 (en) 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
JP2004031448A (ja) * 2002-06-21 2004-01-29 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
KR100527562B1 (ko) 2003-06-30 2005-11-09 주식회사 하이닉스반도체 반도체소자의 저장전극 형성방법
JP4371005B2 (ja) 2004-08-12 2009-11-25 セイコーエプソン株式会社 半導体装置の製造方法及び半導体装置
KR100629364B1 (ko) * 2004-12-28 2006-09-29 삼성전자주식회사 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들
US7183608B2 (en) 2005-05-26 2007-02-27 Macronix International Co., Ltd. Memory array including isolation between memory cell and dummy cell portions
KR100784860B1 (ko) * 2005-10-31 2007-12-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US7626864B2 (en) * 2006-04-26 2009-12-01 Chih-Hsin Wang Electrically alterable non-volatile memory cells and arrays
KR100840657B1 (ko) 2006-07-24 2008-06-24 동부일렉트로닉스 주식회사 트랜지스터 형성 방법
US20080076688A1 (en) 2006-09-21 2008-03-27 Barnes Jeffrey A Copper passivating post-chemical mechanical polishing cleaning composition and method of use
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
KR100997362B1 (ko) * 2008-07-16 2010-11-29 주식회사 동부하이텍 정전 방지 소자 및 정전 방지 소자의 제조 방법, 정전 방지소자의 테스트 방법
US8383479B2 (en) 2009-07-21 2013-02-26 Sandisk Technologies Inc. Integrated nanostructure-based non-volatile memory fabrication
US9774538B2 (en) * 2011-07-15 2017-09-26 At&T Mobility Ii Llc Efficient processing of radio resource requests
TWI555206B (zh) 2012-03-06 2016-10-21 聯華電子股份有限公司 積體電路及其製造方法
JP6081228B2 (ja) 2013-02-28 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6233779B2 (ja) 2013-11-18 2017-11-22 富士フイルム株式会社 変性レジストの剥離方法、これに用いる変性レジストの剥離液および半導体基板製品の製造方法
US9368644B2 (en) 2013-12-20 2016-06-14 Cypress Semiconductor Corporation Gate formation memory by planarization
US9543399B2 (en) 2014-04-04 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Device having sloped gate profile and method of manufacture
KR20150139223A (ko) 2014-06-03 2015-12-11 삼성전자주식회사 반도체 소자
US9356142B2 (en) * 2014-06-20 2016-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern layout to prevent split gate flash memory cell failure
US9349741B2 (en) 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9431257B2 (en) * 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
US9735256B2 (en) 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
KR102389294B1 (ko) * 2015-06-16 2022-04-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160149678A (ko) * 2015-06-19 2016-12-28 삼성전자주식회사 반도체 장치
US10510544B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory semiconductor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040027861A1 (en) 2002-08-07 2004-02-12 Samsung Electronics Co., Ltd. Method of manufacturing split gate flash memory device
US20130183829A1 (en) 2008-12-31 2013-07-18 Sandisk 3D Llc Methods for increased array feature density
US20150084111A1 (en) 2013-09-20 2015-03-26 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US20150349095A1 (en) 2014-06-03 2015-12-03 Globalfoundries Singapore Pte. Ltd. Methods for fabricating integrated circuits with nonvolatile memory devices
US20160020219A1 (en) 2014-07-16 2016-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Recess technique to embed flash memory in soi technology
US20160163722A1 (en) 2014-12-04 2016-06-09 United Microelectronics Corp. Non-volatile memory cell and method of manufacturing the same

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