DE69836943T2 - Planarisierung von einer nicht-konformen Vorrichtungsschicht in Halbleiterherstellung - Google Patents
Planarisierung von einer nicht-konformen Vorrichtungsschicht in Halbleiterherstellung Download PDFInfo
- Publication number
- DE69836943T2 DE69836943T2 DE69836943T DE69836943T DE69836943T2 DE 69836943 T2 DE69836943 T2 DE 69836943T2 DE 69836943 T DE69836943 T DE 69836943T DE 69836943 T DE69836943 T DE 69836943T DE 69836943 T2 DE69836943 T2 DE 69836943T2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- structural elements
- conforming
- over
- spaces
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 title description 5
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 9
- 238000012876 topography Methods 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000003628 erosive effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 210000002381 plasma Anatomy 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
- Das Gebiet der vorliegenden Erfindung betrifft die Halbleiterproduktion und insbesondere das Erreichen einer planaren Oberfläche mittels Abscheidung einer nicht-konformen Schicht.
- Bei der Bauelementproduktion werden eine Isolations-, eine Halbleiter- und eine Leiterschicht auf einem Substrat ausgebildet. Die Schichten werden strukturiert, so dass Strukturelemente und Zwischenräume entstehen. Die Mindestabmessung oder Strukturelementgröße (F) der Strukturelemente und Zwischenräume richtet sich nach dem Auflösungsvermögen der lithografischen Systeme. Die Strukturelemente und Zwischenräume werden so strukturiert, dass Bauelemente entstehen, wie zum Beispiel Transistoren, Kondensatoren und Widerstände. Diese Bauelemente werden dann miteinander verbunden, um eine gewünschte elektrische Funktion zu erreichen, wodurch ein integrierter Schaltkreis (Integrated Circuit – IC) entsteht.
- Bei hochentwickelten IC-Designs haben verschiedene Bauelemente verschiedene Anforderungen, um Bauelementstrukturen von verschiedenen Größen herzustellen. Infolge dessen hat die Bauelementschicht Strukturelemente und Zwischenräume von variierenden Größen, wodurch eine komplexe Topografie entsteht. Ein dielektrisches Material, wie zum Beispiel Oxid, wird zum Ausfüllen der Räume zwischen den Strukturelementen verwendet. Solches Material wird in der Regel mittels verschiedener bekannter chemischer Dampfabscheidungsverfahren abgeschieden. Das abgeschiedene Oxidmaterial bildet eine konforme Schicht über der darunterliegenden Bauelementschicht. Somit umfasst das abgeschiedene Oxidmaterial eine Topografie, die die Topografie der darunterliegenden Schicht widerspiegelt, wodurch die nicht-planare Oberfläche reproduziert wird. Die nicht-planare Oberfläche wird dann zum Beispiel mittels chemisch-mechanischem Polieren planarisiert, so dass eine planare Oberfläche entsteht. Eine planare Oberfläche ist erwünscht, weil sie die Ausbildung weitere Bauelementschichten gestattet, um darüber weitere Bauelementstrukturen auszubilden, wodurch die Bauelementdichte erhöht wird.
- In dem Maße, wie in hochentwickelten IC-Designs die Größe von Strukturelementen abnimmt, werden die Räume zwischen den Strukturelementen kleiner, was zu Strukturelementen mit einem hohen Seitenverhältnis führt. Kleine Strukturelemente mit hohem Seitenverhältnis machen es schwer, die Zwischenräume mit herkömmlichen CVD-Techniken auszufüllen. Um das Lückenfüllen kleinerer Zwischenräume zu erleichtern, ist die chemische Hochdruck-Dampfabscheidung im Plasma (HDP-CVD) von Oxid verwendet worden.
- HDP-CVD-Oxid erzeugt eine nicht-konforme Schicht. Die nicht-konforme Schicht hat eine nicht-planare Oberfläche, die nicht die Topografie der darunterliegenden Schicht widerspiegelt. Die Dicke der Nichtkonformität ist größer über breiten Bauelementstrukturen und dünner über den schmaleren Bauelementstrukturen. Eine solche Topografie bereitet herkömmlichen Planarisierungsregimes Probleme bei der Herstellung einer planaren Oberfläche. Insbesondere kommt es zu einer übermäßigen Erosion der schmaleren Bauelementstrukturen, weil es eine größere Menge von abgeschiedenem Material über den breiteren Bauelementstrukturen gibt als über den schmaleren Bauelementstrukturen. Diese übermäßige Erosion beeinträchtigt den Betrieb oder die Funktion der schmaleren Bauelemente, wodurch der Produktionsertrag sinkt,
EP-A-0 341 898 lehrt ein Verfahren zum Planarisieren einer nicht-konformen Schicht, die über und zwischen schmalen Strukturelementen, die durch schmale Zwischenräume voneinander getrennt sind, und über und zwischen breiten Strukturelementen, die durch breite Zwischenräume getrennt sind, abgeschieden ist, wobei entweder (a) die nicht-konforme Schicht eine geringere Dicke über den breiteren Strukturelementen hat als über den schmaleren Strukturelementen oder (b) die nicht-konforme Schicht über den breiteren Strukturelementen und über den schmaleren Strukturelementen die gleiche Dicke hat. - Gemäß der Erfindung wird ein Verfahren zum Planarisieren einer nicht-konformen Schicht nach Anspruch 1 bereitgestellt.
- Die Erfindung betrifft die Produktion integrierter Schaltkreise. Insbesondere stellt die Erfindung ein Verfahren zur Herstellung einer planaren Oberfläche über einer nicht-konformen Schicht bereit, insbesondere einer Schicht, die über einer komplexen Topografie abgeschieden wurde, die schmale Strukturelemente mit schmalen Lücken und breite Strukturelemente und breiten Lücken umfasst. Das Verfahren beinhaltet das Abscheiden einer nicht-konformen Bauelementschicht über der Oberfläche des Substrats zum Ausfüllen der schmalen und breiten Zwischenräume, wobei die nicht-konforme Bauelementschicht eine Dicke über den breiten Strukturelementen hat, die größer ist als die Dicke über den schmalen Strukturelementen. Eine konforme Schicht wird über der nicht-konformen Schicht abgeschieden, wobei die Topografie der darunterliegenden nicht-konformen Schicht in der Oberfläche der konformen Schicht widergespiegelt wird. Die Oberfläche des Substrats wird dann planarisiert, wobei die nicht-konforme Schicht als eine Stoppschicht dient. Die Planarisierung erzeugt eine planare Oberfläche zwischen der konformen Schicht und der nicht-konformen Schicht, wobei die nicht-konforme Schicht über den breiten Strukturelementen freigelegt wird. Die Oberfläche wird selektiv zu der konformen Schicht so geätzt, dass im Wesentlichen die nicht-konforme Schicht über den breiten Strukturelementen abgetragen wird, mit Ausnahme kleiner Abschnitte an den Rändern der breiten Strukturelemente, die durch die konforme Schicht geschützt sind. Die konforme Schicht wird dann mittels einer Ätzung abgetragen, wobei nach dem Ätzen die nicht-konforme Schicht über der Oberfläche der schmalen Strukturelemente und kleine Abschnitte am Rand der breiten Strukturelemente zurückbleiben. Eine Polierung wie zum Beispiel CMP erzeugt eine planare Oberfläche mit der Oberfläche der breiten und schmalen Strukturelemente. Die Polierung erzeugt eine im Wesentlichen planare Oberfläche mit verringerter Grübchenbildung in den breiten Zwischenräumen, weil die nicht-konforme Schicht über den breiten Strukturelementen im Wesentlichen abgetragen wurde.
- Für ein besseres Verständnis der vorliegenden Erfindung, und um zu zeigen, wie die vorliegende Erfindung in die Praxis umgesetzt werden kann, wird nun – lediglich beispielhaft – auf die begleitenden Zeichnungen eingegangen, in denen Folgendes zu sehen ist:
-
1a -1g zeigen eine veranschaulichende Ausführungsform der Erfindung zum Herstellen einer planaren Oberfläche auf einer nicht-konformen Schicht. - Die vorliegende Erfindung schafft eine planare Oberfläche nach dem Ausbilden einer nicht-konformen Schicht ohne übermäßige Erosion einiger Bauelementstrukturen. Um das Verstehen der Erfindung zu erleichtern, wird sie im Kontext des Ausbildens einer Flachgrabenisolierung (Shallow Trench Isolation – STI) zum Isolieren von Bauelementen eines IC beschrieben. Jedoch ist die Erfindung bedeutend weiter gefasst und findet Anwendung beim Verringern übermäßiger Erosion eines beliebigen Abschnitts des Polierprozesses.
-
1a -1g zeigen einen Prozess zum Herstellen einer planaren Oberfläche gemäß einer Ausführungsform der Erfindung. Wenden wir uns1a zu, wo ein Querschnitt durch einen Abschnitt eines IC gezeigt ist. Zu solchen ICs gehören Direktzugriffsspeicher (Random Access Memory – RAM), dynamische Direktzugriffsspeicher (Dynamic Random Access Memory – DRAM), synchrone DRAM (Synchronous DRAM – SDRAM) und Nur-Lese-Speicher (Read Only Memory – ROM). Zu weiteren ICs, die hergestellt werden, gehörten anwendungsspezifische integrierte Schaltkreise (Application Specific Integrated Circuits – ASIC) oder beliebige Logikschaltkreise. In der Regel werden mehrere ICs parallel auf dem Wafer hergestellt. Nachdem die Bearbeitung beendet ist, wird der Wafer zertrennt, um die ICs in einzelne Chips aufzutrennen. Die Chips werden dann verkapselt, so dass ein Endprodukt entsteht, das zum Beispiel in Konsumgütern wie zum Beispiel Computersystemen, Zelltelefonen, Persönlichen Digitalen Assistenten (PDAs) und anderen elektronischen Produkten verwendet wird. Jedoch wird die Erfindung zum Erleichtern des Verständnisses im Kontext der Herstellung eines IC beschrieben. Des Weiteren kann sich der IC auf einer beliebigen Verarbeitungsstufe befinden. - Für die Herstellung des IC wird ein Substrat
101 bereitgestellt. Das Substrat umfasst zum Beispiel einen Silizium-Wafer. Andere Halbleitersubstrate wie zum Beispiel Galliumarsenid, Germanium, Silizium auf Isolator (Silicon an Insulator – SOI) oder weitere Halbleitermaterialien sind ebenfalls brauchbar. Das Substrat kann zum Beispiel geringfügig oder stark mit Dotanden einer zuvor festgelegten Leitfähigkeit dotiert sein, um die erwünschten elektrischen Eigenschaften zu erreichen. - Wie gezeigt, sind Bauelementstrukturen, wie zum Beispiel Mesas
110 und112 , die durch Zwischenräume115 und130 voneinander getrennt sind, auf der Oberfläche des Substrats ausgebildet. Obgleich die Bauelementstrukturen, wie gezeigt, zum Beispiel in dem Siliziumsubstrat ausgebildet sind, kann das Substrat selbst übereinandergestapelte Bauelementschichten umfassen. Für die Zwecke der Besprechung werden solche Bauelementstrukturen im vorliegenden Text allgemein als ein Substrat bezeichnet. - In einer veranschaulichenden Ausführungsform stellen die Zwischenräume flache Gräben zum Ausbilden von STIs dar. Die STIs trennen aktive Bauelementregionen, die durch die Mesas dargestellt sind, auf denen Bauelemente ausgebildet sind. In einem integrierten Schaltkreis haben die einzelnen Bauelemente im Allgemeinen verschiedene Größen. Folglich haben auch die aktiven Regionen verschiedene Größen. Wie gezeigt, sind die aktiven Regionen
110 von der schmalen Art, und die aktive Region112 ist von der breiteren Art. Des Weiteren können infolge der unterschiedlichen Größen der aktiven Bereiche die flachen Gräben von der relativ schmalen Art115 oder der breiteren Art130 sein. Die tatsächliche Größe der aktiven Bereiche und der flachen Gräben ist nicht maßgeblich. Da es wünschenswert ist, integrierte Schaltkreisstrukturen mit hoher Bauteildichte herzustellen, entspricht die schmale Art in der Regel ungefähr der kleinsten Strukturelementgröße (F) oder dem Grundmaß, während die breitere Art ungefähr einem größeren Wert als der kleinsten Strukturelementgröße entspricht. Die Oberflächengeometrie des Substrats101 enthält somit aktive Bereiche110 und112 von nahezu konstanter Höhe. Die Breiten der aktiven Bereiche sind wie die Gräben, die sie trennen, unterschiedlich. - Auf den Mesas ist eine Stoppschicht
140 angeordnet. Die Stoppschicht ist zum Beispiel die Hartmaskenschicht, die zum Strukturieren der Strukturelemente verwendet wird. Die Stoppschicht dient auch als ein Polier- oder Ätzstopp für nachfolgende Prozesse. Die Stoppschicht umfasst ein Material, zu dem das Material, das zum Füllen der STIs verwendet wird, selektiv abgetragen werden kann. In einer Ausführungsform umfasst die Stoppschicht Nitrid. Außerdem ist eine dünne Oxidschicht zwischen dem Siliziumsubstrat und der Nitridschicht angeordnet, um die Adhäsion zwischen den Bauelementschichten zu verbessern. - Die Ausbildung der Gräben und Mesas wird mittels herkömmlicher lithografischer und Ätztechniken erreicht. Die beinhaltet das Abscheiden einer Schicht aus Photoresist auf der Oberfläche der Nitridschicht, die das Substrat bedeckt. Eine Belichtungsquelle, die zum Beispiel tiefe ultraviolette (DUV) Strahlung erzeugt, beleuchtet eine Maske, die die gewünschte Struktur enthält. Die Beleuchtung erzeugt ein Bild der Maske, das auf die Substratoberfläche projiziert oder gedruckt wird, wobei die Photoresistschicht selektiv DUV-bestrahlt wird. Je nachdem, ob ein positiver oder ein negativer Resist verwendet wird, werden entweder die belichteten oder die unbelichteten Abschnitte der Resistschicht während der Entwicklung entfernt, um selektiv Regionen des darunterliegenden Substrats freizulegen, die den Flachgrabenregionen entsprechen. Die belichteten Regionen werden dann zum Beispiel mittels reaktiver Innenätzung (Reactive Ion Etching – RIE) geätzt, um die Mesas
110 und112 und die Zwischenräume115 und130 entstehen zu lassen. - Wenden wir uns
1b zu, wo eine nicht-konforme Schicht160 auf der Oberfläche des Substrate ausgebildet ist. Infolge der Nichtkonformität der Schicht160 hat sie eine größere Dicke über der Oberfläche des breiteren aktiven Bereichs112 als über den schmalen aktiven Bereichen110 , Das heißt, die Topografie der darunterliegenden Schicht wird nicht in der abgeschiedenen Schicht160 widergespiegelt. - In einer Ausführungsform umfasst die nicht-konforme Schicht Oxid, das durch plasmaverstärkte chemische Dampfabscheidung (Plasma-Enhanced Chemical Vapour Deposition – PECVD) mittels einer Hochdruckplasmaquelle (HDP-CVD) abgeschieden wurde. Solche HDP-CVD-Techniken zum Beispiel arbeiten mit einer induktiv gekoppelten Plasmaquelle. HDP-CVD-Techniken sind in Francombe, "Physics of Thin Film", Academic Press (1994), beschrieben.
- Das mittels HDP-CVD abgeschiedene Oxid füllt die Gräben hinreichend ohne Hohlräume aus. Zu weiteren nicht-konformen Schichten, die eine gute Lückenfüllung ohne Hohlräume bieten, gehören jene, die mittels Techniken des elektronenzyklotron- und helikonwellenerregten Plasmas gebildet werden. Solche Techniken sind ebenfalls in Francombe, "Physics of Thin Film", Academic Press (1994), beschrieben.
- Wie gezeigt, hat die HDP-CVD-Oxidschicht eine Dicke, die ausreicht, um die flachen Gräben zu füllen. Das Ausfüllen der flachen Gräben beschichtet auch die Oberfläche des Substrats. Wie zu sehen ist, erzeugt die HDP-CVD-Technik eine eindeutig erkennbare Füllform in der Anordnung. Über den aktiven Bereichen ragt das HDP-CVD-Oxid in einem Winkel von den flachen Gräben hervor, wodurch im Wesentlichen schräge Ränder entstehen, wenn die Oxidschicht die Oberfläche des Substrats überzieht. Zur Veranschaulichung bilden die schrägen Ränder kleine dreieckige Strukturen
163 über den schmalen aktiven Bereichen110 . Die Oxidschicht160 über dem breiten aktiven Bereich112 umfasst im Wesentlichen komplementäre schräge Ränder165 und166 mit einem planaren mittigen Abschnitt168 . Die Oxidschicht in dieser Region ist dicker als die dreieckigen Strukturen163 . Die eindeutig erkennbaren dreieckigen Strukturen, die über den aktiven Regionen ausgebildet sind, sind die Folge eines in-situ-Sputterns, zu dem es während des HDP-CVD-Prozesses kommt. - Es darf jedoch nicht vergessen werden, dass die Ausbildung von Dreiecken
16 nicht maßgebend ist und nur zur Veranschaulichung gezeigt ist. Ob die Oxidschicht Dreiecke über den aktiven Bereichen bildet, d. h. ob die beiden komplementären schrägen Ränder miteinander verschmelzen, richtet sich nach der Breite der aktiven Bereiche und der Dicke der Oxidschicht. Zum Beispiel kann es sein, dass einige schmale aktive Bereiche nicht schmal genug sind, als dass die komplementären Ränder verschmelzen könnten. Somit wäre eine Gestalt der Oxidschicht eine dreieckige Gestalt ähnlich der, die sich über den breiten aktiven Bereichen befindet, nur mit einem schmaleren planaren mittigen Abschnitt. - Vorteilhafterweise ermöglicht das HDP-CVD-Oxid eine gute Lückenfüllung und ist ausreichend dicht, um eine hinreichende Nassätzselektivität für anschließende Prozessschritte zu gestatten. Somit erfordern HDP-CVD-Oxide keine Überbefüllung von etwa dem 1 ½-fachen der Stufe, wie es bei Nicht-HDP-CVD-Oxiden erforderlich ist. Dadurch, dass man weniger Material abscheiden muss, braucht auch weniger abgetragen zu werden. Das führt zu einem höheren Produktionsdurchsatz.
- Wenden wir uns
1c zu, wo eine Opfer-Bauelementschicht170 über der Schicht160 ausgebildet ist. Die Opferschicht umfasst ein Material, das selektiv zu der nicht-konformen Schicht160 abgetragen werden kann. In einer Ausführungsform umfasst die Opferschicht Polysilizium (Poly). Das Poly wird über der Oberfläche zum Beispiel durch CVD abgeschieden. Wie gezeigt, erzeugt die CVD eine konforme Polyschicht über der nicht-konformen Schicht160 . Das Poly ist ausreichend dick, damit die Oberseite des Poly in den tieferliegenden Regionen171 über der Oberseite der nicht-konformen Schicht in der höchsten Region175 liegt. - Wenden wir uns
1d zu, wo die Polyschicht mittels CMP selektiv zum Oxid planarisiert ist. Die CMP-Polierung greift zuerst den erhöhten Abschnitt des Poly an und trägt Material von dort ab. In dem Maße, wie immer mehr Material von der erhöhten Region abgetragen wird, wird die Oberfläche des Poly zunehmend planarer. Das CMP wird fortgesetzt, bis die Oberfläche der Oxidschicht160 in der erhöhten Region freiliegt, wodurch eine planare Oberseite179 entsteht. Wie gezeigt, enthält die planare Oberseite Poly- und Oxidregionen. - Wenden wir uns
1e zu, wo eine anisotrope Ätzung, die zu Poly und Nitrid selektiv ist, ausgeführt wird, um das belichtete Oxidmaterial zu entfernen. Bei der Ätzung handelt es sich zum Beispiel um eine reaktive Innenätzung (Reactive Ion Etch – RIE). Die Nitridschicht140 auf der Oberfläche der Mesa dient als Ätzstopp. Somit wird das Oxid abgetragen, und die Nitridschicht wird freigelegt. Die Abschnitte181 des Oxids, die durch das Poly geschützt werden, bleiben aufgrund der Tatsache erhalten, dass die RIE anisotrop ist. - In
1f ist das Poly zum Beispiel durch eine Trockenätzung im Anschluss an die RIE abgetragen. Dadurch liegt die nicht-konforme Schicht zusammen mit der Nitridschicht140 über der breiten aktiven Region112 frei. Außerdem bleibt der Oxidzaun180 nahe der Ätzung der breiten aktiven Region erhalten. Wie zu sehen ist, ist die relative Menge an Oxidmaterial, die in der Region über dem schmalen aktiven Bereich abzutragen ist, ungefähr die gleiche wie über der breiten aktiven Region. Obgleich die Zäune181 relativ höher sind als die Dreiecke163 , werden die Zäune durch die CMP mühelos entfernt, weil sie recht dünn sind. Dadurch wird es möglich, dass die CMP die Oberfläche der nicht-konformen Schicht160 unter Nutzung des Nitrids140 als Polierstopp planarisiert, ohne die schmalen aktiven Bereiche110 übermäßig zu erodieren, wie in1f gezeigt. - Nach der Herstellung der planaren Oberfläche wird die Nitridschicht von der Oberfläche der Mesas entfernt. Das Entfernen des Nitrids erfolgt zum Beispiel mittels einer Nassätzung selektiv zum Silizium. Dadurch entsteht eine planare Oberfläche, wobei sich auf den Mesas das Oxid befindet, womit die Ausbildung der STIs beendet ist.
- Nach der Herstellung einer hoch-planarisierten Oberflächenstruktur, die STI-Regionen enthält, die eine Bauelementisolierung ermöglichen, kann der IC dann gemäß der bekannten IC-Technologie weiterverarbeitet werden.
- Obgleich die Erfindung anhand verschiedener Ausführungsformen konkret gezeigt und beschrieben wurde, leuchtet dem Fachmann ein, dass an der vorliegenden Erfindung Modifizierungen und Änderungen vorgenommen werden können, ohne dass von ihrem Geltungsbereich abgewichen wird. Zum Beispiel wurden die veranschaulichenden Ausführungsformen der Erfindung mit konkreten Materialen für die Isolier- und Dielektrikumschichten beschrieben. Des Weiteren können die Abmessungen der Öffnungen für bestimmte Anwendungen verändert werden. Der Geltungsbereich der Erfindung ist deshalb nicht anhand der obigen Beschreibung zu bestimmen, sondern anhand der angehängten Ansprüche und des gesamten Umfangs ihrer Äquivalente.
Claims (1)
- Verfahren zum Planarisieren einer nicht-konformen Schicht im Rahmen der Produktion von integrierten Schaltkreisen, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Substrats (
101 ), wobei die Oberfläche des Substrats (101 ) erste Strukturelemente (110 ), die durch erste Zwischenräume (115 ) getrennt sind, und zweite Strukturelemente (112 ), die durch zweite Zwischenräume (130 ) getrennt sind, enthält, wobei die ersten Strukturelemente (110 ) schmaler sind als die zweiten Strukturelemente (112 ) und die ersten Zwischenräume (115 ) schmaler sind als die zweiten Zwischenräume (130 ); Abscheiden einer nicht-konformen Bauelementschicht (160 ) über der Oberfläche des Substrats (101 ) zum Ausfüllen der ersten und zweiten Zwischenräume (115 ,130 ), wobei die nicht-konforme Bauelementschicht (160 ) über den zweiten Strukturelementen eine Dicke hat, die größer ist als die Dicke über den ersten Strukturelementen (110 ); Abscheiden einer konformen Schicht (170 ) über der nicht-konformen Schicht (160 ), wobei die Topografie der darunterliegenden nicht-konformen Schicht (160 ) in der Oberfläche der konformen Schicht (170 ) widergespiegelt wird, und wobei die konforme Schicht (170 ) genügend dick ist, damit die Oberseite der konformen Schicht (170 ) in der höchsten Region über der Oberseite der nicht-konformen Schicht (160 ) liegt; Planarisieren der konformen Schicht (170 ), wobei die nicht-konforme Schicht (160 ) als eine Stoppschicht dient, wobei durch das Planarisieren eine planare Oberfläche zwischen der konformen Schicht (170 ) und der nicht-konformen Schicht (160 ) entsteht, wobei die nicht-konforme Schicht (160 ) über den zweiten Strukturelementen frei liegen; Ätzen der nicht-konformen Schicht (160 ) selektiv zu der konformen Schicht (170 ), wobei das Ätzen die nicht-konforme Schicht (160 ) über den zweiten Strukturelementen (112 ) abträgt, mit Ausnahme kleiner Abschnitte (181 ) an den Rändern der zweiten Strukturelemente (112 ), die durch die konforme Schicht (170 ) geschützt sind; Ätzen zum Abtragen der konformen Schicht (170 ), wobei nach dem Ätzen die nicht-konforme Schicht (160 ) über der Oberfläche der ersten Strukturelemente (110 ) und kleine Abschnitte (181 ) am Rand der zweiten Strukturelemente (112 ) zurückbleiben; und Polieren zum Erzeugen einer planaren Oberfläche mit der Oberfläche der zweiten und ersten Strukturelemente (112 ,110 ), wobei das Polieren zu einer planaren Oberfläche mit verringerter Grübchenbildung in den zweiten Zwischenräumen (130 ) infolge des Abtragens der nicht-konformen Schicht (160 ) über den zweiten Strukturelementen (112 ) führt.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US940650 | 1997-09-30 | ||
US08/940,650 US5880007A (en) | 1997-09-30 | 1997-09-30 | Planarization of a non-conformal device layer in semiconductor fabrication |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69836943D1 DE69836943D1 (de) | 2007-03-15 |
DE69836943T2 true DE69836943T2 (de) | 2008-02-14 |
Family
ID=25475206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69836943T Expired - Fee Related DE69836943T2 (de) | 1997-09-30 | 1998-09-29 | Planarisierung von einer nicht-konformen Vorrichtungsschicht in Halbleiterherstellung |
Country Status (7)
Country | Link |
---|---|
US (2) | US5880007A (de) |
EP (1) | EP0905756B1 (de) |
JP (1) | JPH11162987A (de) |
KR (1) | KR100279016B1 (de) |
CN (1) | CN1121716C (de) |
DE (1) | DE69836943T2 (de) |
TW (1) | TW392247B (de) |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100230815B1 (ko) * | 1997-03-18 | 1999-11-15 | 김영환 | 반도체 메모리 소자 격리 방법 |
US5952241A (en) * | 1997-09-03 | 1999-09-14 | Vlsi Technology, Inc. | Method and apparatus for improving alignment for metal masking in conjuction with oxide and tungsten CMP |
KR100239453B1 (ko) * | 1997-11-06 | 2000-01-15 | 김영환 | 반도체 소자의 소자 격리층 형성 방법 |
JP4651815B2 (ja) * | 1998-01-23 | 2011-03-16 | ローム株式会社 | ダマシン配線および半導体装置 |
US6359471B1 (en) * | 1998-03-09 | 2002-03-19 | Infineon Technologies North America Corp. | Mixed swing voltage repeaters for high resistance or high capacitance signal lines and methods therefor |
US6057207A (en) * | 1998-03-25 | 2000-05-02 | Taiwan Semiconductor Manufacturing Company | Shallow trench isolation process using chemical-mechanical polish with self-aligned nitride mask on HDP-oxide |
US7001713B2 (en) * | 1998-04-18 | 2006-02-21 | United Microelectronics, Corp. | Method of forming partial reverse active mask |
US6057210A (en) * | 1998-04-21 | 2000-05-02 | Vanguard International Semiconductor Corporation | Method of making a shallow trench isolation for ULSI formation via in-direct CMP process |
US6153467A (en) * | 1998-06-03 | 2000-11-28 | Texas Instruments - Acer Incorporated | Method of fabricating high density buried bit line flash EEPROM memory cell with a shallow trench floating gate |
US6048765A (en) * | 1998-06-03 | 2000-04-11 | Texas Instruments - Acer Incorporated | Method of forming high density buried bit line flash EEPROM memory cell with a shallow trench floating gate |
US6060370A (en) * | 1998-06-16 | 2000-05-09 | Lsi Logic Corporation | Method for shallow trench isolations with chemical-mechanical polishing |
KR100319185B1 (ko) * | 1998-07-31 | 2002-01-04 | 윤종용 | 반도체 장치의 절연막 형성 방법 |
US5930646A (en) * | 1998-10-09 | 1999-07-27 | Chartered Semiconductor Manufacturing, Ltd. | Method of shallow trench isolation |
JP3443358B2 (ja) * | 1999-03-24 | 2003-09-02 | シャープ株式会社 | 半導体装置の製造方法 |
KR100295782B1 (ko) * | 1999-07-03 | 2001-07-12 | 윤종용 | 얕은 트렌치 소자분리 방법 |
US6261957B1 (en) * | 1999-08-20 | 2001-07-17 | Taiwan Semiconductor Manufacturing Company | Self-planarized gap-filling by HDPCVD for shallow trench isolation |
US6191000B1 (en) * | 1999-08-23 | 2001-02-20 | Macronix International Co., Ltd. | Shallow trench isolation method used in a semiconductor wafer |
US7253047B2 (en) * | 1999-09-01 | 2007-08-07 | Micron Technology, Inc. | Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry |
US6197691B1 (en) | 1999-11-15 | 2001-03-06 | Chartered Semiconductor Manufacturing Ltd. | Shallow trench isolation process |
TW432600B (en) * | 1999-12-16 | 2001-05-01 | United Microelectronics Corp | Process for shallow trench isolation structure |
US6472291B1 (en) | 2000-01-27 | 2002-10-29 | Infineon Technologies North America Corp. | Planarization process to achieve improved uniformity across semiconductor wafers |
US6348706B1 (en) * | 2000-03-20 | 2002-02-19 | Micron Technology, Inc. | Method to form etch and/or CMP stop layers |
US6391792B1 (en) | 2000-05-18 | 2002-05-21 | Taiwan Semiconductor Manufacturing Co., Ltd | Multi-step chemical mechanical polish (CMP) planarizing method for forming patterned planarized aperture fill layer |
US6593240B1 (en) | 2000-06-28 | 2003-07-15 | Infineon Technologies, North America Corp | Two step chemical mechanical polishing process |
DE10056261A1 (de) * | 2000-11-14 | 2002-05-29 | Infineon Technologies Ag | Verfahren zur Herstellung eines integrierten Halbleiter-Bauelements |
US6350692B1 (en) | 2000-12-14 | 2002-02-26 | Infineon Technologies Ag | Increased polish removal rate of dielectric layers using fixed abrasive pads |
US6403484B1 (en) | 2001-03-12 | 2002-06-11 | Chartered Semiconductor Manufacturing Ltd. | Method to achieve STI planarization |
US6436833B1 (en) | 2001-03-15 | 2002-08-20 | Chartered Semiconductor Manufacturing Ltd. | Method for pre-STI-CMP planarization using poly-si thermal oxidation |
US6653237B2 (en) * | 2001-06-27 | 2003-11-25 | Applied Materials, Inc. | High resist-selectivity etch for silicon trench etch applications |
DE10141839A1 (de) * | 2001-08-27 | 2002-11-14 | Infineon Technologies Ag | Verfahren zur Herstellung einer selbstjustierenden Maske für eine Struktur mit einer grossen Fläche |
US6780730B2 (en) | 2002-01-31 | 2004-08-24 | Infineon Technologies Ag | Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation |
AU2002364041A1 (en) * | 2002-02-26 | 2003-09-09 | Advanced Micro Devices, Inc. | Method and system for controlling the chemical mechanical polishing of substrates by calculating an overpolishing time and/or a polishing time of a final polishing step |
US6828211B2 (en) * | 2002-10-01 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control |
US6821865B2 (en) * | 2002-12-30 | 2004-11-23 | Infineon Technologies Ag | Deep isolation trenches |
CN1328764C (zh) * | 2003-06-27 | 2007-07-25 | 旺宏电子股份有限公司 | 使半导体沉积层平整的方法 |
KR20050008364A (ko) * | 2003-07-15 | 2005-01-21 | 삼성전자주식회사 | 층간절연막 평탄화 방법 |
US7141468B2 (en) * | 2003-10-27 | 2006-11-28 | Texas Instruments Incorporated | Application of different isolation schemes for logic and embedded memory |
KR100558007B1 (ko) * | 2003-11-24 | 2006-03-06 | 삼성전자주식회사 | 트랜지스터 및 그 제조방법 |
US7405108B2 (en) * | 2004-11-20 | 2008-07-29 | International Business Machines Corporation | Methods for forming co-planar wafer-scale chip packages |
KR100731090B1 (ko) * | 2005-12-28 | 2007-06-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자 분리막 형성 방법 |
KR100784106B1 (ko) * | 2006-09-08 | 2007-12-10 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
US9142400B1 (en) | 2012-07-17 | 2015-09-22 | Stc.Unm | Method of making a heteroepitaxial layer on a seed area |
US10665582B2 (en) * | 2017-11-01 | 2020-05-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor package structure |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4956313A (en) * | 1987-08-17 | 1990-09-11 | International Business Machines Corporation | Via-filling and planarization technique |
US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
DE69232648T2 (de) * | 1991-11-29 | 2003-02-06 | Sony Corp | Verfahren zur Herstellung einer Grabenisolation mittels eines Polierschritts und Herstellungsverfahren für eine Halbleitervorrichtung |
JP3060714B2 (ja) * | 1992-04-15 | 2000-07-10 | 日本電気株式会社 | 半導体集積回路の製造方法 |
JP3360350B2 (ja) * | 1993-04-21 | 2002-12-24 | ヤマハ株式会社 | 表面平坦化法 |
US5362669A (en) * | 1993-06-24 | 1994-11-08 | Northern Telecom Limited | Method of making integrated circuits |
US5494857A (en) * | 1993-07-28 | 1996-02-27 | Digital Equipment Corporation | Chemical mechanical planarization of shallow trenches in semiconductor substrates |
FR2717306B1 (fr) * | 1994-03-11 | 1996-07-19 | Maryse Paoli | Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant. |
US5494854A (en) * | 1994-08-17 | 1996-02-27 | Texas Instruments Incorporated | Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films |
US5665202A (en) * | 1995-11-24 | 1997-09-09 | Motorola, Inc. | Multi-step planarization process using polishing at two different pad pressures |
US5674783A (en) * | 1996-04-01 | 1997-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving the chemical-mechanical polish (CMP) uniformity of insulator layers |
US5770510A (en) * | 1996-12-09 | 1998-06-23 | Vanguard International Semiconductor Corporation | Method for manufacturing a capacitor using non-conformal dielectric |
US5702977A (en) * | 1997-03-03 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow trench isolation method employing self-aligned and planarized trench fill dielectric layer |
US5728621A (en) * | 1997-04-28 | 1998-03-17 | Chartered Semiconductor Manufacturing Pte Ltd | Method for shallow trench isolation |
-
1997
- 1997-09-30 US US08/940,650 patent/US5880007A/en not_active Expired - Lifetime
-
1998
- 1998-09-18 TW TW087115574A patent/TW392247B/zh not_active IP Right Cessation
- 1998-09-28 CN CN98119767A patent/CN1121716C/zh not_active Expired - Fee Related
- 1998-09-29 DE DE69836943T patent/DE69836943T2/de not_active Expired - Fee Related
- 1998-09-29 EP EP98307871A patent/EP0905756B1/de not_active Expired - Lifetime
- 1998-09-30 JP JP10278461A patent/JPH11162987A/ja active Pending
- 1998-09-30 KR KR1019980040810A patent/KR100279016B1/ko not_active IP Right Cessation
- 1998-11-06 US US09/187,165 patent/US6001740A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR19990030306A (ko) | 1999-04-26 |
DE69836943D1 (de) | 2007-03-15 |
CN1226744A (zh) | 1999-08-25 |
EP0905756B1 (de) | 2007-01-24 |
US5880007A (en) | 1999-03-09 |
KR100279016B1 (ko) | 2001-01-15 |
CN1121716C (zh) | 2003-09-17 |
TW392247B (en) | 2000-06-01 |
US6001740A (en) | 1999-12-14 |
EP0905756A2 (de) | 1999-03-31 |
EP0905756A3 (de) | 2003-05-21 |
JPH11162987A (ja) | 1999-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69836943T2 (de) | Planarisierung von einer nicht-konformen Vorrichtungsschicht in Halbleiterherstellung | |
DE102017126236B3 (de) | Verfahren zum Bilden einer Halbleitervorrichtung für Metallgates mit aufgerauter Barrierenschicht | |
DE69737433T2 (de) | Lückenfüllungs- und Planarisierungsverfahren für flache Grabenisolation | |
DE69837313T2 (de) | Verfahren zur Herstellung von koplanaren Metal/isolierenden mehrlagigen Schichten unter Verwendung eines damaszenen Prozesses mit fliesfähiger Opferoxyd | |
DE102018115204A1 (de) | Strukturierungsverfahren für halbleiter-bauelemente und daraus resultierende strukturen | |
DE102011056669B4 (de) | Verfahren zum Definieren einer Trennstruktur in einem Halbleiterbauelement | |
DE102014118843A1 (de) | Verfahren zum Beheben von Problemen eines Linienbruchs und eines Fotolackrandes beim Strukturieren eines dreilagigen Fotolacks | |
DE10360537B4 (de) | Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen | |
DE102004032703A1 (de) | Verfahren zum Ausbilden von Isolationsgebieten eines Halbleiterbauelements und Halbleiterbauelements | |
EP1182699B1 (de) | Verfahren zur Bildung eines dicken dielektrischen Gebietes in einem Halbleitersubstrat | |
DE10054109C2 (de) | Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist | |
DE102020008064B4 (de) | Tiefe grabenisolationsstruktur und verfahren zu deren herstellung | |
DE102018208546A1 (de) | Strukturen aus dem mittleren bereich der fertigungslinie | |
DE102005048036B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit tiefen Grabenstrukturen | |
DE102016119019B4 (de) | Halbleiterbauelement und Herstellungsverfahren dafür | |
DE4007604A1 (de) | Halbleiterbauelement und verfahren zu seiner herstellung | |
DE102013112137A1 (de) | Verfahren zum Verarbeiten eines Dies | |
DE10228717A1 (de) | HDP (High Density Plasma)-Oxid-Lückenfüll-Verfahren mit großem Seitenverhältnis in einem Muster aus Linien und Räumen | |
DE19829862C2 (de) | Herstellungsverfahren einer Halbleitervorrichtung mit Grabentrennung | |
DE102005022574A1 (de) | Halbleiterspeicherbauelement mit Isolationsgrabenstruktur und zugehöriges Herstellungsverfahren | |
DE69809012T2 (de) | Reduktion der Erosion von Maskenschichten | |
DE102007033633B4 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE10029036C1 (de) | Verfahren zur Erhöhung der Trenchkapazität | |
DE60215513T2 (de) | Zweischichthartmaske zum ätzverfahren eines edram-gates | |
DE102018206438B4 (de) | Verfahren zur Herstellung von Kontaktstrukturen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: INTERNATIONAL BUSINESS MACHINES CORP., ARMONK,, US Owner name: QIMONDA AG, 81739 MUENCHEN, DE |