DE102004032703A1

DE102004032703A1 - Verfahren zum Ausbilden von Isolationsgebieten eines Halbleiterbauelements und Halbleiterbauelements

Info

Publication number: DE102004032703A1
Application number: DE102004032703A
Authority: DE
Inventors: Jiang Yan; Danny Shum
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-07-09
Filing date: 2004-07-06
Publication date: 2005-03-24
Anticipated expiration: 2024-07-07
Also published as: US6864151B2; DE102004032703B4; US20050009290A1

Abstract

Ein Verfahren zum Isolieren aktiver Bereiche eines Halbleiterwerkstücks. In einem Werkstück werden zwischen benachbarten ersten aktiven Bereichen Tiefgräben ausgebildet, und eine isolierende Schicht und ein halbleitendes Material werden in den Tiefgräben abgeschieden. Das halbleitende Material wird unter eine obere Oberfläche des Werkstücks ausgenommen. Flache Gräben werden in dem Werkstück zwischen benachbarten zweiten aktiven Bereichen ausgebildet, und ein isolierendes Material wird in den flachen Gräben und in der Ausnehmung im halbleitenden Material abgeschieden. Die Tiefgräben können außerdem zwischen einem benachbarten ersten aktiven Bereich und einem zweiten aktiven Bereich ausgebildet werden. Die ersten aktiven Bereiche können Bauelemente für hohe Spannung sein, und die zweiten aktiven Bereiche können Bauelemente für niedrige Spannung sein. Die Flachgrabenisolation über dem ausgenommenen halbleitenden Material in den Tiefgräben ist selbst justiert.

Description

Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und insbesondere ein Verfahren zum Ausbilden einer Flachgrabenisolation (STI = shallow trench isolation) in Halbleiterbauelementen.

Allgemeiner Stand der Technik

Halbleiterbauelemente werden in einer Vielzahl elektronischer Anwendungen verwendet, wie etwa beispielsweise PCs und Mobiltelefonen. Ein derartiges, in Elektroniksystemen weit verbreitetes Halbleiterprodukt zum Speichern von Daten ist ein Halbleiterspeicherbauelement, und ein üblicher Typ von Halbleiterspeicherbauelement ist ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM). Ein DRAM ist ein flüchtiger Speicher, da er bei Abwesenheit von Strom Ladung oder "Daten" verliert.

Eine weitere Art von Halbleiterspeicherbauelement ist ein Festwertspeicher (ROM = Read Only Memory), der nichtflüchtig ist, da er bei Abwesenheit von Strom eine Ladung oder "Daten" beibehält. Ein ROM weist in der Regel eine ähnliche Struktur wie ein DRAM auf, hat aber keinen Speicherkondensator und muß nicht wie bei einem DRAM ständig aufgefrischt werden. Übliche Anwendungen für einen ROM sind wegen seiner sehr kleinen Zellengröße und fehlendem zusätzlichem Prozessaufwand sehr breit gestreut. Ein ROM kann jedoch nur einmal programmiert werden (während der Prozessschritte eingestellt) und bietet keine Möglichkeit zur Umprogrammierung. Die Endbenutzer sehen ein ROM-Bauelement als einen Festwertspeicher.

Eine neuere Entwicklung beim ROM ist ein Flash- Speicherbauelement. Der Ausdruck "Flash" (Blitz) ist abgeleitet von dem für ein schnelles Löschen vorgesehenen "Blitzeinschlag" oder von der zum vollständigen Löschen des ganzen Chips oder eines Sektors im System eingesetzten hohen Spannung. Flash-Speicher werden oftmals bei System-on-Chip (SoC) Lösungen, wie etwa Mobiltelefonen und Sicherheitskarten, und in Anwendungen für Massenspeicher, wie beispielsweise in Digitalkameras und MP3, verwendet. Flash-Speicher sind ein Kompromiß zwischen Möglichkeit zur Umprogrammierung im System und etwas höheren Prozeßkosten oder einer etwas größeren Zellengröße im Vergleich zum traditionellen ROM.

Ein Halbleiterspeicherbauelement enthält in der Regel Millionen oder Milliarden individueller Speicherzellen, wobei jede Zelle ein Datenbit speichert. Eine Speicherzelle kann einen Zugriffs-Feldeffekttransistor (Zugriffs-FET), oftmals als 2T-Zelle bezeichnet, enthalten oder den eigenen Transistor der Speicherzelle, oftmals als 1T-Zelle bezeichnet, verwenden, der dazu verwendet wird, während Lese- und Schreibvorgängen die Übertragung von Datenladungen zu und von der potentialfreien Speicher-Gateelektrode (FG) zu steuern. Speicherbauelemente sind in der Regel in einem Feld von Speicherzellen angeordnet. Das Speichern von Informationen in Speicherzellen und der Zugriff auf Informationen in Speicherzellen wird erreicht durch Auswählen und Anlegen von Spannungen an den Zugriffs-FET oder direkt an die Speicherzelle unter Verwendung ausgewählter Wortleitungen und Bitleitungen. Typische Flash-Speicher arbeiten mit relativ hohen Spannungen, zum Beispiel über 10 V.

Bei der Herstellung von Halbleiterbauelementen wie etwa SoC ist die Flachgrabenisolation (STI) eine Technik, mit der zwischen verschiedenen Bauelementen wie etwa Logikbauelementen, Bauelementen für gemischte Signale, analogen Bauelementen sowie benachbarten Zellen in einer Speicherfeldanordnung eine elektrische Isolation hergestellt wird. Bei einigen Halbleiterbauelementen wie etwa in SoC-Designs ist es vor teilhafter, ein Doppelisolationsverfahren zu integrieren, da einige Bauelemente mehr elektrische Isolation von benachbarten Bauelementen benötigen als andere. Wenn die Speicherzellen Bauelemente für hohe Spannung wie etwa beispielsweise Flash-Speicherzellen umfassen, erfordern die Bauelemente für hohe Spannung wie auch die Flash-Speicher tiefere Isolationsgebiete innerhalb des Substrats, um sie elektrisch von benachbarten Bauelementen zu isolieren, verglichen mit Logikbauelementen, die STI für ihren Betrieb unter geringer Spannung erfordern. Es ist schwieriger, tiefe Isolationsgebiete für Strukturmerkmale mit einem höheren Aspektverhältnis (Grabentiefe geteilt durch seine Breite) zu strukturieren; deshalb ist es nicht praktikabel, Tiefgräben zu verwenden, um alle aktiven Bereiche eines Halbleiterbauelements zu isolieren. Somit müssen einige Halbleiterbauelementdesigns wie etwa beispielsweise Flash-Speicher sowohl tiefe als auch flache Isolationsgebiete verwenden.

1 zeigt ein Halbleiterbauelement 100 nach dem Stand der Technik mit Tiefgräben 116/118/124 zur Isolation neben aktiven Bereichen hoher Spannung 108 und Flachgräben 124 zur Isolation in der Nähe von aktiven Logikbereichen (z.B. niedrige Spannung) 112. Das gezeigte Halbleiterbauelement 100 enthält ein Werkstück 102 mit einem ersten Gebiet 107, das erste aktive Bereiche 108 umfaßt, und einem zweiten Gebiet 110 mit zweiten aktiven Bereichen 112. Die ersten aktiven Bereiche 108 können beispielsweise Transistoren für hohe Spannung oder Flash-Speicherzellen umfassen, weshalb sie tiefere Isolationsstrukturen 116/118/124 als zweite aktive Bereiche 112 erfordern, die beispielsweise Bauelemente für niedrige Spannung umfassen können. Die Transistoren für hohe Spannung in den ersten aktiven Bereichen 108 erfordern möglicherweise eine Spannung von 10 bis 20 Volt oder noch höher, wo hingegen die Bauelemente für niedrige Spannung in den zweiten aktiven Bereichen 112 möglicherweise eine Spannung von beispielsweise 1 bis 2 Volt erfordern. Somit würde ein derartiges Halbleiterbauelement 100 eine Flachgrabeniso lation 124 zwischen benachbarten ersten aktiven Bereichen 108 und/oder zweiten aktiven Bereichen 112 erfordern, wie gezeigt. Die ersten aktiven Bereiche für hohe Spannung 108 würden ebenfalls Tiefgräben 116/118/124 erfordern, um gegebenenfalls zu verhindern, daß die benachbarten zweiten aktiven Bereiche 112 und benachbarten ersten aktiven Bereiche 108 elektrisch beeinflußt werden.

2 zeigt einen ersten aktiven Bereich 108, der eine Komponente für hohe Spannung mit einer Steuer-Gateelektrode CG und einer potentialfreien Gateelektrode FG umfaßt. Ein Flash-Speicherbauelement kann eine Struktur wie beispielsweise im ersten aktiven Bereich 108 gezeigt aufweisen. Die potentialfreie Gateelektrode FG ist durch eine erste isolierende Schicht 126 von dem Substrat 102 oder Werkstück getrennt. Eine zweite isolierende Schicht 128 ist zwischen der potentialfreien Gateelektrode FG und der Steuer-Gateelektrode CG angeordnet. Im Betrieb sind die Steuer-Gateelektrode CG, die Sourceelektrode S und die Drainelektrode D einem Potential hoher Spannung ausgesetzt, um die potentialfreie Gateelektrode FG zu laden und zu entladen.

Kurze Darstellung der Erfindung

Bevorzugte Ausführungsformen der vorliegenden Erfindung stellen technische Vorteile bereit durch Bereitstellung eines Verfahrens zum Ausbilden von Isolationsgebieten in aktiven Bereichen für hohe Spannung und einer Struktur für selbige sowie Ausbilden von schmalen aktiven Bereichen ohne ein aufwendiges Maskenverfahren oder komplizierte lithographische Prozesse, wobei die flachen Isolationsgebiete in einem oberen Teil der Tiefgräben sich selbst auf die Tiefgräben ausrichten.

Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung beinhaltet ein Verfahren zum Ausbilden von isolierenden Gebieten eines Halbleiterbauelements das Bereitstel len eines Werkstücks, wobei das Werkstück mindestens ein erstes Gebiet und mindestens ein zweites Gebiet aufweist, wobei das mindestens eine erste Gebiet mindestens einen ersten aktiven Bereich und das zweite Gebiet Bereiche für mindestens einen zweiten aktiven Bereich umfaßt. Das erste Gebiet ist mit mindestens einem ersten Graben strukturiert, wobei der erste Graben Seitenwände, einen Boden und eine erste Tiefe im Werkstück aufweist. Eine erste isolierende Schicht ist über den Seitenwänden und dem Boden des mindestens einen ersten Grabens ausgebildet, und ein halbleitendes Material ist in dem mindestens einen ersten Graben über der ersten isolierenden Schicht abgeschieden oder aufgewachsen, wobei das halbleitende Material bis unter die obere Oberfläche des Werkstücks ausgenommen ist. Das zweite Gebiet ist mit mindestens einem zweiten Graben strukturiert, wobei der zweite Graben eine zweite Tiefe im Werkstück aufweist, wobei die zweite Tiefe kleiner ist als die erste Tiefe. Ein isolierendes Material ist in dem mindestens einen zweiten Graben und in der Ausnehmung im halbleitenden Material des mindestens einen ersten Grabens abgeschieden. Mindestens ein zweiter aktiver Bereich ist dann im zweiten Gebiet ausgebildet.

Gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung beinhaltet ein Verfahren zum Ausbilden von isolierenden Gebieten eines Halbleiterbauelements das Bereitstellen eines Werkstücks, wobei das Werkstück mindestens ein erstes Gebiet und mindestens ein zweites Gebiet aufweist, wobei das mindestens eine erste Gebiet mindestens einen aktiven Bereich für hohe Spannung umfaßt, wobei das zweite Gebiet Bereiche für mindestens einen aktiven Bereich für niedrige Spannung umfaßt. Das erste Gebiet ist mit mindestens einem Tiefgraben strukturiert, wobei der Tiefgraben Seitenwände, einen Boden und eine erste Tiefe im Werkstück aufweist, und eine erste isolierende Schicht ist über den Seitenwänden und dem Boden des mindestens einen Tiefgrabens ausgebildet. Ein halbleitendes Material ist in dem mindes tens einen Tiefgraben über der ersten isolierenden Schicht ausgebildet, wobei das halbleitende Material bis unter die obere Oberfläche des Werkstücks ausgenommen ist. Das mindestens eine erste Gebiet ist maskiert, und das mindestens eine zweite Gebiet ist mit mindestens einem Flachgraben strukturiert, wobei der Flachgraben eine zweite Tiefe im Werkstück aufweist, wobei die zweite Tiefe kleiner ist als die erste Tiefe. Die Maske ist von über dem mindestens einen ersten Gebiet entfernt, ein isolierendes Material ist in dem mindestens einen Flachgraben und in der Ausnehmung im halbleitenden Material des mindestens einen Tiefgrabens abgeschieden, und mindestens ein aktives Gebiet für niedrige Spannung ist im zweiten Gebiet ausgebildet.

Gemäß noch einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung enthält ein Halbleiterbauelement ein Werkstück, das mindestens ein erstes Gebiet mit mindestens einem aktiven Bereich für hohe Spannung und mindestens ein zweites Gebiet mit mindestens einem aktiven Bereich für niedrige Spannung aufweist. Mindestens ein Tiefgraben ist in dem mindestens einen ersten Gebiet in der Nähe eines aktiven Bereichs für hohe Spannung angeordnet, wobei der Tiefgraben Seitenwände und einen Boden aufweist. Der Tiefgraben enthält eine über den Seitenwänden und dem Boden angeordnete erste isolierende Schicht und ein über der ersten isolierenden Schicht angeordnetes halbleitendes Material. Das halbleitende Material ist bis unter die obere Oberfläche des Werkstücks ausgenommen, und ein flaches Isolationsgebiet wird zum gleichen Zeitpunkt, zu dem das flache Isolationsgebiet im zweiten Gebiet ausgebildet wird, in der Ausnehmung in dem halbleitenden Material angeordnet. Mindestens ein flaches Isolationsgebiet ist in dem mindestens einen zweiten Gebiet des Werkstücks in der Nähe eines aktiven Bereichs für niedrige Spannung angeordnet.

Zu Vorteilen von bevorzugten Ausführungsformen der vorliegenden Erfindung zählt das Bereitstellen eines Verfahrens zur Selbstjustierung flacher Isolationsgebiete von tiefen Isolationsgräben, so daß das flache Isolationsgebiet über den Tiefgräben keine Strukturierung unter Einsatz von Lithographie erfordert. Das Füllmaterial des Tiefgrabens wird unter eine obere Oberfläche des Werkstücks ausgenommen, und die Ausnehmung wird mit isolierendem Material gefüllt, um ein flaches Isolationsgebiet über einem tiefen Isolationsgraben auszubilden. Durch Ausführungsformen der Erfindung entfallen Herausforderungen, die beim Versuch entstehen, Tiefgräben mit einer Flachgrabenisolation (STI) zu überdecken. Ein weiterer Vorteil von Ausführungsformen der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Ausbilden von schmalen und langen aktiven Gebieten, insbesondere in einem Speicherabschnitt, etwa einem Flash, ROM oder DRAM, um ohne Strukturierung zu skalieren und durch das Resistprofil bedingte Einschränkungen wie etwa ein Kurzschließen, Unterbrechen oder Abbrechen des Resists zu vermeiden.

Im vorausgegangenen Text sind die Merkmale und technischen Vorteile von Ausführungsformen der vorliegenden Erfindung recht allgemein umrissen worden, damit die ausführliche Beschreibung der Erfindung, die folgt, besser zu verstehen sein möge. Weitere Merkmale und Vorteile von Ausführungsformen der Erfindung werden im folgenden beschrieben und bilden den Gegenstand der Ansprüche der Erfindung. Der Fachmann sollte verstehen, daß die Konzeption und offenbarten spezifischen Ausführungsformen ohne weiteres als Basis zum Modifizieren oder Designen anderer Strukturen oder Prozesse zum Ausführen der gleichen Zwecke der vorliegenden Erfindung verwendet werden können. Der Fachmann sollte auch verstehen, daß solche gleichwertigen Konstruktionen nicht vom Gedanken und Umfang der Erfindung, wie sie in den beigefügten Ansprüchen dargelegt sind, abweichen.

Kurze Beschreibung der Zeichnungen
Zum umfassenderen Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:
1 eine Querschnittsansicht eines Halbleiterbauelements nach dem Stand der Technik sowohl mit tiefen Isolationsstrukturen als auch flachen Isolationsstrukturen zwischen aktiven Bereichen;
2 eine Querschnittsansicht einer Flash-Speicherzelle, die eine relativ hohe Spannung erfordert;
3 bis 5 Querschnittsansichten eines weniger bevorzugten Verfahrens zum Ausbilden von Isolationsstrukturen in einem Halbleiterbauelement, wobei Flachgraben-Isolationsgebiete unter Verwendung von Lithographie auf darunterliegende Tiefgräben ausgerichtet werden;
6 bis 9 Querschnittsansichten eines Halbleiterbauelements in verschiedenen Stadien der Herstellung, wobei Flachgraben-Isolationsgebiete gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung automatisch auf darunterliegende Tiefgräben ausgerichtet werden; und
10 bis 14 Querschnittsansichten eines Halbleiterbauelements in verschiedenen Stadien der Herstellung gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nichts Anderes angegeben ist. Die Figuren sind so gezeichnet, daß sie die relevanten Aspekte der bevorzugten Ausführungsformen klar veranschaulichen und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
Ausführliche Beschreibung veranschaulichender Ausführungsformen
Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlich erörtert. Es ver steht sich jedoch, daß die vorliegende Erfindung viele anwendbare erfinderische Konzepte angibt, die in einer großen Vielfalt spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zur Herstellung und Verwendung der Erfindung und beschränken nicht den Umfang der Erfindung.
Die vorliegende Erfindung wird bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einem Flash-Halbleiterspeicherbauelement. Die Erfindung kann jedoch beispielsweise auch auf ein anderes Halbleiterspeicherbauelement und andere Anwendungen von Halbleiterbauelementen angewendet werden.
Die 3 bis 5 zeigen ein potentielles, weniger bevorzugtes Verfahren, das zum Ausbilden von Isolationsgebieten in einem Halbleiterbauelement 200 verwendet werden könnte, das Gebiete sowohl mit Komponenten für hohe Spannungen als auch Komponenten für niedrige Spannungen aufweist. Zunächst unter Bezugnahme auf 3 wird ein Substrat 202 oder Werkstück bereitgestellt und erste aktive Bereiche 208 werden im Substrat 202 ausgebildet. Die ersten aktiven Bereiche 208 können beispielsweise Komponenten für hohe Spannungen oder Transistoren wie etwa Flash-Speicherzellen umfassen, wie in 2 gezeigt. Das Substrat 202 wird mit einer Struktur 214 für mindestens einen Tiefgraben im ersten Gebiet 207 des Substrats 202 strukturiert. Die Tiefgräben 214 können beispielsweise eine Tiefe von 2 bis 3 μm oder mehr umfassen. Die Tiefgräben 214 werden ausgebildet in der Nähe der ersten aktiven Bereiche 208 und in der Nähe von Bereichen, in denen es erwünscht ist, die ersten aktiven Bereiche 208 von anderen Komponenten, wie etwa 208 und 212, zu isolieren, die vorher im Substrat 202 ausgebildet worden sind oder alternativ dazu später ausgebildet werden. Als nächstes kann eine isolierende Schicht 216 über den strukturierten Tiefgräben 214 abgeschieden werden, und ein halbleitendes Material 208 kann über der isolierenden Schicht 216 abgeschieden werden, um die Tiefgräben 214 zu füllen.
Ein Photoresist 232 wird über der Oberfläche des Substrats 202 abgeschieden, wie in 4 gezeigt. Der Photoresist 232 wird mit einer Struktur 230 für eine Flachgrabenisolation sowohl im ersten Gebiet 207 als auch im zweiten Gebiet 210 strukturiert. Die Struktur 230 des Photoresists 232 wird dann mit Lithographie auf das Substrat 202 übertragen. Beispielsweise kann der Photoresist 232 als eine Maske verwendet werden, während das Substrat 202 sowohl im ersten Gebiet 207 als auch im zweiten Gebiet 210 des Halbleiterbauelements 200 direkt geätzt wird. Alternativ könnte der Photoresist 232 als eine Maske verwendet werden, während eine andere Hartmaske, wie etwa eine nicht gezeigte Oxidschicht, sowohl im ersten Gebiet 207 als auch im zweiten Gebiet 210 des Halbleiterbauelements 200 geätzt wird, und die Hartmaske wird als eine Maske verwendet, während das Substrat 202 sowohl im ersten Gebiet 207 als auch im zweiten Gebiet 210 des Halbleiterbauelements 200 geätzt wird.
Das halbleitende Material 218 und die isolierende Schicht 216 der Tiefgräben 214 werden im Gebiet der Flachgraben-Isolationsstruktur 230 im ersten Gebiet 207 entfernt. Die Flachgraben-Isolationsstruktur 230 ist breiter als die Tiefgrabenstruktur 214. Beispielsweise kann auf beiden Seiten jeder Tiefgrabenstruktur 214 eine Überdeckung t von etwa 50 nm oder weniger vorliegen.
Der Photoresist wird entfernt und ein isolierendes Material wie etwa ein Oxid wird über dem Halbleiterbauelement 200 abgeschieden, um die Flachgraben-Isolationsstruktur 230 zu füllen und Flachgraben-Isolationsgebiete 224 auszubilden, wie in 5 gezeigt. Die Höhe h₁ der Flachgraben-Isolationsgebiete 224 im zweiten Gebiet 210 des Halbleiterbauelements ist gleich der Höhe h₂ der Flachgraben-Isolationsgebiete 224 im ersten Gebiet 207 des Halbleiter bauelements, weil die Flachgraben-Isolationsgebiete 224 gleichzeitig für die ersten und zweiten Gebiete 207/210 des Halbleiterbauelements strukturiert werden. Die zweiten aktiven Bereiche 212 des Halbleiterbauelements können dann in der oberen Oberfläche des Substrats 202 ausgebildet werden, wie gezeigt.
Das beschriebene Verfahren zum Ausbilden von Isolationsgebieten für ein Halbleiterbauelement 200 ist aufgrund der geringen Überdeckung t, die in der Flachgraben-Isolationsstruktur 230 vorliegt, problematisch, was Probleme mit der Ausrichtung verursachen kann. Die Überdeckung t ist sehr klein und erschwert die Ausrichtung der Flachgraben-Isolationsstruktur 230 auf den darunterliegenden Tiefgraben 234. Ein weiteres Problem ist das Ausbilden von schmalen und langen aktiven Gebieten, wie sie in Speicherteilen des Chips zum Skalieren erforderlich sind. Was in der Technik benötigt wird, ist deshalb ein Verfahren und eine Struktur zum Ausbilden von tiefen und flachen Isolationsstrukturen in Halbleiterbauelementen ohne Probleme mit der Ausrichtung zwischen der Flachgrabenisolation und darunterliegenden Tiefgräben und ohne Einschränkungen hinsichtlich der Lithographie zum Ausbilden von schmalen und langen aktiven Gebieten.
Bevorzugte Ausführungsformen der vorliegenden Erfindung liefern ein Verfahren zum Ausbilden von Isolationsgebieten in Halbleiterbauelementen mit Komponenten für hohe Spannung und Komponenten für niedrige Spannung, wobei zwischen der Flachgrabenisolation und Tiefgräben kein Problem der Ausrichtung und keine Einschränkungen hinsichtlich der Lithographie für das Ausbilden von schmalen und langen aktiven Gebieten in Bereichen mit Komponenten hoher Spannung existieren.
6 bis 9 zeigen Querschnittsansichten eines Halbleiterbauelements 300 in verschiedenen Stufen der Herstellung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Zunächst unter Bezugnahme auf 6 wird ein Werkstück 302 bereitgestellt. Das Werkstück 302 kann ein Halbleitersubstrat enthalten, das Silizium oder andere Halbleitermaterialien umfaßt, die von einer isolierenden Schicht bedeckt sind (als Beispiel). Das Werkstück 302 kann auch andere aktive Komponente oder Schaltungen enthalten, die in dem nicht dargestellten Front-End-of-Line (FEOL) ausgebildet werden. Das Werkstück 302 kann beispielsweise Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 302 kann andere leitende Schichten oder andere Halbleiterbauelemente, zum Beispiel Transistoren, Dioden usw., enthalten. Anstelle von Silizium können beispielsweise Verbundhalbleiter GaAs, InP, Si/Ge oder SiC verwendet werden.
Das Werkstück 302 umfaßt bevorzugt mindestens ein erstes Gebiet 307 und mindestens ein zweites Gebiet 310. Das mindestens eine erste Gebiet 307 ist ein Gebiet des Werkstücks 302, in dem beispielsweise erste aktive Bereiche 308, die Bauelemente für hohe Spannung wie etwa Flash-Speicherzellen umfassen können, ausgebildet werden. Das zweite Gebiet 310 des Werkstücks 302 umfaßt ein Gebiet, in dem später zweite aktive Bereiche 312 mit Bauelementen für niedrige Spannung zum Beispiel Zugriffs-FETs und andere Bauelemente, die eine Spannung erfordern, die kleiner ist als die der Bauelemente für hohe Spannung 308, ausgebildet werden.
Erste aktive Bereiche 308 werden innerhalb des Werkstücks 302 ausgebildet. Die ersten aktiven Bereiche 308 können Bauelemente für hohe Spannung oder Transistoren wie etwa den in 2 gezeigten umfassen. Die ersten aktiven Bereiche 308 können alternativ elektrische Bauelemente umfassen, die beispielsweise eine höhere Isolation von anderen Komponenten erfordern. In 6 sind nur zwei erste aktive Bereiche 308 gezeigt; in dem mindestens einen ersten Gebiet 307 können jedoch mehrere erste aktive Bereiche 308 ausgebildet sein, was nicht dargestellt ist.
Bevorzugt werden nach der Ausbildung von Tiefgräben und Flachgrabenisolation in dem Werkstück 302 zweite aktive Bereiche 312 ausgebildet, wie in 9 gezeigt. Alternativ können jedoch in diesem Stadium der Herstellung zweite aktive Bereiche 308 innerhalb des zweiten Gebiets 310 des Werkstücks 302 ausgebildet werden, was in 6 nicht dargestellt ist.
Das Werkstück 302 wird mit einer Tiefgrabenstruktur 314 strukturiert. Die Tiefgrabenstruktur 314 kann sich mit einer Tiefe von beispielsweise 2 bis 3 μm oder mehr in die obere Oberfläche des Werkstücks erstrecken. Alternativ kann die Tiefgrabenstruktur 314 andere Tiefen, beispielsweise etwa 1 bis 6 μm, aufweisen.
Über den strukturierten Tiefgräben 314 wird eine isolierende Schicht 316 ausgebildet. Die isolierende Schicht 316 kann eine dünne Oxid- oder Nitridschicht umfassen, die beispielsweise 50 bis 200 Angström eines Oxids oder Siliziumnitrids umfaßt. Falls die isolierende Schicht 316 eine Nitridschicht umfaßt, kann sie weiterhin auch eine über der dünnen Nitridschicht ausgebildete Oxidschicht umfassen. Die dünne Oxidschicht kann beispielsweise durch einen Oxidationsschritt bei einer Temperatur von 900 bis 1000°C über etwa 10 bis 30 Sek. ausgebildet werden. Die Dicke der endgültigen isolierenden Schicht 316 beträgt beispielsweise bevorzugt etwa 10 nm. Die isolierende Schicht 316 isoliert das Werkstück 302 elektrisch von dem halbleitenden Material 318, das abgeschieden wird.
Dann wird ein halbleitendes Material 318 über dem Halbleiterbauelement abgeschieden, um die Tiefgräben 314 zu füllen. Das halbleitende Material 318 kann auch die obere Oberfläche des Werkstücks 302 bedecken, was nicht dargestellt ist. Das halbleitende Material 318 umfaßt bevorzugt ein dotiertes oder undotiertes Halbleitermaterial, so wie zum Beispiel dotiertes Polysilizium oder undotiertes Polysilizium. Alternativ kann das halbleitende Material 318 beispielsweise andere halbleitende Materialien umfassen.
Das halbleitende Material 318 wird dann um einen Wert R bis unter die obere Oberfläche des Werkstücks 302 ausgenommen. Das halbleitende Material 318 kann beispielsweise durch Trockenätzen ausgenommen werden, wenngleich andere Ätzprozesse alternativ verwendet werden können, um das halbleitende Material 318 auszunehmen. Die Ausnehmung R umfaßt eine Tiefe von beispielsweise etwa 300 nm, obwohl alternativ die Ausnehmung R beispielsweise im Bereich zwischen 200 und 600 nm liegen kann.
Eine Hartmaske 320 wird über der oberen Oberfläche des Werkstücks 302 und über dem ausgenommenem halbleitenden Material 318 und der freigelegten isolierenden Schicht 316 abgeschieden, wie in 8 gezeigt. Die Hartmaske 320 kann einen Isolator wie beispielsweise etwa Tetra-Ethyl-Ortho-Silikat (TEOS = tetraethoxysilate) umfassen. Die Hartmaske 320 kann eine Dicke von beispielsweise 100 nm umfassen. Die Hartmaske 320 kann alternativ andere Oxide oder Nitride und kann alternativ beispielsweise eine Dicke von 50 nm bis 250 nm umfassen.
Die Hartmaske 320 wird mit der Struktur 330 für Flachgraben-Isolationsgebiete im zweiten Gebiet 310 strukturiert. Gemäß bevorzugter Ausführungsformen der vorliegenden Erfindung wird das erste Gebiet 307 bevorzugt nicht mit der Flachgraben-Isolationsstruktur 330 strukturiert. Vielmehr liefert die Ausnehmung R des halbleitenden Tiefgrabenmaterials 318 bis unter die obere Oberfläche des Werkstücks 302 einen Bereich für die Ausbildung eines Flachgraben-Isolationsgebiets 324a, das sich selbst auf das darunterliegende Tiefgrabenmaterial ausrichtet, was unten weiter beschrieben wird.
Die Hartmaske 320 wird als eine Maske verwendet, um das darunterliegende Werkstück 302 im zweiten Gebiet 310 mit der Flachgraben-Isolationsstruktur 330 zu strukturieren, wie in
8 gezeigt. Die ausgebildeten flachen Gräben 330 weisen bevorzugt eine Höhe h₁ (oder d₂ in 9) von beispielsweise etwa 300 bis 500 nm im Werkstück 302 auf (als Beispiel). Die flachen Gräben 330 weisen eine Breite w₁ auf.
Nach dem Strukturieren des Werkstücks 302 mit der Flachgraben-Isolationsstruktur 330 bleibt möglicherweise ein Teil der Hartmaske 320, zum Beispiel 400 Angström, über dem Werkstück 302 zurück. Die verbleibende Hartmaske 320 wird beispielsweise durch Naßätzen oder einen anderen Ätzprozeß entfernt, wie in 9 gezeigt. Ein isolierendes Material 324/324a wird über der oberen Oberfläche des Werkstücks 302 abgeschieden, um die Flachgraben-Isolationsstruktur 330 im zweiten Gebiet 310 und auch die Ausnehmung R über dem halbleitenden Material 318 und der isolierenden Schicht 316 im ersten Gebiet 307 zu füllen. Das isolierende Material 324/324a umfaßt bevorzugt Siliziumdioxid und kann beispielsweise aus Plasma hoher Dichte (HDP = high density plasma) abgeschiedenes Siliziumdioxid umfassen. Das isolierende Material 324/324a kann alternativ andere Isolatoren wie zum Beispiel etwa Nitrid oder andere Isolatoren enthalten. Das isolierende Material 324/324a bildet flache Isolationsgräben 324a im ersten Gebiet 307 und flache Isolationsgräben 324 im zweiten Gebiet 310.
Bei einer Ausführungsform ist die Breite w₁ der flachen Isolationsgräben 324 größer als die Breite w₂ der Tiefgräben 334 und flachen Isolationsgräben 324a über den Tiefgräben 334, wie in 9 gezeigt. Außerdem ist bei einer Ausführungsform die Höhe h₁ der flachen Isolationsgräben 324 gleich der Höhe h₂ der Flachgraben-Isolationsgebiete 324a, die über den Tiefgräben 316 und 318 angeordnet sind. Alternativ kann bei anderen Ausführungsformen beispielsweise die Höhe h₁ der flachen Isolationsgräben 324 kleiner sein als die Höhe h₂ der über den Tiefgräben 316 und 318 angeordneten Flachgraben-Isolationsgebiete 324a oder die Höhe h₁ der flachen Isolationsgräben 324 kann größer sein als die Höhe h₂ der über den Tiefgräben 316 und 318 angeordneten Flachgraben-Isolationsgebiete 324a.
Die weitere Bearbeitung des Halbleiterbauelements wird fortgesetzt. Beispielsweise können dann zweite aktive Bereiche 312, die beispielsweise Bauelemente für niedrige Spannung umfassen, innerhalb der oberen Oberfläche des Werkstücks 302 im zweiten Gebiet 310 ausgebildet werden, wie in 9 gezeigt.
Gemäß Ausführungsformen der vorliegenden Erfindung richtet sich die über den Tiefgräben 334 im ersten Gebiet 307 des Halbleiterbauelements 308 angeordnete Flachgrabenisolation 324a vorteilhafterweise von selbst auf die darunterliegenden Tiefgräben 334 aus. Es besteht somit keine Notwendigkeit, das erste Gebiet 307 mit der Flachgraben-Isolationsstruktur 330 zu strukturieren, und Probleme mit der Ausrichtung und Schwierigkeiten mit darunterliegenden Tiefgräben 334 entfallen.
Die 10 bis 14 veranschaulichen Querschnittsansichten eines Halbleiterbauelements 400 in verschiedenen Stadien der Herstellung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf 10 wird ein Werkstück 402 bereitgestellt. Das Werkstück 402 umfaßt bevorzugt ein nicht-epitaxiales Substrat beispielsweise vom p-Typ, obwohl alternativ das Werkstück 402 andere halbleitende Materialien umfassen kann, wie unter Bezugnahme auf die in den 6 bis 9 gezeigte Ausführungsform beschrieben.
Ein Padoxid 404 wird über dem Werkstück 402 ausgebildet. Das Padoxid 404 umfaßt bevorzugt beispielsweise etwa 50 Angström Siliziumdioxid. Ein Padnitrid 406 wird über dem Padoxid 404 abgeschieden. Das Padnitrid umfaßt bevorzugt beispielsweise in einer Dicke von etwa 1800 Angström abgeschiedenes Siliziumnitrid, obwohl alternativ das Padnitrid 406 andere Nitridmaterialien und eine andere Dicke umfassen kann.
Eine nicht gezeigte Hartmaske wird über dem Padnitrid 406 abgeschieden. Die Hartmaske kann beispielsweise Borosilikatglas (BSG = boron doped silicate glass) umfassen, das in einer Dicke von etwa 5000 Angström abgeschieden ist. Alternativ kann die Hartmaske andere Materialien und Dicken umfassen. Die Hartmaske wird mit einer Tiefgrabenstruktur 414 strukturiert. Die Tiefgrabenstruktur 414 kann Tiefgräben umfassen, die zwischen benachbarten aktiven Bereichen für hohe Spannung 408 oder zwischen benachbarten aktiven Bereichen für hohe Spannung 408 und aktiven Bereichen für niedrige Spannung 412 ausgebildet werden (siehe 14).
Die Tiefgrabenstruktur 414 wird von der Hartmaske auf das Padnitrid 406, das Padoxid 404 und das Werkstück 402 übertragen, wie in 10 gezeigt. Die Ätzgase können während des Strukturierungsprozesses geändert werden, um beispielsweise die verschiedenen Materialschichten 406, 404 und 402 zu strukturieren. Die Hartmaske wird durch Naßätzen oder eine andere Art von Ätzprozeß entfernt.
Eine isolierende Schicht 416 wird über den Seitenwänden und den Böden der Tiefgräben 414 ausgebildet, die innerhalb des Werkstücks 402, des Padoxids 404 und des Padnitrids 406 ausgebildet sind. Die isolierende Schicht 416 umfaßt bevorzugt eine Oxid- oder dünne Nitridschicht, die etwa 50 bis 200 Angström Oxid oder Siliziumnitrid umfaßt. Alternativ kann die dünne Nitridschicht andere Nitride umfassen, die beispielsweise über den Seitenwänden und der unteren Fläche des Tiefgrabens 414 ausgebildet sind. Falls die isolierende Schicht 416 eine Nitridschicht umfaßt, kann sie auch eine über der dünnen Nitridschicht ausgebildete dünne Oxidschicht umfassen. Die dünne Oxidschicht kann über einen Oxidationsschritt bei einer Temperatur von 900 bis 1000°C über etwa 10 bis 30 Sek. ausgebildet werden (als Beispiel). Die Dicke der endgültigen isolierenden Schicht 416 beträgt bevorzugt beispielsweise etwa 10 nm.
Ein halbleitendes Material 418 wird über dem Halbleiterbauelement 400 abgeschieden. Das halbleitende Material 418 füllt die Tiefgrabenstruktur 414 über der isolierenden Schicht 416 und bedeckt außerdem die obere Oberfläche des Padnitrids 406, was nicht dargestellt ist. Das halbleitende Material 418 umfaßt bevorzugt beispielsweise dotiertes oder undotiertes Polysilizium. Das halbleitende Material 418 kann alternativ beispielsweise andere Halbleitermaterialien umfassen.
Das halbleitende Material 418 wird von der oberen Oberfläche des Padnitrids 406 entfernt und wird um einen Wert R bis unter die obere Oberfläche des Werkstücks 402 ausgenommen. Die Gesamttiefe der Ausnehmung bis unter die obere Oberfläche des Padnitrids 406 umfaßt bevorzugt beispielsweise etwa 300 nm. Das halbleitende Material 418 wird bevorzugt beispielsweise durch Trockenätzen ausgenommen, obwohl alternativ andere Ätzprozesse verwendet werden können.
Nachdem die Tiefgrabenstruktur 414 ausgebildet worden ist und teilweise das erste Gebiet 407 des Halbleiterbauelements 400 gefüllt hat, werden als nächstes Flachgraben-Isolationsgebiete 430 im zweiten Gebiet 410 ausgebildet. Zuerst wird eine Hartmaske 420 über dem Padnitrid 406, dem ausgenommenen halbleitenden Material 418 und freigelegten Abschnitten der isolierenden Schicht 416 abgeschieden, wie in 11 gezeigt. Die Hartmaske 420 füllt die Ausnehmung in dem Tiefgraben über dem halbleitenden Material 418, wie dargestellt. Die Hartmaske umfaßt bevorzugt beispielsweise in einer Dicke von etwa 100 nm abgeschiedenes TEOS. Alternativ kann die Hartmaske 420 beispielsweise andere isolierende Materialien und Dicken umfassen.
Eine Antireflexbeschichtung (ARC = anti reflective coating) 421 wird über der Hartmaske 420 abgeschieden. Ein Photoresist 422 wird über der ARC 421 abgeschieden. Die ARC 421 kann beispielsweise 90 nm ARC für tiefes Ultraviolett (DUV = deep ultra violet) umfassen, und der Photoresist 422 kann beispielsweise 625 nm Resist umfassen. Alternativ können andere ARC-Materialien und Photoresistmaterialien verwendet werden.
Der Photoresist 422 wird mit der Flachgraben-Isolationsstruktur 430 strukturiert. Die ARC 421 und die Hartmaske 420 werden geöffnet bzw. mit der Flachgraben-Isolationsstruktur 430 des Photoresists 422 strukturiert. Unter Verwendung des Photoresists 422 als Maske werden auch das Padnitrid 406 und das Padoxid 404 mit der Flachgraben-Isolationsstruktur 430 strukturiert, wie in 11 gezeigt.
Der Photoresist 422 und die ARC 421 werden entfernt, wie in 12 gezeigt. Beispielsweise wird die Struktur 430 für die flache Grabenisolation der Hartmaske 420 mittels reaktiven Ionenätzens (RIE = reactive ion etching) auf das Werkstück 402 übertragen, obwohl alternativ andere Ätzprozesse verwendet werden können, um das Werkstück 402 zu strukturieren.
Die Hartmaske 420 wird entfernt, wie in 13 gezeigt. Die Ausnehmung über dem Tiefgraben im ersten Gebiet 407 wird zusammen mit der Struktur des Flachgraben-Isolationgebiets 430 und dem zweiten Gebiet 410 des Halbleiterbauelements 400 offen gelassen. Das Padnitrid 406 wird zurückgezogen: Die oberen Kantenflächen werden wie gezeigt geringfügig abgeschrägt, beispielsweise um etwa 100 bis 200 Angström, um eine bessere Füllung bei der Abscheidung der anschließenden isolierenden Schicht zu erhalten.
Eine dünne isolierende Schicht 436 wird über der unteren Fläche und den Seitenwänden der Flachgraben-Isolationsstruktur 430 ausgebildet wie in 14 gezeigt. Die dünne isolierende Schicht 436 umfaßt bevorzugt beispielsweise eine dünne Schicht aus Siliziumdioxid, die mit einer Dicke von etwa 13 nm ausgebildet ist, und eine über der dünnen Siliziumdioxidschicht angeordnete dünne Nitridschicht. Die dünne Nirtridschicht umfaßt bevorzugt beispielsweise 50 bis 100 Angstöm Siliziumnitrid. Die dünne isolierende Schicht 436 wird beispielsweise bevorzugt ebenfalls über der oberen Oberfläche des halbleitenden Materials 418 im Tiefgraben 434 ausgebildet, wie gezeigt. Auch die dünne isolierende Schicht 436 kann sich über den Seitenwänden des Tiefgrabens über der isolierenden Schicht 416 befinden, was nicht dargestellt ist.
Ein isolierendes Material 438 wird über dem Padnitrid 406 und freiliegenden Oberflächen des Werkstücks 402, des Padoxids 404, der isolierenden Schicht 416 und des halbleitenden Materials 418 abgeschieden. Das isolierende Material 438 wird dann von der oberen Oberfläche des Padnitrids 406 entfernt. Das isolierende Material 438 umfaßt bevorzugt Siliziumdioxid und kann beispielsweise HDP-Siliziumdioxid umfassen. Alternativ kann das isolierende Material 438 beispielsweise andere dielektrische Materialien oder Isolatoren umfassen. Das überschüssige isolierende Material 438 kann unter Verwendung beispielsweise eines chemisch-mechanischen Polierprozesses (CMP = chemical mechanical polishing) von der oberen Oberfläche des Padnitrids 406 entfernt werden. Auch das Padnitrid 406 und das Padoxid 404 werden von oberhalb der oberen Oberfläche des Werkstücks 402 entfernt, wodurch die in 14 gezeigte Struktur 400 zurückbleibt.
Die anschließende Bearbeitung wird dann an dem Halbleiterbauelement 400 durchgeführt. Beispielsweise können zweite aktive Bereiche 412, die beispielsweise Bauelemente für niedrige Spannung umfassen, in dem zweiten Gebiet 410 des Halbleiterbauelements 400 ausgebildet werden, wie gezeigt. Die Höhe h₁ des Flachgraben-Isolationsgebiets 424, das die dünne isolierende Schicht 436 und das isolierende Material 438 im zweiten Gebiet 410 bevorzugt in einer Ausführungsform umfaßt, umfaßt eine größere Höhe als die Höhe h₂ der über dem Tiefgraben 434 ausgebildeten Flachgrabenisolation 424 als das erste Gebiet 407 des Halbleiterbauelements 400. Alternativ kann jedoch bei anderen Ausführungsformen die Höhe h₁ gleich h₂ sein, und alternativ kann die Höhe h₁ kleiner als die Höhe h₂ sein.
Zu Vorteilen von Ausführungsformen der vorliegenden Erfindung zählt das Bereitstellen eines Verfahrens der Selbstjustierung von flachen Isolationsgebieten auf tiefe Isolationsgräben, so daß das flache Isolationsgebiet über den Tiefgräben keine Strukturierung unter Einsatz von Lithographie erfordert. Das Füllmaterial des Tiefgrabens wird unter eine obere Oberfläche des Werkstücks ausgenommen, und die Ausnehmung wird mit isolierendem Material gefüllt, um ein flaches Isolationsgebiet über einem tiefen Isolationsgraben auszubilden. Durch Ausführungsformen der Erfindung entfallen Herausforderungen, die beim Versuch entstehen, Tiefgräben mit einer Flachgrabenisolation (STI) zu überdecken. Ein weiterer Vorteil besteht in der Bereitstellung eines Verfahrens zum Ausbilden von schmalen und langen aktiven Gebieten insbesondere im Speicherteil wie etwa Flash, ROM oder DRAM zum Skalieren ohne Strukturieren, um durch das Resistprofil bedingte Einschränkungen wie etwa ein Kurzschließen, Unterbrechen oder Abbrechen des Resists zu vermeiden.
Wenngleich Ausführungsformen der vorliegenden Erfindung und ihre Vorteile ausführlich beschrieben worden sind, versteht sich, daß daran verschiedene Änderungen, Substituierungen und Abänderungen vorgenommen werden können, ohne vom Gedanken und Umfang der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Beispielsweise versteht der Fachmann ohne weiteres, daß viele der Merkmale, Funktionen, Prozesse und Materialien, die hier beschrieben sind, abgewandelt werden können und gleichzeitig innerhalb des Umgangs der vorliegenden Erfindung bleiben. Zudem soll der Umfang der vorliegenden Anmeldung nicht auf die bestimmten Ausführungsformen des Prozesses, der Maschinen, der Herstellung, der Materialzusammensetzung, der Mittel, Verfahren und Schritte beschränkt sein, die in der Patentschrift beschrieben sind. Wie der Durchschnittsfachmann ohne weiteres aus der Offenbarung der vorliegenden Erfindung erkennt, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellungsverfahren, materielle Zusammensetzungen, Mittel, Verfahren oder Schritte, die gegenwärtig existieren oder später entwickelt werden, die im wesentlichen die gleiche Funktion erfüllen oder im wesentlichen das gleiche Ergebnis erzielen wie die hier beschriebenen entsprechenden Ausführungsformen, verwendet werden. Dementsprechend sollen die beigefügten Ansprüche innerhalb ihres Schutzbereichs derartige Prozesse, Maschinen, Herstellungsverfahren, materielle Zusammensetzungen, Mittel, Verfahren oder Schritte beinhalten.

Claims

Verfahren zum Ausbilden von isolierenden Gebieten eines Halbleiterbauelements, wobei das Verfahren umfaßt: – Bereitstellen eines Werkstücks, wobei das Werkstück mindestens ein erstes Gebiet und mindestens ein zweites Gebiet aufweist, wobei das mindestens eine erste Gebiet mindestens einen ersten aktiven Bereich umfaßt, wobei das zweite Gebiet Bereiche für mindestens einen zweiten aktiven Bereich umfaßt, wobei das Werkstück eine obere Oberfläche aufweist; – Strukturieren des ersten Gebiets mit mindestens einem ersten Graben, wobei der erste Graben Seitenwände, einen Boden und eine erste Tiefe im Werkstück aufweist; – Ausbilden einer ersten isolierenden Schicht über den Seitenwänden und dem Boden des mindestens einen ersten Grabens; – Abscheiden eines halbleitenden Materials in dem mindestens einen ersten Graben über der ersten isolierenden Schicht, wobei das halbleitende Material bis unter die obere Oberfläche des Werkstücks ausgenommen ist; – Strukturieren des zweiten Gebiets mit mindestens einem zweiten Graben, wobei der zweite Graben eine zweite Tiefe im Werkstück aufweist, wobei die zweite Tiefe kleiner ist als die erste Tiefe; – Abscheiden eines isolierenden Materials in dem mindestens einen zweiten Graben und in der Ausnehmung im halbleitenden Material des mindestens einen ersten Grabens; – Ausbilden mindestens eines zweiten aktiven Bereichs im zweiten Gebiet.
Verfahren nach Anspruch 1, wobei der mindestens eine erste aktive Bereich mindestens ein Bauelement für hohe Spannung umfaßt und wobei der mindestens eine zweite aktive Bereich mindestens ein Bauelement für niedrige Spannung umfaßt.
Verfahren nach Anspruch 1 oder 2, wobei das Strukturieren des ersten Gebiets mit mindestens einem ersten Graben das Ausbilden von Tiefgräben umfaßt, wobei das Strukturieren des zweiten Gebiets mit mindestens einem zweiten Graben das Ausbilden von Flachgraben-Isolationsgebieten umfaßt und wobei das Abscheiden eines isolierenden Materials in der Ausnehmung im halbleitenden Material des mindestens einen ersten Grabens das Ausbilden einer Flachgrabenisolation über den Tiefgräben umfaßt.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das Abscheiden eines halbleitenden Materials das Abscheiden dotierten Polysiliziums oder undotierten Polysiliziums umfaßt, wobei das Ausbilden der isolierenden Schicht über den Seitenwänden und dem Boden des mindestens einen ersten Grabens umfaßt – Ausbilden einer dünnen Nitridschicht über den Seitenwänden und dem Boden des mindestens einen ersten Grabens und – Ausbilden einer dünnen Oxidschicht über der dünnen Nitridschicht.
Verfahren nach einem der Ansprüche 1 bis 4, weiterhin umfassend ein Abscheiden einer zweiten isolierenden Schicht über dem mindestens einen zweiten Graben und über der Ausnehmung im halbleitenden Material des mindestens einen ersten Grabens vor dem Abscheiden eines isolierenden Materials in dem mindestens einen zweiten Graben und in der Ausnehmung aus halbleitendem Material des mindestens einen ersten Grabens.
Verfahren nach Anspruch 5, wobei das Abscheiden der zweiten isolierenden Schicht umfaßt: – Ausbilden einer dünnen Siliziumdioxidschicht über dem mindestens einen zweiten Graben und über der Ausnehmung im halbleitenden Material des mindestens einen ersten Grabens und – Ausbilden einer dünnen Siliziumnitridschicht über der dünnen Siliziumdioxidschicht.
Verfahren nach einem der Ansprüche 1 bis 6, wobei das Abscheiden des halbleitenden Materials umfaßt: – Abscheiden des Halbleitermaterials in dem mindestens einen ersten Graben und über dem Werkstück und – Ausnehmen des Halbleitermaterials bis unter die obere Oberfläche des Werkstücks.
Verfahren nach einem der Ansprüche 1 bis 7, wobei der mindestens eine zweite Graben eine größere Breite als eine Breite des mindestens einen ersten Grabens aufweist.
Verfahren nach einem der Ansprüche 1 bis 8, wobei die Ausnehmung im halbleitenden Material eine Tiefe unter der oberen Oberfläche des Werkstücks aufweist, die größer ist als, kleiner ist als oder gleich ist wie die Tiefe des mindestens einen zweiten Grabens.
Verfahren zum Ausbilden von isolierenden Gebieten eines Halbleiterbauelements, wobei das Verfahren umfaßt: – Bereitstellen eines Werkstücks, wobei das Werkstück mindestens ein erstes Gebiet und mindestens ein zweites Gebiet aufweist, wobei das mindestens eine erste Gebiet mindestens einen aktiven Bereich für hohe Spannung umfaßt, wobei das zweite Gebiet Bereiche für mindestens einen aktiven Bereich für niedrige Spannung umfaßt, wobei das Werkstück eine obere Oberfläche aufweist; – Strukturieren des ersten Gebiets mit mindestens einem Tiefgraben, wobei der Tiefgraben Seitenwände, einen Boden und eine erste Tiefe im Werkstück aufweist; – Ausbilden einer ersten isolierenden Schicht über den Seitenwänden und dem Boden des mindestens einen Tiefgrabens; – Abscheiden eines halbleitenden Materials in dem mindestens einen Tiefgraben über der ersten isolierenden Schicht, wobei das halbleitende Material bis unter die obere Oberfläche des Werkstücks ausgenommen ist; – Maskieren des mindestens einen ersten Gebiets; – Strukturieren des mindestens einen zweiten Gebiets mit mindestens einem Flachgraben, wobei der Flachgraben eine zweite Tiefe im Werkstück aufweist, wobei die zweite Tiefe kleiner ist als die erste Tiefe; – Entfernen der Maske über dem mindestens einen ersten Gebiet; – Abscheiden eines isolierenden Materials in dem mindestens einen Flachgraben und in der Ausnehmung im halbleitenden Material des mindestens einen Tiefgrabens und – Ausbilden mindestens eines aktiven Bereichs für niedrige Spannung im zweiten Gebiet.
Verfahren nach Anspruch 10, wobei das Abscheiden eines isolierendes Materials in der Ausnehmung im halbleitenden Material des mindestens einen Tiefgrabens das Ausbilden einer Flachgrabenisolation über den Tiefgräben umfaßt.
Verfahren nach Anspruch 9 oder 10, wobei das Abscheiden des halbleitenden Materials das Abscheiden dotierten Polysiliziums oder undotierten Polysiliziums umfaßt, wobei das Ausbilden der isolierenden Schicht über den Seitenwänden und dem Boden des mindestens einen Tiefgrabens umfaßt: – Ausbilden einer dünnen Nitridschicht über den Seitenwänden und dem Boden des mindestens einen Tiefgrabens und – Ausbilden einer dünnen Oxidschicht über der dünnen Nitridschicht.
Verfahren nach einem der Ansprüche 10 bis 12, weiterhin umfassend ein Abscheiden einer zweiten isolierenden Schicht über dem mindestens einen Flachgraben und über der Ausnehmung im halbleitenden Material des mindestens einen Tiefgrabens vor dem Abscheiden eines isolierenden Materials in dem mindestens einen Flachgraben und in der Ausnehmung aus halbleitenden Material des mindestens einen Tiefgrabens.
Verfahren nach Anspruch 13, wobei das Abscheiden der zweiten isolierenden Schicht umfaßt: – Ausbilden einer dünnen Oxidschicht über dem mindestens ei nen Flachgraben und über der Ausnehmung im halbleitenden Material des mindestens einen Tiefgrabens und – Ausbilden einer dünnen Nitridschicht über der dünnen Oxidschicht.
Verfahren nach einem der Ansprüche 10 bis 14, wobei das Abscheiden des halbleitenden Materials umfaßt: – Abscheiden des Halbleitermaterials in dem mindestens einen Tiefgraben und über dem Werkstück und – Ausnehmen des Halbleitermaterials bis unter die obere Oberfläche des Werkstücks.
Verfahren nach einem der Ansprüche 10 bis 15, wobei der mindestens eine Flachgraben im zweiten Gebiet eine größere Breite als eine Breite des mindestens einen Tiefgrabens im ersten Gebiet aufweist.
Verfahren nach einem der Ansprüche 10 bis 16, wobei eine Tiefe der Ausnehmung im halbleitenden Material größer ist als, kleiner ist als oder gleich ist wie die zweite Tiefe des mindestens einen Flachgrabens ist.
Verfahren nach einem der Ansprüche 10 bis 17, wobei das Strukturieren des ersten Gebiets mit mindestens einem Tiefgraben umfaßt: – Abscheiden einer Hartmaske über der oberen Oberfläche des Werkstücks; – Strukturieren der Hartmaske mit der Tiefgrabenstruktur; – Strukturieren des Werkstücks unter Verwendung der Hartmaske als Maske und – Entfernen der Hartmaske.
Verfahren nach Anspruch 18, wobei das Abscheiden der Hartmaske das Abscheiden von bordotiertem Quarzglas umfaßt.
Verfahren nach einem der Ansprüche 10 bis 19, wobei das Maskieren des mindestens einen ersten Gebiets und Strukturieren des mindestens einen zweiten Gebiets mit mindestens einem Flachgraben umfaßt: – Abscheiden einer Hartmaske über dem Werkstück und dem strukturierten Tiefgraben im ersten Gebiet; – Abscheiden eines Photoresists über der Hartmaske; – Strukturieren des Photoresits mit einer Struktur für den mindestens einen Flachgraben; – Strukturieren der Hartmaske mit der Photoresiststruktur; – Entfernen des Photoresists; – Strukturieren des Werkstücks unter Verwendung der Hartmaske als Maske und – Entfernen der Hartmaske.
Verfahren nach Anspruch 20, wobei das Abscheiden der Hartmaske das Abscheiden von Siliziumdioxid aus Plasma hoher Dichte umfaßt.
Halbleiterbauelement, das umfaßt: – ein Werkstück, das mindestens ein erstes Gebiet mit mindestens einem aktiven Bereich für hohe Spannung und mindestens ein zweites Gebiet mit mindestens einem aktiven Bereich für niedrige Spannung aufweist, wobei das Werkstück eine obere Oberfläche aufweist; – mindestens einen Tiefgraben, der in dem mindestens einen ersten Gebiet in der Nähe eines aktiven Bereichs für hohe Spannung angeordnet ist, wobei der Tiefgraben Seitenwände und einen Boden aufweist, wobei der Tiefgraben eine über den Seitenwänden und dem Boden angeordnete erste isolierende Schicht und ein über der ersten isolierenden Schicht angeordnetes halbleitendes Material enthält, wobei das halbleitende Material bis unter die obere Oberfläche des Werkstücks ausgenommen ist, und in der Ausnehmung in dem halbleitenden Material ein flaches Isolationsgebiet angeordnet ist; – mindestens ein flaches Isolationsgebiet, das in dem mindestens einen zweiten Gebiet des Werkstücks in der Nähe eines aktiven Bereichs für niedrige Spannung angeordnet ist.
Halbleiterbauelement nach Anspruch 22, wobei das flache Isolationsgebiet des mindestens einen zweiten Gebiets eine Breite umfaßt, die größer ist als die Breite des flachen Isolationsgebiets des mindestens einen Tiefgrabens im ersten Gebiet.
Halbleiterbauelement nach Anspruch 22 oder 23, wobei die Ausnehmung im halbleitenden Material eine Tiefe aufweist, die größer ist als, kleiner ist als oder gleich ist wie die Tiefe des mindestens einen zweiten Grabens im Werkstück.