TWI676272B - 半導體裝置及其製造方法 - Google Patents

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Yu-Ling Hsu
施宏霖
Hung-Ling Shih
邱捷飛
Chieh-Fei Chiu
劉珀瑋
Po-Wei Liu
黃文鐸
Wen-Tuo Huang
才永軒
Yong-Shiuan Tsair
楊世匡
Shih-Kuang Yang
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台灣積體電路製造股份有限公司
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Abstract

一種製造非揮發性記憶體半導體裝置的方法包括：在半導體基底的非揮發性記憶體胞元區域上形成多個記憶體胞元；以及在所述多個記憶體胞元之上形成導電層。在所述多個記憶體胞元之上形成第一平坦化層，所述第一平坦化層包括平坦材料，其具有小於約1.2厘泊的黏度。對所述第一平坦化層及所述導電層執行平坦化操作，藉此移除所述第一平坦化層的上部區及所述導電層的上部區。完全移除所述記憶體胞元之間的所述導電層的下部區的部分。

Description

半導體裝置及其製造方法
本發明實施例是有關於半導體積體電路，且特別是有關於包括非揮發性記憶體胞元的半導體裝置及其製程。
隨著半導體行業已經進展到奈米技術製程節點，以追求更高裝置密度、更高效能以及更低成本，因此在減小形貌變化(topography variation)方面以及降低微影操作(lithography operation)數量增加的方面持續面臨挑戰。需要在製程期間進行有效的平坦化以增加裝置密度。平坦化材料的邊緣薄化(edge thinning)是在半導體裝置製程中的一個問題，尤其是在具有大的組件密度或形貌變化於其中的裝置裡。
本發明實施例是一種製造非揮發性記憶體半導體裝置的方法，其步驟如下。在半導體基底的非揮發性記憶體胞元區域上形成多個記憶體胞元。在所述多個記憶體胞元之上形成導電層。 在所述多個記憶體胞元之上形成第一平坦化層，所述第一平坦化層包括平坦材料，其具有小於約1.2厘泊的黏度。對所述第一平坦化層及所述導電層執行平坦化操作，藉此移除所述第一平坦化層的上部區及所述導電層的上部區。完全移除所述記憶體胞元之間的所述導電層的下部區的部分。
本發明實施例是一種製造包括非揮發性記憶體的半導體裝置的方法，其步驟如下。在基底之上形成堆疊結構。所述堆疊結構包括：第一多晶矽層，設置於第一介電層之上；第二介電層，設置於所述第一多晶矽層之上；第二多晶矽層，設置於所述第二介電層之上；頂蓋絕緣層，設置於所述第二多晶矽層之上；以及側壁間隙壁，設置於所述第一多晶矽層的相對兩側、所述第二介電層的相對兩側、所述第二多晶矽層的相對兩側以及所述頂蓋絕緣層的相對兩側上。在所述堆疊結構之上形成第三多晶矽層，藉此覆蓋所述堆疊結構。在所述第三多晶矽層之上形成第一平坦化層，所述第一平坦化層包括平坦化材料，其具有小於約1.2厘泊的黏度。移除所述第一平坦化層及所述第三多晶矽層的上部部分，藉此形成選擇閘極及抹除閘極。
本發明實施例是一種非揮發性記憶體半導體裝置，包括：非揮發性記憶體胞元區域、邏輯區域、虛擬區域以及接地區域。虛擬區域位於所述非揮發性記憶體胞元區域與所述邏輯區域之間。接地區域位於所述虛擬區域與所述邏輯區域之間。所述虛擬區域不包括所述非揮發性記憶體胞元區域與所述邏輯區域之間 的擋壩結構。
10‧‧‧基底
20‧‧‧第一介電層
30‧‧‧第一導電層
35‧‧‧第二介電層
40‧‧‧第二導電層
42‧‧‧硬罩幕層
42-1‧‧‧硬罩幕層的下層
42-2‧‧‧硬罩幕層的中層
42-3‧‧‧硬罩幕層的上層
45‧‧‧第一側壁間隙壁
45-1、45-3‧‧‧第一側壁間隙壁的氧化矽層
45-2‧‧‧第一側壁間隙壁的氮化矽層
48‧‧‧第二側壁間隙壁
49‧‧‧抹除閘極氧化物
50‧‧‧第三導電層
50E‧‧‧抹除閘極
50S‧‧‧選擇閘極
52‧‧‧第一平坦化層
54‧‧‧硬罩幕
56‧‧‧第一硬罩幕層
58‧‧‧第二硬罩幕層
60‧‧‧第二平坦化層
62‧‧‧光阻圖案
64‧‧‧開口
64’‧‧‧開口
70‧‧‧硬罩幕層
72‧‧‧氮化物層
74‧‧‧氧化物層
90‧‧‧介電層
92‧‧‧氮化物層
94‧‧‧氧化物層
110‧‧‧NVM胞元區域
120‧‧‧邏輯區域
130‧‧‧虛擬區域
140‧‧‧接地區
160‧‧‧邏輯區域
165‧‧‧閘電極結構
170‧‧‧層間介電層
175‧‧‧淺溝渠隔離區
200‧‧‧流程圖
A‧‧‧細節
B‧‧‧細節
CG‧‧‧控制閘極
EG‧‧‧抹除閘極
FG‧‧‧浮置閘極
GS‧‧‧閘極結構
L1‧‧‧寬度
MC1、MC2、MC3、MC4‧‧‧堆疊結構
S210、S220、S230、S240、S250‧‧‧步驟
SG‧‧‧選擇閘極
T1、T2、T3、T4‧‧‧厚度
X、Y、Z‧‧‧方向
△T6‧‧‧高度差
結合附圖閱讀以下詳細說明，會最佳地理解本揭露。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製且僅用於說明目的。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是示出一種製造非揮發性記憶體半導體裝置的方法的步驟的流程圖。
圖2A示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。圖2B是圖2A所示細節A的剖視圖。
圖3示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。
圖4A示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。圖4B是圖4A所示細節B的剖視圖。
圖5示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。
圖6示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。
圖7示出示例性剖視圖，其說明根據本揭露一些實施例的一 種順序半導體裝置製造製程的各種階段中的一者。
圖8示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。
圖9示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。
圖10示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。
圖11示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。
圖12示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。
圖13示出示例性剖視圖，其說明根據本揭露一些實施例的一種順序半導體裝置製造製程的各種階段中的一者。
圖14A、圖14B、圖14C及圖14D示出半導體裝置的非揮發性記憶體胞元區域及邏輯區域的示例性剖視圖，其說明根據本揭露一些實施例的製造製程的順序階段。
圖15示出根據本揭露形成的一種半導體裝置的示例性剖視圖。
圖16示出根據本揭露的一種半導體裝置製造製程的各種階段中的一者的示例性剖視圖。
圖17示出根據本揭露形成的一種非揮發性記憶體半導體裝置的平面圖。
應理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外亦囊括裝置在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。另外，用語「由...製成(made of)」可意為「包括(comprising)」或「由...組成(consisting of)」。
在本揭露的實施例中，一種半導體裝置包括非揮發性記 憶體(non-volatile memory，NVM)胞元及周邊電路(例如邏輯電路)。NVM胞元通常需要其中堆疊有多個導電層(例如，多晶矽層)的堆疊結構。此外，執行例如回蝕操作或化學機械研磨(chemical mechanical polishing，CMP)等各種平坦化操作，以形成NVM胞元的所需層或圖案。在本揭露的實施例中使用低黏度的平坦化材料。所述低黏度的平坦化材料使得將形成的NVM半導體裝置的尺寸縮小，因為低黏度的平坦化材料可在不使用擋壩結構(dam structure)(例如，保護環結構)的情況下形成共形邊緣部分，而所述擋壩結構會佔據半導體基底上的空間。
在圖1中說明流程圖200，流程圖200示出根據本揭露實施例的一種製造非揮發性記憶體半導體裝置的方法的步驟。在所述方法的第一步驟S210中，執行在非揮發性記憶體胞元區域上形成多個記憶體胞元的操作。在步驟S220中，在所述多個記憶體胞元之上形成導電層，且在步驟S230中在所述多個記憶體胞元之上形成第一平坦化層，所述第一平坦化層包括平坦化材料，其具有小於約1.2厘泊的黏度。隨後在步驟S240中執行平坦化操作，以移除第一平坦化層的上部區及導電層的上部區。然後在步驟S250中完全移除記憶體胞元之間的導電層的下部區的部分。在本文中進一步詳細論述根據本揭露的實施例製造非揮發性記憶體半導體裝置的方法。
圖2A至圖13大致示出說明根據本揭露一個實施例製造包括非揮發性記憶體胞元的半導體裝置的順序過程的示例性剖視 圖。應理解，可在圖2A至圖13所示的製程之前、期間或之後提供額外的操作，且以下所述的一些操作可被替換或消除用於所述方法的額外實施例。為簡潔起見，對一些元件可不再進行說明。操作的次序可改變。
如圖2A所示，在基底10上形成第一介電層20並在第一介電層20之上形成第一導電層30，其中第一介電層20將用作NVM胞元的穿隧介電層且第一導電層30將用作NVM胞元的浮置閘極。此外，在第一導電層30之上依序形成第二介電層35、第二導電層40以及罩幕層(頂蓋絕緣層)42，其中第二導電層40將用作NVM胞元的控制閘極。
在一些實施例中，基底10為例如雜質濃度介於約1×1015cm-3至約1×1018cm-3範圍內的p型矽基底。在其他實施例中，所述基底為雜質濃度介於約1×1015cm-3至約1×1018cm-3範圍內的n型矽基底。另外，所述基底可包括：另一元素半導體，例如鍺；化合物半導體，包括例如SiC及SiGe等IV-IV族化合物半導體、例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP等III-V族化合物半導體；或其組合。在一個實施例中，所述基底為絕緣層上矽(silicon-on-insulator，SOI)基底的矽層。
在一些實施例，用於NVM胞元的穿隧氧化物層的第一介電層20是由氧化矽製成。在一些實施例中，第一介電層20的厚度介於約1奈米至約50奈米範圍內。第一介電層20可藉由熱氧 化法(thermal oxidation)或化學氣相沉積法(chemical vapor deposition，CVD)來形成。
在一些實施例中，第一導電層30是多晶矽。在其他實施例中，第一導電層是用以當作閘電極的任意適當金屬或金屬氮化物。第一導電層30可藉由化學氣相沉積法來形成。在一些實施例中，所沉積的第一導電層30的厚度介於約20奈米至約200奈米範圍內。在一些實施例中，藉由例如化學機械研磨(CMP)方法或回蝕方法等平坦化操作來減少第一導電層30的厚度。在一些實施例中，在所述平坦化操作之後，第一導電層30的厚度介於約10奈米至約50奈米範圍內。當第一導電層30是多晶矽時，所述多晶矽被適當地摻雜雜質。在某些實施例中，第一導電層30是非晶矽層。
在一些實施例中，第二介電層35包括氧化矽層、氮化矽層、或由氧化矽及氮化矽所組成的多層。在一個實施例中，使用氧化矽-氮化矽-氧化矽(ONO)層作為第二介電層35。在一些實施例中，第二介電層的厚度介於約1奈米至約100奈米範圍內。第二介電層35可由CVD、物理氣相沉積法(physical vapor deposition，PVD)或原子層沉積法(atomic layer deposition，ALD)形成。
在一些實施例中，第二導電層40可為藉由CVD形成的多晶矽層，且第二導電層40的厚度介於約10奈米至約100奈米範圍內。
硬罩幕層42是由藉由化學氣相沉積法而形成的氧化矽所製成，且硬罩幕層42的厚度介於約10奈米至約200奈米範圍內。在一些實施例中，硬罩幕層42包括三層，如圖2A中的細節A的放大圖的圖2B所示，例如包括由氧化矽製成的下層42-1、由氮化矽製成的中層42-2以及由氧化矽製成的上層42-3。在其他實施例中，下層42-1是由氮化矽製成，中層42-2是由氧化矽製成，且上層42-3是由氮化矽製成。在某些實施例中，中層是由不同於下層及上層的材料所製成。在一些實施例中，下層42-1的厚度介於約2奈米至約10奈米的範圍內，中層42-2的厚度介於約5奈米至約100奈米的範圍內，且上層42-3的厚度介於約2奈米至約50奈米的範圍內。
接下來，如圖3中所示，使用包括微影及蝕刻的圖案化操作將硬罩幕層42圖案化，並使用經圖案化的硬罩幕層作為蝕刻罩幕，以將第二導電層40及第二介電層35圖案化。
在對第二導電層40及第二介電層35進行圖案化操作之後，如圖4A所示，在經圖案化的第二導電層40及第二介電層35的相對兩側上形成第一側壁間隙壁45。
第一側壁間隙壁45由適當介電材料的一個或多個層製成。例如藉由化學氣相沉積法在整個基底之上形成介電材料的一個或多個毯覆層(blanket layer)，並接著執行非等向性蝕刻(anisotropic etching)，藉此形成第一側壁間隙壁45。在一些實施例中，第一側壁間隙壁45的厚度介於約1奈米至約20奈米範圍 內。
在一些實施例中，如在圖4A中的細節B的放大圖的圖4B中所示，第一側壁間隙壁45包括以兩個氧化矽層45-1及45-3夾持氮化矽層45-2的ONO膜。在一些實施例中，氧化矽層45-1的厚度、氮化矽層45-2的厚度以及氧化矽層45-3的厚度分別介於約1奈米至20奈米範圍內、約1奈米至30奈米範圍內以及約1奈米至約20奈米範圍內。在某些實施例中，第一側壁間隙壁45由氮化矽的單層或氮氧化矽的單層所製成。
在形成第一側壁間隙壁45之後，如圖5所示，使用乾蝕刻操作將第一多晶矽層30圖案化。
此外，如圖6所示形成第二側壁間隙壁48，並如圖7所示形成抹除閘極氧化物49。第二側壁間隙壁48是由介電材料的一個或多個層製成。在一個實施例中，第二側壁間隙壁48是由藉由CVD形成的氧化矽所製成。抹除閘極氧化物49是由氧化矽製成。在一些實施例中，形成氧化矽層並接著將所述氧化矽層圖案化，以自抹除閘極區域移除所述氧化矽層，並且接著執行濕式氧化，藉此形成抹除閘極氧化物49。在某些實施例中，亦形成用於選擇閘極(字線)的閘介電層。在一些實施例中，第一介電層20保持作為閘介電層，且在某些實施例中，第一介電層20中被暴露出的部分(其將用以當作選擇閘極的閘介電層)被薄化。
藉由上述操作，形成了如圖7所示的堆疊結構MC1、MC2、MC3及MC4。堆疊結構MC1及堆疊結構MC2將作為一對 記憶體胞元，而堆疊結構MC3及堆疊結構MC4將作為另一對記憶體胞元。堆疊結構MC1與堆疊結構MC2之間的距離等於堆疊結構MC3與堆疊結構MC4之間的距離，且小於堆疊結構MC2與堆疊結構MC3之間的距離。
接下來，如圖8所示，在圖7所示的結構之上形成第三導電層50。在一些實施例中，第三導電層50是多晶矽層。第三導電層50可由與第一導電層30及第二導電層40相同的製程形成。如圖8所示，在一些實施例中，第三導電層50藉由CVD共形地形成，且在堆疊結構MC2與堆疊結構MC3之間形成大的間隙(低高度部分)。在一些實施例中，自第一介電層20的上表面至第三導電層的最上表面在平面處所量測的第三導電層50的厚度T1介於約40奈米至約200奈米的範圍內。在某些實施例中，自硬罩幕層42的上表面至第三導電層50的最上表面所量測的第三導電層50的厚度T2介於約20奈米至約100奈米的範圍內。在一些實施例中，所述厚度的比率T1/T2介於約10/1至約2/1的範圍內。
如圖9所示，隨後在第三導電層50之上形成第一平坦化層52。在一些實施例中，在堆疊結構MC2與堆疊結構MC3之間的第三導電層50的下平坦部處所量測的第一平坦化層52的厚度T3介於約60奈米至約300奈米的範圍內。在某些實施例中，在其中第三導電層50上覆硬罩幕層42的第三導電層50的頂部處所量測的第一平坦化層52的厚度T4介於約20奈米至約50奈米的範圍內。在一些實施例中，在形成第一平坦化層52之後，堆疊結 構的高度為約200奈米至約400奈米。在一些實施例中，所述厚度的比率T3/T4介於約15/1至約3/1的範圍內。
在一些實施例中，第一平坦化層52是由具有低黏度的有機材料(例如，碳骨架聚合物)製成。在某些實施例中，第一平坦化層52是由黏度小於約1.2厘泊的平坦化層材料製成。在一些實施例中，所述平坦化層材料是可得自日本合成橡膠公司(JSR Corporation)的芳香族樹脂/丙二醇單甲醚醋酸酯材料，例如JSR NFC HM8088-7。低黏度使得平坦化層能夠均勻地分散，並在堆疊結構之上形成光滑平坦的表面，並在成對的堆疊特徵之間形成凹谷。當平坦化層材料的黏度大於1.2厘泊時，可能需要多次使用平坦化材料才得以完全覆蓋，從而延長形成平坦化層所需的時間量。此外，較高黏度的材料可能無法均勻地流經被平坦化的裝置的整個表面，從而導致在裝置的邊緣處產生平坦化的邊緣薄化(edge-thinning of the planarization)。此外，使用較高黏度的平坦化材料可能使得需要使用擋壩結構以確保平坦性，藉此增加半導體裝置的尺寸。在一些實施例中，對平坦化材料執行烘烤操作，以使平坦化層52固化。
然後，如圖10所示，執行平坦化操作以移除平坦化層52的上部區以及第三導電層50的上部區。在一些實施例中，適當的平坦化操作包括化學機械研磨(CMP)或利用適當的濕蝕刻或乾蝕刻技術的回蝕操作。在一些實施例中，利用電漿乾蝕刻操作。
在第一回蝕操作之後，如圖11所示執行第二回蝕操作以 進一步減小第三導電層50的厚度，且在一些實施例中第一平坦化層52被完全移除。藉由第二回蝕操作，形成抹除閘極50E及選擇閘極(字元線)50S。
如圖11所示，抹除閘極50E設置在一對堆疊結構MC1及MC2之間，且選擇閘極50S設置在所述一對堆疊結構的未形成有抹除閘極50E的相對兩側上。如圖11所示，應注意，在製造製程的此階段中，一對堆疊結構MC1及MC2的選擇閘極與相鄰對堆疊結構(MC3)的選擇閘極連接(未分隔)，如圖11所示。
如圖12所示，在藉由蝕刻第三導電層50而形成選擇閘極50S及抹除閘極50E之後，藉由形成第一硬罩幕層56以及位於第一硬罩幕層56之上的第二硬罩幕層58，而在圖11所示結構之上形成硬罩幕54。在一些實施例中，第一硬罩幕層56是由氧化矽系的介電材料(例如，二氧化矽)製成，且第二硬罩幕層58是由氮化矽系的介電材料(例如SiN或SiON)製成。
此外，如圖12所示，在硬罩幕54之上形成第二平坦化層60。在一些實施例中，第二平坦化層60是由與第一平坦化層52相同的材料(例如，黏度小於約1.2厘泊的碳骨架聚合物材料)形成。在其他實施例中，第二平坦化層60是與第一平坦化層52不同的材料。在某些實施例中，第二平坦化層60是黏度高於第一平坦化層52的材料。隨後在第二平坦化層60之上形成光阻層，並對所述光阻層進行圖案化，以在圖11所示結構之上形成開口64。
藉由使用光阻圖案62作為蝕刻罩幕，將第一硬罩幕層56 及第二硬罩幕層58圖案化，然後例如藉由蝕刻來將第三導電層50圖案化，以移除第三導電層50的下部區的一部分，藉此由開口64’分隔開選擇閘極，如圖13所示。在蝕刻第三導電層50期間及/或之後，第二硬罩幕層56被移除，且第二平坦化層60被完全移除。
應理解，圖13所示的結構經受進一步的CMOS製程以形成各種特徵，例如內連通孔、內連金屬層、保護層等。
圖14A至圖14D示出半導體裝置的非揮發性記憶體胞元區域及邏輯區域的示例性剖視圖，其說明根據本揭露一些實施例的製造製程的順序階段。圖14A至圖14D亦說明其中硬罩幕層42包括三個層(例如，由氧化矽製成的下層42-1、由氮化矽製成的中層42-2以及由氧化矽製成的上層42-3)、且第一側壁間隙壁45包括以兩個氧化矽層45-1及45-3夾持氮化矽層45-2的ONO膜的實施例。在其他實施例中，下層42-1是由氮化矽製成，中層42-2是由氧化矽製成，且上層42-3是由氮化矽製成。
如圖14A所示，在NVM胞元區域110及邏輯區域120之上形成第一平坦化層52。在邏輯區域120中第三導電層50之上形成包括氮化物層72及氧化物層74的硬罩幕層70，以在後續在NVM胞元區域110中蝕刻第三導電層50期間保護邏輯區域120中的第三導電層50。
然後，如圖14B所示，利用電漿乾蝕刻執行第一回蝕操作，以移除NVM胞元區域110中的第三多晶矽層50及第一平坦化層52的上部部分、以及邏輯區域120中的第一平坦化層52。
如圖14C所示，在第一回蝕操作之後，執行第二回蝕操作以進一步減小NVM胞元區域110中的第三導電層50以及邏輯區域120中的氮化物層72的厚度。如圖14D所示，隨後自邏輯區域120中的第三導電層50之上移除氮化物層72並自NVM胞元區域110移除任何剩餘的第一平坦化層52。氮化物層72及任何剩餘的第一平坦化層52藉由適當的乾蝕刻或濕蝕刻技術而被移除。在一些實施例中，氮化物層72利用熱磷酸蝕刻操作而被移除。在一些實施例中，任何剩餘的第一平坦化層52利用食人魚(piranha)蝕刻(硫酸及過氧化氫)或氧電漿蝕刻而被移除。
圖15示出根據本揭露實施例具有NVM胞元區域及邏輯區域的半導體裝置的示例性剖視圖。如圖所示，根據本揭露一些實施例的非揮發性記憶體陣列包括多對閘極結構(GS)。閘極結構GS包括一對控制閘極(CG)，在所述控制閘極(CG)之間存在抹除閘極(EG)。在一些實施例中，在控制閘極(CG)的每一側上形成一對選擇閘極(SG)。此外，在每一控制閘極(CG)之下形成一對浮置閘極(FG)。在此實施例中示出了三個閘極結構(GS)，但NVM胞元區域並非僅限於三個閘極結構，且一些實施例包括更少或更多數目的閘極結構。
在一些實施例中，邏輯區域160包括一個或多個閘電極結構165，所述閘電極結構165被層間介電層170環繞且被形成在基底10中的淺溝渠隔離區175隔開。
圖16示出根據本揭露的一種半導體裝置製造製程的各種 階段中的一者的示例性比較剖視圖。
高黏度的平坦化材料具有大於約1.2厘泊的黏度。高黏度的平坦化材料可具有大於2厘泊的黏度。低黏度的平坦化材料具有小於約1.2厘泊的黏度。可在NVM胞元區域的邊緣處形成介電層90。在一些實施例中，介電層90包括位於氮化物層92上方的氧化物層94。介電層設置在導電層(例如，多晶矽層50)上。
在其中在製造製程期間使用高黏度的平坦化材料作為平坦化材料的情形中，由於高黏度的平坦化材料回流問題可能發生高黏度的平坦化材料的邊緣薄化。高黏度的平坦化材料的黏度可造成平坦化材料的不均勻流動，且高黏度的平坦化材料可能必須在若干階段中進行多次應用，藉此延長塗佈操作的持續時間。由於高黏度的平坦化材料回流問題，在邊緣區域與位於NVM閘極結構上方的區域之間可能存在高黏度的平坦化材料的高度差△T5。
然而，本揭露的實施例針對平坦化層52使用黏度小於1.2厘泊的低黏度的平坦化材料，而非高黏度材料。如圖16所示，低黏度的平坦化層52具有平的頂表面。使用低黏度的平坦化材料時在邊緣區域與位於NVM閘極結構上方的區域之間的平坦化層的高度差△T6小於高黏度的平坦化材料的高度差△T5。因此，△T6<△T5。
在本揭露的一些實施例中，使用單層低黏度的平坦化材料代替一層或多層高黏度的平坦化材料。本揭露的單層低黏度的平坦化材料不會造成如同高黏度的平坦化材料的邊緣薄化。
圖17示出根據本揭露形成的一種非揮發性記憶體半導體裝置的平面圖。在本揭露中使用的低黏度的平坦化材料使得能夠形成尺寸縮小的NVM半導體裝置。如圖17所示，在本揭露的使用低黏度的平坦化材料的實施例中，邏輯區域120與胞元區域110之間的虛擬區域130跨越寬度L1。在一些實施例中，具有寬度L1的虛擬區域130環繞胞元區域110。一些半導體裝置形成有環繞非揮發性記憶體陣列邊緣的NVM胞元區域110的擋壩結構，以消除高黏度回流問題。所述擋壩結構使環繞NVM胞元區域的虛擬區域130的寬度L1增加了擋壩的寬度。藉此，在平面圖中觀察時，使用擋壩結構的半導體裝置的總體大小在X方向及Y方向兩者上增加擋壩結構的寬度的兩倍。因此，相較於使用擋壩結構的半導體裝置，根據本揭露的使用低黏度的平坦化材料的半導體裝置的尺寸可在X方向及Y方向兩者上減小擋壩結構的寬度的兩倍。在一些半導體裝置中，接地區140使NVM胞元區域110與邏輯區域120分隔開。接地區140可保護半導體裝置免受靜電放電的不利影響。
在一些實施例中，虛擬區域減小至約為具有擋壩結構的非揮發性記憶體半導體裝置的虛擬區域的一半大小。因此，在本揭露的實施例中電路密度增大而不具有陣列邊緣薄化。在一些實施例中，根據本揭露的裝置的總面積較具有擋壩結構的裝置小10%至20%。
藉由使用低黏度的碳骨架聚合物作為底層，提供了一種 用於平坦化非揮發性記憶體胞元的簡化製程。此外，非揮發性記憶體胞元的整體尺寸減小，乃因不存在被擋壩結構佔據的空間。此外，製造製程更加高效，乃因為解決高黏度的平坦化材料回流問題，其可能需要進行高黏度的平坦化材料的多次施加步驟，而每一次應用皆需要時間來施加及固化。根據本揭露，僅需要施加一次低黏度的平坦化材料，因此根據本揭露的製造製程消除了施加及固化多個層所需的時間。
在本揭露中闡釋了包括半導體裝置的NVM區及邏輯區的實施例，然而本揭露並非僅限於包括NVM區及邏輯區的半導體裝置。本揭露可應用至其中存在具有較大密度或形貌差異的區並需要平整(level)/平坦(flat)的表面的任意情形。舉例而言，本揭露的方法可應用至包括具有不同電晶體密度的多個區的半導體裝置。
本揭露亦可應用至混合訊號系統晶片，所述混合訊號系統晶片可為類比電路、數位電路以及固有混合訊號電路(intrinsic mixed-signal circuits)的組合。混合訊號積體電路含有數位電路及類比電路兩者在同一晶片上，例如在同一晶片上含有微處理器及放大器兩者。混合訊號積體電路常常用於將類比訊號轉換成數位訊號，以使得數位裝置可對其進行處理。混合訊號積體電路的實例包括使用δ-σ調變的資料轉換器、使用誤差偵測及校正的類比至數位轉換器/數位至類比轉換器以及數位無線晶片。數位受控聲音晶片亦為混合訊號電路。例如上述這些混合訊號晶片包括具 有不同形貌及特徵密度的區。利用本文中所揭露的技術可達成對這些裝置的經改良的平坦化。
應理解，本文中未必論述所有優點，對於所有實施例或實例而言並不需要特定優點，且其他實施例或實例可提供不同優點。
本揭露的實施例是一種製造非揮發性記憶體半導體裝置的方法。所述方法包括在半導體基底的非揮發性記憶體胞元區域上形成多個記憶體胞元。在所述多個記憶體胞元之上形成導電層。在所述多個記憶體胞元之上形成第一平坦化層，所述第一平坦化層包括平坦材料，其具有小於約1.2厘泊的黏度。對所述第一平坦化層及所述導電層執行平坦化操作，藉此移除所述第一平坦化層的上部區及所述導電層的上部區。完全移除所述記憶體胞元之間的所述導電層的下部區的部分。在一些實施例中，各所述記憶體胞元包括：第一控制閘極及第二控制閘極以及位於所述第一控制閘極與所述第二控制閘極之間的抹除閘極；第一選擇閘極及第二選擇閘極，分別位於所述第一控制閘極及所述第二控制閘極的外側；以及第一浮置閘極及第二浮置閘極，分別形成於所述第一控制閘極及所述第二控制閘極的下方。在一些實施例中，在完全移除所述記憶體胞元之間的所述導電層的所述下部區的所述部分之前，所述方法包括：在所述多個記憶體胞元上形成硬罩幕層。在一些實施例中，在形成所述硬罩幕層之後，所述方法包括：在所述記憶體胞元上形成第二平坦化層。在一些實施例中，所述方 法包括：在所述第二平坦化層上形成光阻層。在一些實施例中，所述方法包括設置在所述半導體基底之上的介電層，且自所述介電層的上表面至所述導電層的最上表面在平面處所量測的所述導電層的厚度T1對自所述硬罩幕層的上表面至所述導電層的最上表面所量測的所述導電層的厚度T2的比率T1/T2介於約10/1至約2/1範圍內。在一些實施例中，所述方法包括：在所述半導體基底的周邊區域中形成邏輯區域，所述周邊區域與所述非揮發性記憶體胞元區域間隔開；以及在所述邏輯區域與所述胞元區域之間形成接地區。
本揭露的另一實施例是一種製造包括非揮發性記憶體的半導體裝置的方法。所述方法包括在基底之上形成堆疊結構，所述堆疊結構包括：第一多晶矽層，設置於第一介電層之上；第二介電層，設置於所述第一多晶矽層之上；第二多晶矽層，設置於所述第二介電層之上；頂蓋絕緣層，設置於所述第二多晶矽層之上；以及側壁間隙壁，設置於所述第一多晶矽層的相對兩側、所述第二介電層的相對兩側、所述第二多晶矽層的相對兩側以及所述頂蓋絕緣層的相對兩側上。在所述堆疊結構之上形成第三多晶矽層，藉此覆蓋所述堆疊結構。在所述第三多晶矽層之上形成第一平坦化層，所述第一平坦化層包括平坦化材料，其具有小於約1.2厘泊的黏度。移除所述第一平坦化層及所述第三多晶矽層的上部部分，藉此形成選擇閘極及抹除閘極。在一些實施例中，所述平坦化材料是有機材料。在一些實施例中，在所述第三多晶矽層 的下平坦部處所量測的所述第一平坦化層的厚度T3對在所述第三多晶矽層的最上平坦表面處所量測的所述第一平坦化層的厚度T4的比率T3/T4介於約15/1至約3/1範圍內。在一些實施例中，所述移除所述第一平坦化層及所述第三多晶矽層的所述上部部分包括：使用第一電漿製程執行第一回蝕操作，以局部地移除所述第一平坦化層及所述第三多晶矽層，藉此暴露出所述頂蓋絕緣層；以及使用第二電漿製程執行第二回蝕操作，以進一步減小所述第三多晶矽層的厚度，藉此形成所述選擇閘極及所述抹除閘極。在一些實施例中，在移除所述第一平坦化層及所述第三多晶矽層的上部部分之後，所述方法包括：在所述堆疊結構上形成硬罩幕層。在一些實施例中，在形成所述硬罩幕層之後，所述方法包括：在所述堆疊結構上形成第二平坦化層。在一些實施例中，所述方法包括：在所述第二平坦化層上形成光阻層。在一些實施例中，所述方法包括：移除所述光阻層、所述第二平坦化層及所述硬罩幕層。在一些實施例中，所述第一平坦化層與所述第二平坦化層為不同的材料。
本揭露的另一實施例是一種非揮發性記憶體半導體裝置，其包括非揮發性記憶體胞元區域及邏輯區域。虛擬區域位於所述非揮發性記憶體胞元區域與所述邏輯區域之間，且接地區域位於所述虛擬區域與所述邏輯區域之間。所述虛擬區域不包括所述非揮發性記憶體胞元區域與所述邏輯區域之間的擋壩結構。在一些實施例中，所述非揮發性記憶體胞元區域包括多個非揮發性 記憶體胞元形成於其中。在一些實施例中，各所述記憶體胞元包括：第一控制閘極及第二控制閘極以及位於所述第一控制閘極與所述第二控制閘極之間的抹除閘極；第一選擇閘極及第二選擇閘極，分別位於所述第一控制閘極及所述第二控制閘極的外側；以及第一浮置閘極及第二浮置閘極，分別形成於所述第一控制閘極及所述第二控制閘極的下方。在一些實施例中，所述邏輯區域包括：一個或多個閘電極結構，其被層間介電層環繞且被淺溝渠隔離區隔開。在一些實施例中，所述浮置閘極及控制閘極包含多晶矽。在一些實施例中，所述抹除閘極及所述選擇閘極包含多晶矽。在一些實施例中，所述裝置包括位於所述控制閘極上方的頂蓋絕緣層。在一些實施例中，所述頂蓋絕緣層包括位於所述控制閘極上方的第一氧化物層、位於所述第一氧化物層上方的氮化物層、以及位於所述氮化物層上方的第二氧化物層。在一些實施例中，所述裝置包括位於所述控制閘極的側壁上且位於所述浮置閘極上方的第一側壁間隙壁。在一些實施例中，所述第一側壁間隙壁包括上覆控制閘極的第一氧化物層、上覆第一氧化物層的氮化物層、以及上覆氮化物層的第二氧化物層。在一些實施例中，所述裝置包括位於第一側壁間隙壁的側壁以及浮置閘極的側壁上的第二側壁間隙壁。
本揭露的另一實施例是一種製造包括非揮發性記憶體的半導體裝置的方法。所述方法包括在基底之上形成第一介電層。在所述第一介電層之上形成用以當作第一導電層的第一導電膜。 在第一導電膜之上形成用以當作第二介電層的第二介電膜。在第二介電膜之上形成用以當作第二導電層的第二導電膜。在第二導電膜之上形成用以當作頂蓋絕緣層的第三介電膜。將第三介電膜、第二導電膜以及第二介電膜圖案化，藉此形成頂蓋絕緣層、第二導電層以及第二介電層。在形成頂蓋絕緣層、第二導電層以及第二介電層之後，將第一導電膜圖案化，藉此形成第一導電層並暴露出第一介電膜的第一部分。在形成第一導電層並暴露出第一介電膜的第一部分之後，在頂蓋絕緣層的相對兩側、第二導電層的相對兩側、第二介電層的相對兩側以及第一導電層的相對兩側上形成第一側壁間隙壁。在第一介電膜的被暴露出的第一部分、頂蓋絕緣層以及第一側壁間隙壁之上形成第三導電層的第三導電膜。在第三導電膜之上形成第一平坦化層，所述第一平坦化層包括平坦化材料，其黏度小於約1.2厘泊，並移除所述第一平坦化層及第三導電膜的上部部分以形成第三導電層，其中第三導電層形成抹除閘極及選擇閘極。在一些實施例中，在形成第二導電層及第二介電層之後且在將第一導電膜圖案化之前，在頂蓋絕緣層的相對兩側、第二導電層的相對兩側以及第二介電層的相對兩側上形成第二側壁間隙壁，其中第一側壁間隙壁形成在第二側壁間隙壁之上。在一些實施例中，移除第一平坦化層及第三導電膜的上部部分包括：使用第一電漿製程執行第一回蝕操作，以局部地移除第一平坦化層及第三導電層，藉此暴露出頂蓋絕緣層；以及使用第二電漿製程執行第二回蝕操作，以進一步減小第三導電 膜的厚度，藉此形成第三導電層。在一些實施例中，所述方法包括：在頂蓋絕緣層及第三導電層上形成硬罩幕層，在硬罩幕層上形成第二平坦化層，其包括黏度小於約1.2厘泊的平坦化層材料，以及將第二平坦化層、硬罩幕層以及第三導電層圖案化以暴露出第一介電膜的第二部分。
本揭露的另一實施例是一種非揮發性記憶體半導體裝置結構，其包括設置在基底上的多個記憶體胞元結構。各所述多個記憶體胞元結構包括：設置在基底上的彼此分隔開的第一浮置閘極及第二浮置閘極、分別設置在第一浮置閘極及第二浮置閘極上的彼此間隔開的第一控制閘極及第二控制閘極、設置在一對相鄰的記憶體胞元結構上與所述對相鄰的記憶體胞元結構之間的導電層、以及設置在所述導電層上的平坦化層。所述平坦化層具有小於約1.2厘泊的黏度。在一些實施例中，所述裝置結構包括位於控制閘極上方的頂蓋絕緣層。在一些實施例中，頂蓋絕緣層包括：位於控制閘極上方的第一氧化物層、位於第一氧化物層上方的氮化物層以及位於氮化物層上方的第二氧化物層。在一些實施例中，所述裝置結構包括位於控制閘極的側壁上且位於浮置閘極上方的第一側壁間隙壁。在一些實施例中，第一側壁間隙壁包括：位於控制閘極上方的第一氧化物層、位於第一氧化物層上方的氮化物層以及位於氮化物層上方的第二氧化物層。在一些實施例中，所述裝置結構包括位於第一側壁間隙壁的側壁及浮置閘極的側壁上的第二側壁間隙壁。
本揭露的另一實施例是一種非揮發性記憶體半導體裝置結構，其包括設置在基底上的多個記憶體胞元結構。各所述多個記憶體胞元結構包括：設置在基底上的彼此分隔開的第一浮置閘極及第二浮置閘極、分別設置在第一浮置閘極及第二浮置閘極上的彼此間隔開的第一控制閘極及第二控制閘極、設置在第一浮置閘極與第二浮置閘極之間的抹除閘極、設置在一對相鄰的記憶體胞元結構上與所述對相鄰的記憶體胞元結構之間的硬罩幕層以及設置在所述硬罩幕層上的平坦化層。所述平坦化層具有小於約1.2厘泊的黏度。在一些實施例中，所述裝置結構包括位於控制閘極上方的頂蓋絕緣層，其中所述頂蓋絕緣層包括：位於控制閘極上方的第一氧化物層、位於第一氧化物層上方的氮化物層以及位於氮化物層上方的第二氧化物層。在一些實施例中，所述裝置結構包括位於控制閘極的側壁上且位於浮置閘極上方的第一側壁間隙壁，其中所述第一側壁間隙壁包括：位於控制閘極的側壁上方的第一氧化物層、位於第一氧化物層上方的氮化物層以及位於氮化物層上方的第二氧化物層。
以上概述了若干實施例或實例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例或實例相同的目的及/或達成與本文中所介紹的實施例或實例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在 不背離本揭露的精神及範圍的條件下對其作出各種改變、代替、及變更。

Claims (9)

  1. 一種製造非揮發性記憶體半導體裝置的方法，包括：在半導體基底的非揮發性記憶體胞元區域上形成多個記憶體胞元；在所述多個記憶體胞元之上形成導電層；在所述多個記憶體胞元之上形成第一平坦化層，所述第一平坦化層包括平坦材料，其具有小於約1.2厘泊的黏度；對所述第一平坦化層及所述導電層執行平坦化操作，藉此移除所述第一平坦化層的上部區及所述導電層的上部區；在所述平坦化操作之後，在所述多個記憶體胞元上形成硬罩幕層；以及在所述多個記憶體胞元上形成所述硬罩幕層之後，完全移除所述多個記憶體胞元之間的所述導電層的下部區的部分。
  2. 如申請專利範圍第1項所述製造非揮發性記憶體半導體裝置的方法，其中各所述記憶體胞元包括：第一控制閘極、第二控制閘極以及位於所述第一控制閘極與所述第二控制閘極之間的抹除閘極；第一選擇閘極及第二選擇閘極，分別位於所述第一控制閘極及所述第二控制閘極的外側；以及第一浮置閘極及第二浮置閘極，分別形成於所述第一控制閘極及所述第二控制閘極的下方。
  3. 如申請專利範圍第1項所述製造非揮發性記憶體半導體裝置的方法，在形成所述硬罩幕層之後，更包括在所述記憶體胞元上形成第二平坦化層；以及在所述第二平坦化層上形成光阻層，或者是更包括：在所述半導體基底的周邊區域中形成邏輯區域，所述周邊區域與所述非揮發性記憶體胞元區域間隔開；以及在所述邏輯區域與所述胞元區域之間形成接地區。
  4. 如申請專利範圍第3項所述製造非揮發性記憶體半導體裝置的方法，其中在所述半導體基底之上設置有介電層，且其中自所述介電層的上表面至所述導電層的最上表面在平面處所量測的所述導電層的厚度T1對自所述硬罩幕層的上表面至所述導電層的最上表面所量測的所述導電層的厚度T2的比率T1/T2介於約10/1至約2/1範圍內。
  5. 一種製造包括非揮發性記憶體的半導體裝置的方法，所述方法包括：在基底之上形成堆疊結構，所述堆疊結構包括：第一多晶矽層，設置於第一介電層之上；第二介電層，設置於所述第一多晶矽層之上；第二多晶矽層，設置於所述第二介電層之上；頂蓋絕緣層，設置於所述第二多晶矽層之上；以及側壁間隙壁，設置於所述第一多晶矽層的相對兩側、所述第二介電層的相對兩側、所述第二多晶矽層的相對兩側以及所述頂蓋絕緣層的相對兩側上；在所述堆疊結構之上形成第三多晶矽層，藉此覆蓋所述堆疊結構；在所述第三多晶矽層之上形成第一平坦化層，所述第一平坦化層包括平坦化材料，其具有小於約1.2厘泊的黏度；以及移除所述第一平坦化層及所述第三多晶矽層的上部部分，藉此形成選擇閘極及抹除閘極，其中所述移除所述第一平坦化層及所述第三多晶矽層的所述上部部分包括：使用第一電漿製程執行第一回蝕操作，以局部地移除所述第一平坦化層及所述第三多晶矽層，藉此暴露出所述頂蓋絕緣層；以及使用第二電漿製程執行第二回蝕操作，以進一步減小所述第三多晶矽層的厚度，藉此形成所述選擇閘極及所述抹除閘極。
  6. 如申請專利範圍第5項所述製造包括非揮發性記憶體的半導體裝置的方法，其中所述平坦化材料是有機材料，或者是其中在所述第三多晶矽層的下平坦部處所量測的所述第一平坦化層的厚度T3對在所述第三多晶矽層的最上平坦表面處所量測的所述第一平坦化層的厚度T4的比率T3/T4介於約15/1至約3/1範圍內。
  7. 如申請專利範圍第5項所述製造包括非揮發性記憶體的半導體裝置的方法，在移除所述第一平坦化層及所述第三多晶矽層的所述上部部分之後，更包括在所述堆疊結構上形成硬罩幕層；在形成所述硬罩幕層之後，更包括在所述堆疊結構上形成第二平坦化層；在所述第二平坦化層上形成光阻層；以及移除所述光阻層、所述第二平坦化層以及所述硬罩幕層。
  8. 一種非揮發性記憶體半導體裝置，包括：非揮發性記憶體胞元區域；邏輯區域；虛擬區域，位於所述非揮發性記憶體胞元區域與所述邏輯區域之間；以及接地區域，位於所述虛擬區域與所述邏輯區域之間。
  9. 如申請專利範圍第8項所述的非揮發性記憶體半導體裝置，其中所述非揮發性記憶體胞元區域包括多個非揮發性記憶體胞元形成於其中，或者是其中所述邏輯區域包括一個或多個閘電極結構，其被層間介電層環繞且被淺溝渠隔離區分隔開。
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