TW201813056A - 半導體元件及其製造方法 - Google Patents

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Abstract

在製造包含形成於記憶胞區域中的非揮發性記憶體及形成於周邊區域中的邏輯電路的半導體元件的方法中，在記憶胞區域及周邊區域中的基底上方形成罩幕層。在周邊區域上方形成抗蝕劑罩幕。使用抗蝕劑罩幕作為蝕刻罩幕來圖案化記憶胞區域中的罩幕層。蝕刻記憶胞區域中的基底。在蝕刻基底之後，形成記憶胞區域中的記憶胞結構及用於邏輯電路的閘極結構。形成介電層以覆蓋記憶胞結構及閘極結構。對介電層執行平坦化操作。在平坦化操作期間平坦化記憶胞結構的上部部分。

Description

半導體元件及其製造方法
本發明實施例是關於半導體積體電路，更特定而言是關於包含非揮發性記憶胞及周邊元件的半導體元件及其製造方法。
隨著半導體產業持續進展到追求更高元件密度、更高效能及更低成本的奈米技術製程節點，以微影操作的觀點來看，一直存在著控制底層（underlying layer）的平坦度的挑戰。詳言之，對平坦化底層而言，化學機械研磨操作扮演著重要的角色。
根據本發明的一些實施例，一種製造包含形成於記憶胞區域中的非揮發性記憶體及形成於周邊區域中的邏輯電路的半導體元件的方法包括以下步驟。在所述記憶胞區域及所述周邊區域中的基底上方形成罩幕層。在所述周邊區域上方形成抗蝕劑罩幕。使用所述抗蝕劑罩幕作為蝕刻罩幕來圖案化所述記憶胞區域中的所述罩幕層。蝕刻所述記憶胞區域中的所述基底。在蝕刻所述基底之後，形成所述記憶胞區域中的記憶胞結構及形成用於所述邏輯電路的閘極結構。在所述記憶胞結構及所述閘極結構上方形成介電層。對所述介電層執行平坦化操作，其中所述記憶胞結構的上部部分在所述平坦化操作期間經平坦化。
根據本發明的另一些實施例，一種製造包含形成於記憶胞區域中的非揮發性記憶體及形成於周邊區域中的邏輯電路的半導體元件的方法包括以下步驟。在所述記憶胞區域及所述周邊區域中的基底上方形成罩幕層。在所述周邊區域上方形成抗蝕劑罩幕。使用所述抗蝕劑罩幕作為蝕刻罩幕來圖案化所述記憶胞區域中的所述罩幕層。蝕刻所述記憶胞區域中的所述基底。在蝕刻所述記憶胞區域中的所述基底之後，藉由熱氧化形成氧化物層。移除所述氧化物層及所述罩幕層。
據本發明的又一些實施例，一種半導體元件包括形成於基底的記憶胞區域中的非揮發性記憶體，以及形成於所述基底的周邊區域中的邏輯電路。所述記憶胞區域中的所述基底的元件形成表面位於比所述周邊區域中的所述基底的元件形成表面低的水平，所述記憶胞區域中的所述基底的所述元件形成表面及所述周邊區域中的所述基底的所述元件形成表面藉由過渡表面連接，在所述過渡表面中，所述基底的表面的水平改變，且所述過渡表面的寬度在1 nm至500 nm的範圍內。
應理解，以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實施例或實例以簡化本揭露內容。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例來說，元件的尺寸並不限於所揭露的範圍或值，但可取決於製程條件及/或元件的所需性質。此外，在以下描述中，第一特徵在第二特徵上方或上之形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可插入第一特徵及第二特徵而形成，以使得第一特徵與第二特徵可不直接接觸的實施例。為簡單及清楚起見，各種特徵可按不同比例任意拉伸。
另外，諸如「在…下」、「在…下方」、「下部」、「在…之上」、「上部」及類似者的空間相對術語在本文中為易於描述而使用，以描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。除了諸圖中所描繪的定向以外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。元件可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述詞可同樣相應地進行解譯。另外，術語「由…製成（made of）」可意味著「包括」或「由…組成（consisting of）」。
在本發明實施例中，半導體元件包含非揮發性記憶體（non-volatile memory；NVM）胞元（cells）及周邊元件（例如，邏輯電路）。NVM胞元通常需要多個層（諸如多個多晶矽層）經堆疊的堆疊結構，而周邊元件通常包含具有單一多晶矽層的場效電晶體（field effect transistor；FET）。由於結構差異，當（例如）層間介電（interlayer dielectric；ILD）層形成於NVM胞元及周邊元件上方時，NVM胞元區域與周邊元件區域之間的ILD層中存在高度差。此高度差可影響ILD層上的CMP的效能。
在本發明實施例中，在製造NVM胞元及周邊元件之前，蝕刻NVM胞元區域中的基底以在NVM胞元區域與周邊元件區域之間形成「階梯（step）」。階梯高度對應於當ILD層在無階梯另外形成之情況下形成時的高度差。此外，亦應注意，元件的置放應避免靠近階梯。
圖1A及圖1B繪示用於製造根據本發明一實施例的包含非揮發性記憶胞及周邊元件的半導體元件的順序製程的例示性剖面圖。應理解，額外操作可在圖1A及圖1B所示的製程之前、期間及之後提供，且針對方法的額外實施例，可替換或去除下文所描述的一些操作。
如圖1A中所示，墊氧化物（pad oxide）層20形成於基底10上，且氮化物層30另外形成於墊氧化物層20上。光阻圖案40藉由微影操作而形成以覆蓋周邊區域PA。在一實施例中，基底10為矽，墊氧化物層20為熱生長氧化矽，且氮化物層30為氮化矽。氧化矽及氮化矽可使用爐管（furnace）或化學氣相沉積（chemical vapor deposition；CVD）形成。基底10可為SiGe、SiC或第III族至第V族半導體。在一些實施例中，墊氧化物層20的厚度在約5 nm至約20 nm的範圍內，且氮化物層30的厚度在約50 nm至約100 nm的範圍內。
使用抗蝕劑（resist）罩幕40作為蝕刻罩幕，蝕刻墊氧化物層20及氮化物層30，且進一步蝕刻NVM胞元區域CA中的基底10，如圖1B中所示。
在一些實施例中，使用抗蝕劑罩幕40作為蝕刻罩幕來蝕刻墊氧化物層20及氮化物層30，移除抗蝕劑罩幕40，且接著使用經圖案化的墊氧化物層20及氮化物層30來蝕刻基底10。在其他實施例中，使用抗蝕劑罩幕40作為蝕刻罩幕並連同墊氧化物層20及氮化物層30一起來蝕刻基底10。
圖2A至圖2D繪示用於製造根據本發明一實施例的包含非揮發性記憶胞及周邊元件的半導體元件的順序方法的例示性剖面圖。圖2A至圖2D繪示圍繞胞元區域CA與周邊區域PA的邊界線（boundary line）BL的邊界區（boundary region）BR（參見，圖1A及圖1B）的放大視圖。應理解，額外操作可在圖2A至圖2D所示的操作之前、期間及之後提供，且針對方法的額外實施例，可替換或去除下文所描述的一些操作。
如圖2A中所示，使用經圖案化的墊氧化物層20及氮化物層30作為蝕刻罩幕，蝕刻基底10至目標表面（target surface）TSF以形成階梯。在一些實施例中，階梯的高度（亦即，原始表面（墊氧化物層20與基底10之間的界面）SF與目標表面TSF之間的差）在約10 nm至約100 nm的範圍內，且在其他實施例中，階梯的高度在約20 nm至約50 nm的範圍內。在本發明實施例中，表面SF可被稱作NVM胞元區域CA中的元件形成表面，且目標表面TSF可被稱作周邊區域PA中的元件形成表面。如圖2A中所示，蝕刻會損害經蝕刻的目標表面，從而在經蝕刻的目標表面中或經蝕刻的目標表面處產生受損部分15。
在蝕刻基底10之後，在經蝕刻表面上形成氧化矽層50，如圖2B中所示。氧化矽層50藉由CVD（諸如低壓CVD及電漿CVD）而形成。氧化矽層50的厚度在一些實施例中在約0.5 nm至約5 nm的範圍內，且在其他實施例中在約1 nm至約3 nm的範圍內。可在氮化物層30上方形成氧化矽層50。
在某些實施例中，氧化矽層50可為其他氧化矽為主的層，諸如SiON層、SiOC層及SiOCN層。
在某些實施例中，替代CVD，可使用快速熱氧化來略微氧化胞元區域CA中的經蝕刻表面。
隨後，如圖2C中所示，藉由濕式蝕刻移除氧化矽層50，藉此移除受損部分15，且進一步藉由蝕刻操作（諸如乾式蝕刻或濕式蝕刻）來移除墊氧化物層20及氮化物層30，如圖2D中所示。
如圖2D中所示，上面形成有NVM胞元的胞元區域CA的表面TSF（胞元區域中的元件形成表面）位於比上面形成有邏輯電路的周邊區域PA的表面SF（周邊區域的元件形成表面）低的水平。在本發明實施例中，在基底的法線方向（normal direction）上界定「水平（level）」，且水平隨著與基底的距離增加而變得更高。水平可自基底的背面表面量測。
如圖2D中所示，具有表面TSF的胞元區域及具有表面SF的周邊區域PA藉由過渡表面（transition surface）TR連接，在過渡表面中，基底的表面的水平改變。過渡表面TR的寬度W1在一些實施例中在約0 nm至約100 nm的範圍內，且在其他實施例中在約1 nm至約10 nm的範圍內。
圖3A至圖3D繪示用於製造根據本發明一實施例的包含非揮發性記憶胞及周邊元件的半導體元件的順序方法的例示性剖面圖。圖3A至圖3D繪示邊界區BR（參見，圖1A及圖1B）的放大視圖。應理解，額外操作可在圖3A至圖3D所示的操作之前、期間及之後提供，且針對方法的額外實施例，可替換或去除下文所描述的一些操作。
如圖3A中所示，使用經圖案化的墊氧化物層20及氮化物層30作為蝕刻罩幕，蝕刻基底10至中間表面（intermediate surface）ISF以形成初始階梯。中間表面ISF位於原始表面SF與目標表面TSF之間的水平。初始階梯的高度（亦即，原始表面SF與中間表面ISF之間的差）在一些實施例中在約5 nm至約50 nm的範圍內，且在其他實施例中在約10 nm至約30 nm的範圍內。如圖3A中所示，蝕刻會損害經蝕刻的表面，從而在經蝕刻的表面中或經蝕刻的表面處產生受損部分15。
在蝕刻基底10之後，藉由熱氧化形成氧化矽層55，如圖3B中所示。在一實施例中，熱氧化為使用蒸汽的濕式氧化。調整氧化矽層55的厚度，以使得氧化矽層55的底部實質上處於目標表面。在一些實施例中，氧化矽層55的厚度在一些實施例中在約5 nm至約50 nm的範圍內，且在其他實施例中在約10 nm至約20 nm的範圍內。
如圖3B中所示，在氮化物層30下形成鳥嘴狀物（bird’s beak）56。氮化物層30下的鳥嘴狀物的寬度W2在一些實施例中在約50 nm至約500 nm的範圍內。
隨後，如圖3C中所示，藉由濕式蝕刻移除氧化矽層55，藉此移除受損部分15，且進一步藉由合適的蝕刻操作來移除墊氧化物層20、鳥嘴狀物56以及氮化物層30，如圖3D中所示。
如圖3D中所示，上面形成有NVM胞元的胞元區域CA的表面TSF（胞元區域中的元件形成表面）位於比上面形成有邏輯電路的周邊區域PA的表面SF（周邊區域的元件形成表面）低的水平。
如圖3D中所示，具有表面TSF的胞元區域及具有表面SF的周邊區域PA藉由過渡表面TR'連接，在過渡表面中，基底的表面的水平改變。過渡表面TR'的寬度W3在一些實施例中在約5 nm至約500 nm的範圍內，且在其他實施例中在約10 nm至約250 nm的範圍內。
如圖3D中所示，過渡表面TR'可包含兩個表面，其中的一個表面對應於鳥嘴狀物，且其中的另一表面對應於圖3A中所示的基底蝕刻中的經蝕刻表面。在一些實施例中，對應於鳥嘴狀物的表面比對應於經蝕刻表面的表面寬。在一實施例中，對應於經蝕刻表面的表面寬度在約1 nm至約100 nm的範圍內。
在形成如圖2D或圖3D中所示的「階梯」之後，製造胞元區域CA中的NVM胞元及周邊區域PA中的用於邏輯電路的閘極結構。
圖4A至圖6C繪示用於製造根據本發明一實施例的包含非揮發性記憶胞及周邊元件的半導體元件的順序製程的例示性剖面圖。應理解，額外操作可在圖4A至圖6C所示的製程之前、期間及之後提供，且針對方法的額外實施例，可替換或去除下文所描述的一些操作。操作/製程的次序可為可互換的。
非揮發性記憶胞的製造操作可描述於美國專利申請案第15/209,370號中，且所述美國專利申請案的全部內容以引用方式併入本文中。
在形成「階梯」之後，形成隔離絕緣層400，所述層亦被稱為淺溝渠隔離（shallow trench isolation；STI）。為形成隔離絕緣層400，在基底10上形成包含氧化矽層及氮化矽層的罩幕層，且藉由微影及蝕刻操作來圖案化所述罩幕層。接著，使用經圖案化的罩幕層作為蝕刻罩幕，溝渠蝕刻基底10以形成溝渠。在一些實施例中，溝渠的深度在約100 nm至約1 μm的範圍內。
用絕緣（介電質）材料填充所述溝渠，接著執行平坦化操作（諸如CMP或回蝕刻製程），以移除絕緣材料層的上部部分，藉此形成隔離層400。未經蝕刻且在平面圖中由STI包圍或隔開的基底為主動區，電晶體或其他半導體元件形成於所述主動區上方。如圖4A中所示，胞元區域CA及周邊區域PA可由隔離層400隔開。當然，在形成隔離層400之後，胞元區域與周邊區域之間的「階梯」得以維持。
在形成隔離層400之後，在胞元區域CA中形成NVM胞元結構MC，如圖4B中所示。
圖5A至圖5C繪示用於製造根據本發明一實施例的NVM胞元結構MC的順序製程的例示性剖面圖。
在基底上方形成第一多晶矽層且藉由合適的圖案化操作對第一多晶矽層進行圖案化，藉此形成浮置閘極圖案（FG圖案）102。在一些實施例中，FG圖案102的寬度在約80 nm至約120 nm的範圍內，且FG圖案102的厚度在約20 nm至約70 nm的範圍內。
在形成FG圖案102之後，在FG圖案102上方形成第一絕緣層堆疊、第二多晶矽層以及第二絕緣層。第一絕緣層堆疊包含氧化矽-氮化矽-氧化矽（ONO）結構，所述氧化物在一些實施例中分別具有約30 nm至50 nm、約70 nm至90 nm以及約30 nm至50 nm的厚度。在一些實施例中，第二多晶矽層的厚度在約45 nm至約70 nm的範圍內。
在一些實施例中，第二絕緣層為具有約50 nm至約200 nm的厚度的氮化矽。在特定實施例中，第二絕緣層具有厚度為約5 nm至約10 nm的氮化矽層、厚度為約50 nm至100 nm的氧化矽層以及厚度為約400 nm至約1000 nm的氮化矽層的堆疊結構。這些層可藉由CVD形成。
隨後，在一些實施例中，使用微影及蝕刻操作來圖案化第一絕緣層堆疊、第二多晶矽層以及第二絕緣層，藉此形成包含ONO層104、控制閘極（CG）106以及氮化物頂蓋108的閘極堆疊結構，如圖5A中所示。
此外，在所述堆疊閘極結構的兩個主要側面上形成第一側壁間隔壁（CG間隔壁）110，如圖5A中所示。在一些實施例中，第一側壁間隔壁110由（例如）SiN、SiO2 以及SiON的一或多個層製成，且具有在約10 nm至約40 nm的範圍內的厚度。
此外，在兩個閘極結構之間形成氧化物層122，且形成由氧化矽製成的第二側壁間隔壁（FG間隔壁）124，如圖5B中所示。在一些實施例中，第二側壁間隔壁124由（例如）SiN、SiO2 以及SiON的一或多個層製成（第二側壁間隔壁的材料可與第一側壁間隔壁110的材料相同或不同），且具有在約10 nm至約40 nm的範圍內的厚度。
隨後，字元線132及抹除閘極線134形成，如圖5C中所示。字元線132及抹除閘極線134由諸如摻雜多晶矽的導電材料製成。在一些實施例中，字元線132及抹除閘極線134的厚度在約50 nm至約140 nm的範圍內。此外，第三側壁間隔壁（WL間隔壁）136形成於字元線132的側壁上，如圖5C中所示。
返回至圖4B，在周邊區域PA中，多晶矽層410及氮化矽層420形成。在一些實施例中，多晶矽層410與用於控制閘極106的第二多晶矽層同時形成，且氮化矽層420與用於氮化物頂蓋108的第二絕緣層同時形成。在一些實施例中，一或多個其他多晶矽層及/或介電層（氧化矽或氮化矽）在這些多晶矽層及/或介電層形成於周邊區域PA中時形成於胞元區域CA中。
在形成NVM胞元結構MC之後，在胞元區域CA中的NVM胞元結構MC上方及在周邊區域PA中的氮化矽層420上方形成覆蓋層430，如圖4B中所示。在一些實施例中，覆蓋層430由多晶矽製成。在形成多晶矽覆蓋層430之前，使用CVD在胞元區域CA中的NVM胞元結構MC上方及在周邊區域PA中的氮化矽層420上方形成諸如氧化矽層的介電層。
在形成覆蓋層430之後，移除周邊區域PA中的覆蓋層430，且移除形成於周邊區域PA中的所有層。接著，形成用於邏輯電路的FET的閘絕緣層（未繪示），且形成用於FET的多晶矽層440。接著，執行圖案化操作以形成用於FET的閘極圖案。當然，在FET形成期間執行一或多個離子植入操作及形成側壁間隔壁層。在一些實施例中，如圖4C中所示，包含一或多個多晶矽層及/或一或多個介電層的堆疊層425的一部分保持在邊界區域中。
提及圖6A及圖4C，在形成閘極結構450之後，移除胞元區域CA中的覆蓋層430，且在胞元區域CA及周邊區域PA上方形成層間介電（ILD）層600。層間介電層600包含藉由CVD形成的矽為主的絕緣材料（諸如SiO2 、SiN、SiOC、SiCN、SiOCN或SiON）的一或多個層。在一些實施例中，層間介電層600的厚度在約300 nm至約1000 nm的範圍內。
接著，如圖6B中所示，藉由CMP平坦化層間介電層600。在藉由CMP的平坦化操作中，亦移除NVM胞元結構MC的上部部分，包含氮化物頂蓋108、側壁間隔壁110、124、字元線132以及抹除閘極線134，如圖6B中所示。
由於在製造胞元區域中的記憶胞結構及周邊區域中的閘極結構之前形成階梯，因此藉由CMP的平坦化操作變得比無階梯形成的情況更容易。
在平坦化操作之後，形成額外ILD層，且形成接觸結構620，如圖6C中所示。
本文中所描述的各種實施例提供優於現有技術的若干優點。
在對比實例中，不蝕刻基底，而是藉由濕式氧化直接氧化基底。使用光阻圖案來圖案化形成於墊氧化物上方的氮化物層，接著使用濕式氧化來氧化胞元區域，藉此形成氧化物層（所謂的「LOCOS」）。在此情況下，在氮化物層下亦形成很大的鳥嘴狀物。在氧化物層的濕式蝕刻之後，移除氮化物層、墊氧化物層以及鳥嘴狀物。
在此實例中，由於「厚」氧化物層向下形成至目標表面，因此鳥嘴狀物的大小（寬度）變得很大。相應地，過渡表面的寬度亦變得很大，例如，大於約500 nm。
相比之下，在圖2A至圖2D及圖3A至圖3D的實施例中，過渡表面的寬度小於約500 nm。相應地，有可能減小胞元區域CA與周邊區域PA之間的邊界區的面積，其中應避免、可減少元件置放，藉此減小半導體元件的面積。在一些實施例中，與比較實例相比，圖2A至圖2D及圖3A至圖3D的前述實施例的邊界區的面積可減小約5%至約25%。
將理解，本文中未必已論述所有優點，沒有特定優點是所有實施例或實例所需的，且其他實施例或實例可提供不同優點。
根據本發明實施例的一態樣，在用於製造半導體元件的方法中，半導體元件包含形成於記憶胞區域中的非揮發性記憶體及形成於周邊區域中的邏輯電路。在所述方法中，在記憶胞區域及周邊區域中的基底上方形成罩幕層。在周邊區域上方形成抗蝕劑罩幕。使用抗蝕劑罩幕作為蝕刻罩幕來圖案化記憶胞區域中的罩幕層。蝕刻記憶胞區域中的基底。在蝕刻基底之後，在記憶胞區域中形成記憶胞結構及形成用於邏輯電路的閘極結構。在記憶胞結構及閘極結構上方形成介電層。對介電層執行平坦化操作。在平坦化操作期間平坦化記憶胞結構的上部部分。
在上述方法中，在蝕刻所述基底之後且在形成所述記憶胞結構及形成所述閘極結構之前，更包括在所述記憶胞區域中的經蝕刻的所述基底上方形成氧化物層。
在上述方法中，在形成所述記憶胞結構及形成所述閘極結構之前，更包括移除所述氧化物層。
在上述方法中，所述氧化物層的厚度在0.5 nm至5 nm的範圍內。
在上述方法中，所述氧化物層是藉由化學氣相沉積形成。
在上述方法中，在蝕刻所述基底之後，所述記憶胞區域中的所述基底的元件形成表面沿著所述基底的法線方向位於比所述周邊區域中的所述基底的元件形成表面低的水平。
在上述方法中，所述記憶胞區域中的所述基底的所述元件形成表面的水平與所述周邊區域中的所述基底的所述元件形成表面的水平的差異在20 nm至50 nm的範圍內。
在上述方法中，所述記憶胞區域中的所述基底的所述元件形成表面及所述周邊區域中的所述基底的所述元件形成表面藉由過渡表面連接，在所述過渡表面中，所述基底的表面的水平改變。
在上述方法中，所述過渡表面的寬度在1 nm至100 nm的範圍內。
根據本發明實施例的另一態樣，在用於製造半導體元件的方法中，半導體元件包含形成於記憶胞區域中的非揮發性記憶體及形成於周邊區域中的邏輯電路。在所述方法中，在記憶胞區域及周邊區域中的基底上方形成罩幕層。在周邊區域上方形成抗蝕劑罩幕。使用抗蝕劑罩幕作為蝕刻罩幕來圖案化記憶胞區域中的罩幕層。蝕刻記憶胞區域中的基底。在蝕刻記憶胞區域中的基底之後，藉由熱氧化形成氧化物層。移除氧化物層及罩幕層。
在上述方法中，在移除所述氧化物層及所述罩幕層之後，更包括：形成所述記憶胞區域中的記憶胞結構且形成用於所述邏輯電路的閘極結構；在所述記憶胞結構及所述閘極結構上方形成介電層；以及對所述介電層執行平坦化操作，其中所述記憶胞結構的上部部分在所述平坦化操作期間經平坦化。
在上述方法中，所述氧化物層的厚度在5 nm至30 nm的範圍內。
在上述方法中，所述熱氧化為濕式熱氧化。
在上述方法中，在移除所述氧化物層及所述罩幕層之後，所述記憶胞區域中的所述基底的元件形成表面沿著所述基底的法線方向位於比所述周邊區域中的所述基底的元件形成表面低的水平。
在上述方法中，所述記憶胞區域中的所述基底的所述元件形成表面的水平與所述周邊區域中的所述基底的所述元件形成表面的水平的差異在20 nm至50 nm的範圍內。
在上述方法中，所述記憶胞區域中的所述基底的所述元件形成表面及所述周邊區域中的所述基底的所述元件形成表面藉由過渡表面連接，在所述過渡表面中，所述基底的表面的水平改變。
在上述方法中，所述過渡表面的寬度在50 nm至500 nm的範圍內。
在上述方法中，在蝕刻所述記憶胞區域中的所述基底之後及在形成所述氧化物層之前，所述記憶胞區域中的所述基底的表面的水平位於在移除所述氧化物層及所述罩幕層之後的所述記憶胞區域中的所述基底的所述元件形成表面的水平與所述周邊區域中的所述基底的所述元件形成表面的水平之間。
在上述方法中，所述氧化物層在所述罩幕層下橫向延伸。
根據本本發明實施例的另一態樣，半導體元件包含形成於基底的記憶胞區域中的非揮發性記憶體及形成於基底的周邊區域中的邏輯電路。記憶胞區域中的基底的元件形成表面位於比周邊區域中的基底的元件形成表面低的水平。記憶胞區域中的基底的元件形成表面及周邊區域中的基底的元件形成表面藉由過渡表面連接，在過渡表面中，基底的表面的水平改變。過渡表面的寬度在1 nm至500 nm的範圍內。
前文概述若干實施例或實例的特徵，使得熟習此項技術者可較好地理解本揭露內容的態樣。熟習此項技術者應理解，熟習此項技術者可容易使用本揭露內容作為設計或修改用於實現本文中所引入的實施例或實例的相同目的及/或達成相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且熟習此項技術者可在不脫離本揭露內容的精神及範疇的情況下在本文中進行作出改變、替代及更改。
10‧‧‧基底
15‧‧‧受損部分
20‧‧‧墊氧化物層
30‧‧‧氮化物層
40‧‧‧光阻圖案
50‧‧‧氧化矽層
55‧‧‧氧化矽層
56‧‧‧鳥嘴狀物
102‧‧‧FG圖案
104‧‧‧ONO層
106‧‧‧控制閘極
108‧‧‧氮化物頂蓋
110‧‧‧第一側壁間隔壁
122‧‧‧氧化物層
124‧‧‧第二側壁間隔壁
132‧‧‧字元線
134‧‧‧抹除閘極線
136‧‧‧第三側壁空間
400‧‧‧隔離絕緣層
410‧‧‧多晶矽層
420‧‧‧氮化矽層
425‧‧‧堆疊層
430‧‧‧覆蓋層
440‧‧‧多晶矽層
450‧‧‧閘極結構
600‧‧‧層間介電層
620‧‧‧接觸結構
BL‧‧‧邊界線
BR‧‧‧邊界區
CA‧‧‧NVM胞元區域
ISF‧‧‧中間表面
MC‧‧‧NVM胞元結構
PA‧‧‧周邊區域
SF‧‧‧原始表面
TR‧‧‧過渡表面
TR’‧‧‧過渡表面
TSF‧‧‧目標表面
W1‧‧‧過渡表面TR的寬度
W2‧‧‧鳥嘴狀物的寬度
W3‧‧‧過渡表面TR’的寬度
當結合附圖閱讀時，自以下實施方式最好地理解本揭露內容。強調的是，根據產業中的標準實務，各種特徵並非按比例繪製且僅用於說明的目的。實際上，為論述清楚起見，可任意增加或減小各種特徵的尺寸。 圖1A及圖1B繪示用於製造根據本發明一實施例的包含非揮發性記憶胞及周邊元件的半導體元件的順序製程的例示性剖面圖。 圖2A至圖2D繪示用於製造根據本發明一實施例的包含非揮發性記憶胞及周邊元件的半導體元件的順序製程的例示性剖面圖。 圖3A至圖3D繪示用於製造根據本發明另一實施例的包含非揮發性記憶胞及周邊元件的半導體元件的順序製程的例示性剖面圖。 圖4A至圖6C繪示用於製造根據本發明一實施例的包含非揮發性記憶胞及周邊元件的半導體元件的順序製程的例示性剖面圖。

Claims (10)

  1. 一種半導體元件的製造方法，所述半導體元件包含形成於記憶胞區域中的非揮發性記憶體及形成於周邊區域中的邏輯電路，所述方法包括： 在所述記憶胞區域及所述周邊區域中的基底上方形成罩幕層； 在所述周邊區域上方形成抗蝕劑罩幕； 使用所述抗蝕劑罩幕作為蝕刻罩幕來圖案化所述記憶胞區域中的所述罩幕層； 蝕刻所述記憶胞區域中的所述基底； 在蝕刻所述基底之後，形成所述記憶胞區域中的記憶胞結構及形成用於所述邏輯電路的閘極結構； 在所述記憶胞結構及所述閘極結構上方形成介電層；以及 對所述介電層執行平坦化操作， 其中所述記憶胞結構的上部部分在所述平坦化操作期間經平坦化。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，在蝕刻所述基底之後且在形成所述記憶胞結構及形成所述閘極結構之前，更包括在所述記憶胞區域中的經蝕刻的所述基底上方形成氧化物層。
  3. 如申請專利範圍第2項所述的半導體元件的製造方法，在形成所述記憶胞結構及形成所述閘極結構之前，更包括移除所述氧化物層。
  4. 如申請專利範圍第3項所述的半導體元件的製造方法，其中所述氧化物層的厚度在0.5 nm至5 nm的範圍內。
  5. 如申請專利範圍第1項所述的半導體元件的製造方法，其中在蝕刻所述基底之後，所述記憶胞區域中的所述基底的元件形成表面沿著所述基底的法線方向位於比所述周邊區域中的所述基底的元件形成表面低的水平。
  6. 如申請專利範圍第5項所述的半導體元件的製造方法，其中所述記憶胞區域中的所述基底的所述元件形成表面的水平與所述周邊區域中的所述基底的所述元件形成表面的水平的差異在20 nm至50 nm的範圍內。
  7. 如申請專利範圍第5項所述的半導體元件的製造方法，其中所述記憶胞區域中的所述基底的所述元件形成表面及所述周邊區域中的所述基底的所述元件形成表面藉由過渡表面連接，在所述過渡表面中，所述基底的表面的水平改變。
  8. 如申請專利範圍第7項所述的半導體元件的製造方法，其中所述過渡表面的寬度在1 nm至100 nm的範圍內。
  9. 一種半導體元件的製造方法，所述半導體元件包含形成於記憶胞區域中的非揮發性記憶體及形成於周邊區域中的邏輯電路，所述方法包括： 在所述記憶胞區域及所述周邊區域中的基底上方形成罩幕層； 在所述周邊區域上方形成抗蝕劑罩幕； 使用所述抗蝕劑罩幕作為蝕刻罩幕來圖案化所述記憶胞區域中的所述罩幕層； 蝕刻所述記憶胞區域中的所述基底； 在蝕刻所述記憶胞區域中的所述基底之後，藉由熱氧化形成氧化物層；以及 移除所述氧化物層及所述罩幕層。
  10. 一種半導體元件，包括： 非揮發性記憶體，形成於基底的記憶胞區域中；以及 邏輯電路，形成於所述基底的周邊區域中，其中： 所述記憶胞區域中的所述基底的元件形成表面位於比所述周邊區域中的所述基底的元件形成表面低的水平， 所述記憶胞區域中的所述基底的所述元件形成表面及所述周邊區域中的所述基底的所述元件形成表面藉由過渡表面連接，在所述過渡表面中，所述基底的表面的水平改變，且 所述過渡表面的寬度在1 nm至500 nm的範圍內。
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US10504912B2 (en) 2017-07-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology
US10763270B2 (en) 2018-04-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming an integrated circuit and an integrated circuit
US10784270B2 (en) * 2018-06-26 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve fill-in window for embedded memory
DE102018119907B4 (de) * 2018-06-26 2022-06-02 Taiwan Semiconductor Manufacturing Co. Ltd. Integrierte Schaltung und Verfahren zum Ausbilden einer integrierten Schaltung und zur Verbesserung des Einfüllfensters für eingebetteten Speicher
US10644013B2 (en) * 2018-08-15 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundary structure for embedded memory
US10861553B2 (en) * 2018-09-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device-region layout for embedded flash
KR20200076054A (ko) * 2018-12-19 2020-06-29 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102212751B1 (ko) 2019-07-26 2021-02-04 주식회사 키 파운드리 비휘발성 메모리 소자 및 그 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100397176B1 (ko) 2001-07-26 2003-09-06 삼성전자주식회사 불휘발성 메모리 장치의 평탄화 방법
US6730553B2 (en) * 2001-08-30 2004-05-04 Micron Technology, Inc. Methods for making semiconductor structures having high-speed areas and high-density areas
US6403425B1 (en) * 2001-11-27 2002-06-11 Chartered Semiconductor Manufacturing Ltd. Dual gate oxide process with reduced thermal distribution of thin-gate channel implant profiles due to thick-gate oxide
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
KR20040010303A (ko) * 2002-07-23 2004-01-31 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법, 불휘발성 반도체 기억 장치및 그 제조 방법, 및 불휘발성 반도체 기억 장치를구비하는 전자 장치
US7508048B2 (en) * 2003-01-16 2009-03-24 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby
US7208369B2 (en) * 2003-09-15 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual poly layer and method of manufacture
JP4559993B2 (ja) * 2006-03-29 2010-10-13 株式会社東芝 半導体装置の製造方法
US8809179B2 (en) * 2006-04-13 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing topography of non-volatile memory and resulting memory cells
US7888729B2 (en) 2008-08-26 2011-02-15 International Business Machines Corporation Flash memory gate structure for widened lithography window
US9583591B2 (en) * 2014-03-14 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Si recess method in HKMG replacement gate technology
US9543153B2 (en) * 2014-07-16 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Recess technique to embed flash memory in SOI technology
US9425206B2 (en) * 2014-12-23 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Boundary scheme for embedded poly-SiON CMOS or NVM in HKMG CMOS technology
US9793280B2 (en) 2015-03-04 2017-10-17 Silicon Storage Technology, Inc. Integration of split gate flash memory array and logic devices

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