KR960039276A - 반도체 장치의 소자분리방법 - Google Patents

반도체 장치의 소자분리방법 Download PDF

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Abstract

반도체기판을 활성영역 및 비활성영역으로 구분하기 위한 소자분리방법에 관해 개시한다. 본 발명은 제1 비활성영역에 트렌치분리방법에 의한 제1 분리절연막을 형성한 다음, 상기 제1 비활성영역 보다 넓은 제2 비활성 영역에 국부적 산화방법에 의해 제2 분리절연막을 형성하는 것을 특징으로 한다. 본 발명에 따르면, 소자분리영역중 좁은 부위에 트렌치방법에 의한 분리절연막을 형성하고 CMP를 실시함으로써 종래의 CMP공정시 발생하는 디슁현상을 없앨 수 있고, 상기 트렌치 소자분리공정 이후에 넓은 소자분리영역에 선택적 산화에 의해 분리 절연막을 형성함으로써 트렌치 매몰산화막과 상기 선택적 산화에 의한 열산화막의 경계면에서 활성영역의 노출이 없이 소자분리를 할 수 있어 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 장치의 소자분리방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도 내지 제14도는 본 발명의 일실시예에 따른 소자분리방법을 설명하기 위해 도시한 단면도들이다.

Claims (9)

  1. 반도체 기판의 제1 비활성영역에, 트렌치분리 방법에 의해 제1 분리절연막을 형성한 다음, 상기 제1 비활성영역 보다 넓은 제2 비활성영역에 국부적 산화방법에 의해 제2 분리절연막을 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  2. 제1항에 있어서, 상기 제1 비활성영역은 셀 배열부에 존재하는 비활성영역이고, 상기 제2 비활성영역은 주변회로부에 존재하는 비활성영역인 것을 특징으로 하는 반도체장치의 소자분리방법.
  3. 제1항에 있어서, 상기 제1 분리절연막은 CVD(Chemical Vapor Deposition) 산화막으로 형성되는 것을 특징으로 하는 반도체장치의 소자분리방법.
  4. 반도체 기판 상에 패드산화막 및 제1 질화막을 순차적으로 적층하는 제1공정; 상기 제1 질화막 및 패드산화막을 부분적으로 식각하여 제1 비활성영역의 반도체기판을 노출시키는 제2공정; 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 제3공정; 상기 트렌치에 제1분리절연막을 형성하는 제4공정; 결과물 전면에 제2질화막을 적층하는 제5공정; 상기 제1 비활성영역 보다 넓은 제2 비활성영역의 상기 제2 질화막 및 제1 질화막 을 식각하는 제6공정; 및 상기 제2 비활성영역의 소정영역에 제2 분리절연막을 형성하는 제7공정을 포함하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  5. 제4항에 있어서, 상기 제1 분리절연막은 CVD 산화막으로 형성되는 것을 특징으로 하는 반도체장치의 소자분리방법.
  6. 제4항에 있어서, 상기 제4공정 이후에, 결과물 전면에 CMP 또는 반응성 이온식각으로, 상기 제2 분리절연막을 에치백하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  7. 제6항에 있어서, 에치백 공정은 상기 제1 질화막의 표면이 드러날 때까지 실시하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  8. 제7항에 있어서, 상기 에치백 공정 후, 상기 제1질화막을 반응성 이온식각 방법으로 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  9. 제4항에 있어서, 상기 제1 비활성영역은 셀 배열부에 존재하는 비활성영역이고, 상기 제2 비활성영역은 주변회로부에 존재하는 비활성영역인 것을 특징으로 하는 반도체장치의 소자분리방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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JP8041380A JPH08293541A (ja) 1995-04-21 1996-02-28 半導体装置の素子分離方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041419A (ko) * 1998-12-22 2000-07-15 김영환 트렌치 형성 공정 및 로코스 공정을 이용한 반도체 소자의 소자분리막 형성 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970023978A (ko) * 1995-10-04 1997-05-30 김주용 반도체 소자의 평탄된 소자분리막 제조 방법
US5858842A (en) * 1996-07-03 1999-01-12 Samsung Electronics Co., Ltd. Methods of forming combined trench and locos-based electrical isolation regions in semiconductor substrates
JPH10144785A (ja) * 1996-11-06 1998-05-29 Samsung Electron Co Ltd 半導体装置及びその素子分離方法
US5897356A (en) * 1997-02-27 1999-04-27 Micron Technology, Inc. Methods of forming field oxide and active area regions on a semiconductive substrate
US5858830A (en) * 1997-06-12 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making dual isolation regions for logic and embedded memory devices
KR100253078B1 (ko) 1997-12-23 2000-04-15 윤종용 반도체 장치의 트렌치 격리 형성 방법
US6004862A (en) * 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
TW449900B (en) * 1998-05-26 2001-08-11 United Microelectronics Corp Method to define dummy patterns
KR100286736B1 (ko) 1998-06-16 2001-04-16 윤종용 트렌치 격리 형성 방법
US6372601B1 (en) 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
US6274498B1 (en) * 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6149830A (en) * 1998-09-17 2000-11-21 Siemens Aktiengesellschaft Composition and method for reducing dishing in patterned metal during CMP process
US6528389B1 (en) 1998-12-17 2003-03-04 Lsi Logic Corporation Substrate planarization with a chemical mechanical polishing stop layer
US6300220B1 (en) * 2000-01-06 2001-10-09 National Semiconductor Corporation Process for fabricating isolation structure for IC featuring grown and buried field oxide
JP2001230315A (ja) * 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6465324B2 (en) * 2001-03-23 2002-10-15 Honeywell International Inc. Recessed silicon oxidation for devices such as a CMOS SOI ICs
JP2009182114A (ja) * 2008-01-30 2009-08-13 Elpida Memory Inc 半導体装置およびその製造方法
JP2009272480A (ja) * 2008-05-08 2009-11-19 Nec Electronics Corp 半導体装置の製造方法
US20090311868A1 (en) * 2008-06-16 2009-12-17 Nec Electronics Corporation Semiconductor device manufacturing method
US8211778B2 (en) * 2008-12-23 2012-07-03 Micron Technology, Inc. Forming isolation regions for integrated circuits
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
CN102709227A (zh) * 2012-06-21 2012-10-03 上海华力微电子有限公司 浅沟槽隔离平坦化方法以及半导体制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394196A (en) * 1980-07-16 1983-07-19 Tokyo Shibaura Denki Kabushiki Kaisha Method of etching, refilling and etching dielectric grooves for isolating micron size device regions
JPH077794B2 (ja) * 1984-07-11 1995-01-30 株式会社日立製作所 半導体集積回路装置の製造方法
FR2598557B1 (fr) * 1986-05-09 1990-03-30 Seiko Epson Corp Procede de fabrication d'une region d'isolation d'element d'un dispositif a semi-conducteurs
US4892614A (en) * 1986-07-07 1990-01-09 Texas Instruments Incorporated Integrated circuit isolation process
US4980311A (en) * 1987-05-05 1990-12-25 Seiko Epson Corporation Method of fabricating a semiconductor device
JPH01215036A (ja) * 1988-02-24 1989-08-29 Seiko Epson Corp 半導体集積回路装置
US4942137A (en) * 1989-08-14 1990-07-17 Motorola, Inc. Self-aligned trench with selective trench fill
US4994406A (en) * 1989-11-03 1991-02-19 Motorola Inc. Method of fabricating semiconductor devices having deep and shallow isolation structures
JP2597022B2 (ja) * 1990-02-23 1997-04-02 シャープ株式会社 素子分離領域の形成方法
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
JPH0574927A (ja) * 1991-09-13 1993-03-26 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041419A (ko) * 1998-12-22 2000-07-15 김영환 트렌치 형성 공정 및 로코스 공정을 이용한 반도체 소자의 소자분리막 형성 방법

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