JPH077794B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、細孔又は細溝と素子分離用絶
縁膜とを有する半導体集積回路装置に適用して有効な技
術に関するものである。

［背景技術］ 相補型のMISFET（以下、CMISという）を備えた半導体集
積回路装置は、その破壊を防止するために、寄生バイポ
ーラトランジスタによるラッチアップを防止することが
重要な技術的課題の一つとされている。

ラッチアップを防止するためには、ｐチャネルMISFETと
ｎチャネルMISFETとを離隔し、寄生バイポーラトランジ
スタの電流増幅率を小さくする必要がある。しかしなが
ら、素子分離領域の占有面積を増大し、半導体集積回路
装置の集積度の妨げになる。

そこで、ラッチアップの防止と集積度の向上を図ること
のできる素子分離技術が提案されている（VLSI Symposi
um1983、p26〜p27、Yamaguchi,Morimoto、Kawamoto、
「Process and Device performance of 1μm channel n
−well CMOS using Deep Trench I solation Tecnolog
y」。この素子分離技術は、絶縁膜と多結晶シリコン膜
とからなる埋込部材が埋込まれた細孔（トレンチ）と、
その上部に設けられた素子分離用絶縁膜とで素子分離領
域を構成したものである。すなわち、ｐチャネルMISFET
とｎチャネルMISFETとの平面において必要とする離隔す
る距離を、細孔によって半導体基板の深さ方向で形成す
るものである。前記素子分離用絶縁膜は、細孔部におけ
る半導体基板主面部に形成される寄生チャネルを防止す
るために、チャネルストッパ領域を形成できるようにし
たものである。

しかしながら、かかる技術における検討の結果、本発明
者は、以下に述べる原因により、半導体集積回路装置の
電気的信頼性を低下するという問題点を見い出した。素
子分離用絶縁膜を形成する熱酸化工程で、埋込部材に酸
素が導入されるので、埋込材料が体積膨張を生じる。こ
のため、細孔近傍における半導体基板内部に結晶欠陥を
発生し、pn接合が破壊されるからである。

［発明の目的］ 本発明の目的は、半導体集積回路装置の電気的信頼性を
向上することが可能な技術手段を提供することにある。

本発明の他の目的は、半導体集積回路装置の集積度を向
上することが可能な技術手段を提供することにある。

本発明の他の目的は、半導体集積回路装置の電気的信頼
性を向上し、かつ、その集積度を向上することが可能な
技術手段を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、細孔の上部にこれと自己整合で形成した熱酸
化用マスクを形成し、該マスクを用いてそれ以外の半導
体基板主面上部に素子分離用絶縁膜を形成することによ
って、細孔の埋込材料と素子分離用絶縁膜とを適度に離
隔することができ、かつ、細孔に対して素子分離用絶縁
膜を自己整合で形成することができるので、埋込材料の
体積膨張によるpn接合の破壊を防止し、かつ、製造工程
におけるマスク合せ余裕度を不要とすることができる。

従って、半導体集積回路装置の電気的信頼性を向上し、
かつ、その集積度を向上することができる。

以下、本発明の構成について、本発明を、ダイナミック
型ランダムアクセスメモリを備えた半導体集積回路装置
（以下、DRAMという）に適用した実施例とともに説明す
る。

［実施例Ｉ］ 本実施例Ｉは、本発明を、DRAMの周辺回路を構成するCM
ISの素子分離技術に適用した例を説明するためのもので
ある。

第１図乃至第10図は、本発明の実施例Ｉを説明するため
の各製造工程におけるDRAMの要部断面図である。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

まず、単結晶シリコンからなるp^-型の半導体基板１を用
意する。

この半導体基板１に、第１図に示すように、絶縁膜２、
絶縁膜３、素子分離用絶縁膜を形成するための第１のマ
スク形成層４及び細孔を形成するための第２のマスク形
成層５を順次積層する。

絶縁膜２は、例えば、熱酸化技術による酸化シリコン膜
で形成する。絶縁膜３は、エッチングストッパ及び不純
物導入用マスクとなるように、例えば、化学的気相析出
技術（以下、CVD技術という）による窒化シリコン膜で
形成する。第１のマスク形成層４は、例えば、CVD技術
による多結晶シリコン膜又は非晶質シリコン膜で形成す
る。第２のマスク形成層５は、前記第１のマスク形成層
５とエッチング速度が異なるように、例えば、CVD技術
による酸化シリコン膜で形成する。

第１図に示す工程の後に、異方性エッチング技術を用い
て、第２のマスク形成層５をパターンニングし、細孔を
形成するためのエッチング用マスク5Aを形成する。

そして、エッチング用マスク5Aを用い、等方性エッチン
グ技術を用いて、第２のマスク形成層４をパターンニン
グし、素子分離用絶縁膜を形成する熱酸化用マスクを形
成するためのマスク4Aを形成する。このマスク4Aは、エ
ッチング用マスク5Aの開口寸法、すなわち、細孔の幅寸
法に比べて大きな寸法で形成されている。これは、素子
分離用絶縁膜を形成したときに、その端部と細孔の埋込
部材とが適度に接触又は離隔するようにするためであ
る。

この後、エッチング用マスク5Aを用い、異方性エッチン
グ技術を用いて、絶縁膜３、絶縁膜２及び半導体基板１
を選択的に除去し、第２図に示すように、その主面部に
深さ方向に延在する細孔６を形成する。この細孔６は、
素子分離領域を構成し、ウエル領域間（又は半導体素子
間）を電気的に分離するためのもである。

第２図に示す工程の後に、エッチング用マスク5Aを選択
的に除去する。

そして、熱酸化技術を施し、第３図に示すように、細孔
６にそった半導体基板１主面上部に絶縁膜6Aを形成し、
マスク4Aを覆うように絶縁膜4Bを形成する。絶縁膜6A
は、細孔６に埋込む埋込部材を構成するためのものであ
る。絶縁膜4Bは、後の工程でエッチングストッパとして
使用されるものである。

第３図に示す工程の後に、第４図に示すように、絶縁膜
6A上部、すなわち、細孔６に埋込むように、多結晶シリ
コン膜（又は非晶質シリコン膜）6Bを形成する。多結晶
シリコン膜6Bは、半導体基板１と同等の熱膨張率を有し
ているので、細孔６近傍における半導体基板１の結晶欠
陥の発生等を防止することができる。この多結晶シリコ
ン膜6Bは、全面にCVD技術による多結晶シリコン膜を形
成した後、異方性エッチング技術で不要な部分を除去し
て形成する。このとき、マスク4Aは、絶縁膜4Bが設けら
れているので、エッチングされない。

また、多結晶シリコン膜6Bに替て、CVD技術による酸化
シリコン膜等を用いてもよい。

細孔６に埋込まれる埋込部材は、絶縁膜6Aと多結晶シリ
コン膜6Bとにより構成されている。

第４図に示す工程の後に、マスク4A間、すなわち、細孔
６に埋込まれた埋込部材の上部に、素子分離用絶縁膜を
形成するための熱酸化用マスク７を形成する。この熱酸
化用マスク７は、素子分離用絶縁膜の端部と埋込部材と
が適度に接触又は離隔するように、細孔６に比べて大き
な幅寸法を有して形成され、かつ、細孔６に対して自己
整合で形成される。そして、熱酸化用マスク７は、素子
分離用絶縁膜の一端部を規定するようになっている。熱
酸化用マスク７は、例えば、全面にCVD技術による窒化
シリコン膜を形成した後、異方性エッチング技術で不要
な部分を除去して形成される。このとき、前記と同様
に、マスク4Aは、絶縁膜4Bが設けられているので、エッ
チングされない。

第５図に示す工程の後に、第６図に示すように、絶縁膜
4B及びマスク4Aを選択に除去する。

第６図に示す工程の後に、ｎ型のウエル領域形成領域の
絶縁膜３を選択的に除去する。

そして、絶縁膜３又は絶縁膜３を選択的に除去するのに
使用したマスクを不純物導入用マスクとして用い、イオ
ン注入技術を用いて、半導体基板１主面部にｎ型の不純
物を導入し、引伸し拡散を施して、第７図に示すよう
に、n^-型のウエル領域８を形成する。

本実施例では、ｎ型のウエル領域を有する片ウエル方式
を採用するDRAMについて説明してあるが、ｎ型のウエル
領域とｐ型のウエル領域とを有する両ウエル方式を採用
してもよい。この場合には、絶縁膜３を熱酸化用マスク
として用い、ｎ型ウエル領域形成と同時に露出されてい
る絶縁膜２の膜厚を厚く形成する。この後、ｐ型のウエ
ル領域形成領域の絶縁膜３を選択的に除去し、膜厚を厚
くした絶縁膜２を不純物導入用マスクとして用い、ｐ型
の不純物を半導体基板１主面部に導入して形成すればよ
い。

また、ウエル領域８を形成する不純物の引伸し拡散は、
後の素子分離用絶縁膜を形成する工程で行なってもよ
い。

第７図に示す工程の後に、絶縁膜３を選択的に除去す
る。

そして、半導体素子形成領域となる絶縁膜２上部に、熱
酸化用マスク９を形成する。この熱酸化用マスク９は、
前記熱酸化用マスク７の段差部を利用してマスク合せを
するとよい。この熱酸化用マスク９は、素子分離用絶縁
膜の他端部を規定するためのものである。熱酸化用マス
ク９は、例えば、CVD技術による窒化シリコン膜で形成
する。

第８図に示す工程の後に、熱酸化用マスク７、９を用
い、それ以外の半導体基板１主面部又はウエル領域８主
面部に素子分離用絶縁膜10を形成する。素子分離用絶縁
膜10は、熱酸化用マスク７が細孔６に対して自己整合で
形成されているので、細孔６に対して自己整合で形成さ
れる。素子分離用絶縁膜10の一端部は、熱酸化用マスク
７の幅寸法を制御しているので、埋込部材と適度に接触
又は離隔するようになっている。

また、熱酸化用マスク７の幅寸法の制御と併せて、素子
分離用絶縁膜10の膜厚を制御させてもよい。

ｐチャネルMISFETとｎチャネルMISFETとを離隔する素子
分離領域は、主として、細孔６、絶縁膜6A、多結晶シリ
コン膜6B及び素子分離用絶縁膜10とによって構成されて
いる。

この後、絶縁膜２を選択的に除去し、半導体素子形成領
域となる半導体基板１主面部又はウエル領域８主面部を
露出させる。

そして、第９図に示すように、露出された半導体基板１
主面部又はウエル領域８主面部に絶縁膜11を形成する。
この絶縁膜11は、MISFETのゲート絶縁膜を形成するため
に、例えば、熱酸化技術による酸化シリコン膜で形成す
る。

第９図に示す工程の後に、第10図に示すように、CMISの
通常の製造工程を施すことによって、本実施例のDRAMは
完成する。

すなわち、ゲート電極12、ソース又はドレイン領域とし
て使用されるp⁺型の半導体領域13、n⁺型の半導体領域1
4、絶縁膜15、接続孔16及び配線17を形成することによ
り、ｐチャネルMISFETとｎチャネルMISFETとが形成され
る。第10図に示す工程の後に、保護膜等を形成する。

また、前記実施例では、製造工程における種々のエッチ
ング工程により、素子分離領域に損傷を与えないため
に、熱酸化用マスク７をそのまま残存させてあるが、必
要に応じて除去してもよい。

また、熱酸化用マスク７を除去し、該除去された部分
に、例えば、CVD技術による酸化シリコン膜を形成して
もよい。

以上説明したように、本実施例Ｉによれば、以下に述べ
るような効果を得ることができる。

（１）細孔の上部に、細孔に比べて大きな幅寸法を有す
る熱酸化用マスクを形成し、該マスクを用いて素子分離
用絶縁膜を形成することによって、細孔の埋込材料と素
子分離用絶縁膜とを適度に接触又は離隔することができ
るので、熱酸化工程による埋込部材への酸素の導入を防
止し、体積膨張によるpn接合の破壊を防止することがで
きる。

（２）前記（１）により、体積膨張によるpn接合の破壊
を防止することができるので、素子分離領域の電気的信
頼性、すなわち、DRAMの電気的信頼性を向上することが
できる。

（３）細孔の上部に、細孔に対して熱酸化用マスクを自
己整合で形成し、該マスクを用いて素子分離用絶縁膜を
形成することによって、細孔に対して素子分離用絶縁膜
を自己整合で形成することができるので、製造工程にお
けるそれらのマスク合せ余裕度を不要とすることができ
る。

（４）前記（１）により、製造工程におけるマスク合せ
余裕度を不要とすることができるので、DRAMの集積度を
向上することができる。

（５）前記（２）及び（４）により、DRAMの電気的信頼
性を向上し、かつ、その集積度を向上することができ
る。

（６）熱酸化用マスクをそのまま残存させることによ
り、素子分離領域が、製造工程における種々のエッチン
グ工程で損傷を生じることを防止することができる。

（７）熱酸化用マスク７形成後のマスク合せが熱酸化用
マスク７の段差部を利用して行なえるので、精度の良い
合せができる。

［実施例II］ 本実施例IIは、本発明を、DRAMの周辺回路を構成するCM
ISの素子分離技術に適用した他の例を説明するためのも
のである。

第11図は、本発明の実施例IIを説明するためのDRAMの要
部断面図である。

第11図において、1Aは単結晶シリコンからなるn⁺型の半
導体基板、1Bは半導体基板1A上部に設けられたn^-型のエ
ピタキシャル層である。

半導体基板1Aは、エレクトロンの多数キャリアを有して
いるので、p^-型半導体基板におけるSiO₂膜との界面での
ｎ型の寄生チャネルの発生を防止することができ、ウエ
ル領域間のリーク現象を防止することができる。

実質的な半導体基体は、半導体基板1Aとエピタキシャル
層1Bとによって構成されている。

8Aはｐ型のウエル領域形成領域のエピタキシャル層1B下
部に設けられたn^-型の埋込層、18は埋込層8A上部のエピ
タキシャル層1B主面部に設けられたp^-型のウエル領域で
ある。

以上説明したように、本実施例IIによれば、前記実施例
Ｉと略同様の効果を得ることができ、かつ、以下に述べ
るような効果を得ることができる。

（１）エレクトロンの多数キャリアを有するｎ型で高濃
度の半導体基板を用いることによって、寄生MISFETによ
るｎ型の寄生チャネルの発生を防止することができるの
で、ウエル領域間のリーク現象を防止することができ
る。

（２）前記（１）により、ウエル領域間のリーク現象を
防止することができるので、寄生バイポーラトランジス
タによるラッチアップを防止することができる。

（３）前記（２）により、寄生バイポーラトランジスタ
によるラッチアップを防止することができるので、DRAM
の電気的信頼性を向上することができる。

［参考例］ 本参考例は、本発明を、DRAMの周辺回路を構成するCMIS
の素子分離技術に適用した他の例を説明するためのもの
であり、前記実施例Ｉの他の製造方法を説明するための
ものである。

第12図及び第13図は、参考例を説明するための各製造工
程におけるDRAMの要部断面図である。

前記実施例Ｉの第１図に示す工程の後に、異方性エッチ
ング技術を用いて、第２のマスク形成層５をパターンニ
ングし、熱酸化用マスク及び細孔を形成するためのエッ
チング用マスク5Bを形成する。

そして、エッチング用マスク5Bを用い、異方性エッチン
グ技術を用いて、第２のマスク形成層４をパターンニン
グし、第12図に示すように、素子分離用絶縁膜を形成す
る熱酸化用マスクを形成するためのマスク4Aを形成す
る。

第12図に示す工程の後に、第13図に示すように、マスク
4A及びエッチング用マスク5Bの両側部の絶縁膜３上部
に、自己整合で細孔を形成するためのエッチング用マス
ク19を形成する。この絶縁膜19は、例えば、全面にCVD
技術による酸化シリコン膜を形成し、該酸化シリコン膜
を異方性エッチング技術を用いて均一な膜厚でエッチン
グすることにより形成する。

第13図に示す工程の後に、エッチング用マスク5B、19を
用い、異方性エッチング技術を用いて、絶縁膜３、絶縁
膜２及び半導体基板１を選択的に除去し、細孔６を形成
する。

この後、エッチング用マスク5B、19を選択的に除去し、
前記実施例Ｉの第３図に示す工程及びそれ以後の工程を
施すことにより、本実施例のDRAMは完成する。

以上説明したように、本実施例IIIによれば、前記実施
例Ｉと略同様の効果を得ることができる。

［実施例III］ 本実施例IIIは、本発明を、DRAMのメモリセルアレイを
構成するメモリセルに適用した例を説明するためのもの
である。

第14図乃至第18図は、本発明の実施例IIIを説明するた
めの各製造工程におけるDRAMの要部断面図、第19図は、
第18図に示すメモリセルで形成したメモリセルアレイの
要部平面図である。なお、第19図は、その図面を見易く
するために、各導電層間に形成される素子分離用絶縁膜
以外の絶縁膜は図示しない。

まず、第14図に示すように、前記実施例Ｉの第６図に示
す工程までを施す。ここで、絶縁膜6Aに替て情報記憶用
容量素子を形成するための絶縁膜6Cを形成し、多結晶シ
リコン膜6Bに替て情報記憶用容量素子を形成するための
多結晶シリコン膜6Dを形成する。絶縁膜6Cは単層でもよ
く、また、多層としてもよい。前記実施例Ｉにおける多
結晶シリコン膜6Bと多結晶シリコン膜6Dとは、同一製造
工程で形成されるようになっており、本実施例ではそれ
らの形成工程で、多結晶シリコン膜6Dだけに低抵抗化の
ためのリン等が導入されるようになっている。また、必
要に応じて、多結晶シリコン膜6Bと多結晶シリコン6Dと
の両者に、リン等が導入されてもよい。

情報記憶用容量素子は、半導体基板１、絶縁膜6C及び多
結晶シリコン膜6Dにより構成されている。

第14図に示す工程の後に、第15図に示すように、素子分
離用絶縁膜形成領域となる絶縁膜３を選択的に除去し、
絶縁膜２を露出させる。

第15図に示す工程の後に、熱酸化用マスク７及び絶縁膜
３を用い、熱酸化技術を用いて、素子分離用絶縁膜10を
形成する。

そして、第16図に示すように、熱酸化用マスク７、絶縁
膜３を選択的に除去する。

第16図に示す工程の後に、スイッチング素子となるMISF
ET形成領域以外の部分であって、多結晶シリコン膜6Dに
接続するように、導電プレート20を形成する。この導電
プレート20は、例えば、全面にCVD技術による多結晶シ
リコン膜を形成し、低抵抗化のためのリンを導入した
後、所定の形状にパターンニングして形成する。なお、
このパターンニングにより、MISFET形成領域の絶縁膜２
が除去され、半導体基板１が露出される。

この後、熱酸化技術を用い、第17図に示すように、導電
プレート20を覆う絶縁膜21及び露出された半導体基板１
主面上部に絶縁膜11を形成する。絶縁膜11は、MISFETの
ゲート絶縁膜を形成するたのものである。絶縁膜21は、
導電プレート20とその上部に形成される導電層との電気
的な分離をするためのものである。

第17図に示す工程の後に、第18図及び第19図に示すよう
に、DRAMの通常の製造工程を施すことによって、本実施
例のDRAMは完成する。

すなわち、ゲート電極12A、ワード線12B、ソース又はド
レイン領域として使用されるn⁺型の半導体領域14A、絶
縁膜15、接続孔16及びビット線17Aを形成することによ
り、情報記憶容量素子とスイッチング素子であるMISFET
とで構成されるメモリセルが形成される。

なお、本実施例において形成される細孔６、素子分離用
絶縁膜10等は、前記実施例Ｉの細孔６、素子分離用絶縁
膜10と同一製造工程で形成される。

以上説明したように、実施例IIIによれば、前記実施例
Ｉと略同様の効果を得ることができ、かつ、以下に述べ
るような効果を得ることができる。

（１）DRAMの周辺回路の素子分離領域を細孔で形成し、
メモリセルアレイのメモリセルの情報記憶用容量素子を
細孔で形成することにより、それらの占有面積を低減す
ることができるので、DRAMの集積度を向上することがで
きる。

（２）DRAMの周辺回路の素子分離領域を構成する細孔及
びそのメモリセルアレイの情報記憶用容量素子を構成す
る細孔に対して、素子分離用絶縁膜を自己整合で形成す
ることにより、製造工程におけるそれらのマスク合せ余
裕度を不要にすることができるので、DRAMの集積度を向
上することができる。

（３）前記（１）及び（２）により、さらに、DRAMの集
積度を向上することができる。

（４）DRAMの周辺回路の素子分離領域を構成する細孔及
び素子分離用絶縁膜と、そのメモリセルアレイのメモリ
セルの情報記憶用容量素子を構成する細孔及び素子分離
用絶縁膜とを同一製造工程で形成することができるの
で、DRAMの製造工程を低減することができる。

［効果］ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。

（１）細孔の上部に、細孔に比べて大きな幅寸法を有す
る熱酸化用マスクを形成し、該マスクを用いて素子分離
用絶縁膜を形成することによって、細孔の埋込残存と素
子分離用絶縁膜とを適度に接触又は離隔することができ
るので、熱酸化工程による埋込部材への酸素の導入を防
止し、体積膨張によるpn接合の破壊を防止することがで
きる。

（２）前記（１）により、体積膨張によるpn接合の破壊
を防止することができるので、素子分離領域の電気的信
頼性、すなわち、半導体集積回路装置の電気的信頼性を
向上することができる。

（３）細孔の上部に、細孔に対して熱酸化用マスクを自
己整合で形成し、該マスクを用いて素子分離用絶縁膜を
形成することによって、細孔に対して素子分離用絶縁膜
を自己整合で形成することができるので、製造工程にお
けるそれらのマスク合せ余裕度を不要とすることができ
る。

（４）前記（１）により、製造工程におけるマスク合せ
余裕度を不要とすることができるので、半導体集積回路
装置の集積度を向上することができる。

（５）前記（２）及び（４）により、半導体集積回路装
置の電気的信頼性を向上し、かつ、その集積度を向上す
ることができる。

（６）熱酸化用マスクをそのまま残存させることによ
り、素子分離領域が、製造工程における種々のエッチン
グ工程で損傷を生じることを防止することができる。

（７）エレクトロンの多数キャリアを有するｎ型で高濃
度の半導体基板を用いることによって、寄生MISFETによ
るｎ型の寄生チャネルの発生を防止することができるの
で、ウエル領域間のリーク現象を防止することができ
る。

（８）前記（７）により、ウエル領域間のリーク現象を
防止することができるので、寄生バイポーラトランジス
タによるラッチアップを防止することができる。

（９）前記（８）により、寄生バイポーラトランジスタ
によるラッチアップを防止することができるので、半導
体集積回路装置の電気的信頼性を向上することができ
る。

（10）DRAMの周辺回路の素子分離領域を細孔で形成し、
メモリセルアレイのメモリセルの情報記憶用容量素子を
細孔で形成することにより、それらの占有面積を低減す
ることができるので、DRAMの集積度を向上することがで
きる。

（11）DRAMの周辺回路の素子分離領域を構成する細孔及
びそのメモリセルアレイのメモリセルの情報記憶用容量
素子を構成する細孔に対して、素子分離用絶縁膜を自己
整合で形成することにより、それらの製造工程における
マスク合せ余裕を不要にすることができるので、DRAMの
集積度を向上することができる。

（12）前記（10）及び（11）により、さらに、DRAMの集
積度を向上することができる。

（13）熱酸化用マスク形成後のマスク合せが熱酸化用マ
スクの段差部を利用して行なえるので、精度の良い合せ
ができる。

以上、本発明者によってなされた発明を実施例にもとず
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、DRAMに適用した例に
ついて説明したが、単なるCMISを備えた半導体集積回路
装置、バイポーラトランジスタを備えた半導体集積回路
装置等のウエル領域間又は半導体素子間を電気的に分離
する素子分離技術に適用してもよい。

また、前記実施例は、本発明を、細孔と素子分離用絶縁
膜とを有する半導体集積回路装置に適用した例について
説明したが、細溝と素子分離用絶縁膜とを有する半導体
集積回路装置に適用してもよい。

【図面の簡単な説明】

第１図乃至第10図は、本発明の実施例Ｉを説明するため
の各製造工程におけるDRAMの要部断面図、 第11図は、本発明の実施例IIを説明するためのDRAMの要
部断面図、 第12図及び第13図は、参考例を説明するための各製造工
程におけるDRAMの要部断面図、 第14図乃至18図は、本発明の実施例IIIを説明するため
の各製造工程におけるDRAMの要部断面図、 第19図は、第18図に示すメモリセルで形成したメモリセ
ルアレイの要部平面図である。 図中、1,1A…半導体基板、1B…エピタキシャル層、2,3,
4B,6A,6C,11,15…絶縁膜、4,5…マスク形成層、4A…マ
スク、5A,5B…エッチング用マスク、６…細孔、6B,6D…
多結晶シリコン膜、7,9…熱酸化用マスク、8,18…ウエ
ル領域、8A…埋込層、10…素子分離用絶縁膜、12,12A…
ゲート電極、12B…ワード線、13,14,14A…半導体領域、
16…接続孔、17…配線、17A…ビット線である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】（ａ）半導体基体主面上に第１マスクのた
   めの多結晶シリコン膜又は非晶質シリコン膜、第２マス
   クのための酸化シリコン膜を順次形成する工程、 （ｂ）前記酸化シリコン膜を異方性エッチングすること
   により前記半導体基体に細孔を形成すべきパターンの第
   ２マスクを形成する工程、 （ｃ）前記第２マスクを利用して前記多結晶シリコン膜
   又は非晶質シリコン膜を等方性エッチングすることによ
   り、前記第２マスクの開口幅寸法よりも大きい開口幅寸
   法を有する第１マスクを形成する工程、 （ｄ）前記第２マスクを利用して前記半導体基体を異方
   性エッチングし、その半導体基体に、その第２マスクの
   開口パターンに対応する素子分離領域を形成するための
   所定の深さの細孔を形成する工程、 （ｅ）前記第２マスクを除去し、前記細孔内に酸化膜を
   含む埋込み部材を形成する工程、 （ｆ）前記第１マスク開口内にその開口パターン寸法に
   対応して、前記埋込み部材が形成された細孔の幅寸法よ
   り大きい幅寸法を有する熱酸化用マスクを形成する工
   程、 （ｇ）前記熱酸化用マスクを利用して前記半導体基体を
   選択酸化し、素子分離用絶縁膜を形成する工程、 （ｈ）前記埋込み部材が形成された細孔および前記素子
   分離用絶縁膜によって区画された半導体基体の領域内に
   MISFETを形成する工程、 とから成ることを特徴とする半導体集積回路装置の製造
   方法。