KR970023978A - 반도체 소자의 평탄된 소자분리막 제조 방법 - Google Patents

반도체 소자의 평탄된 소자분리막 제조 방법 Download PDF

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KR970023978A
KR970023978A KR1019950033885A KR19950033885A KR970023978A KR 970023978 A KR970023978 A KR 970023978A KR 1019950033885 A KR1019950033885 A KR 1019950033885A KR 19950033885 A KR19950033885 A KR 19950033885A KR 970023978 A KR970023978 A KR 970023978A
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권성구
이승무
Original Assignee
김주용
현대전자산업 주식회사
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Abstract

본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 셀영역은 트랜치로 형성되고 주변회로영역은 로코스로 형성된 2중 소자분리막을 제조한다. 그로인하여 소자분리막으로 사용되는 CVD 산화막을 최소의 두께로 증착할 수 있으며, 평탄화를 용이하게 하기 위하여 장벽막을 별도로 도포하거나 마스킹 공정이 필요가 없는 기술이다.

Description

반도체 소자의 평탄된 소자분리막 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제7도는 본 발명의 실시예에 따라 평탄화된 소자분리막을 제조하는 단계를 도시한 단면도.

Claims (7)

  1. 소자분리막 제조공정에 있어서, 반도체기판의 상부에 패드산화막을 형성하는 단계와, 그 상부에 질화막을 증착하는 단계와, 주변회로영역에 소자분리막을 형성하기 위한 제1 감광막패턴을 형성하는 단계와, 상기 제1 감광막패턴을 마스크로 질화막과 패드산화막을 차례로 식각하여 제1 질화막패턴을 형성하는 단계와, 상기 제1 감광막패턴을 제거하는 단계와, 주변회로영역에서 노출된 반도체기판에 소자분리 막을 형성하는 단계와, 셀 영역에 소자분리막을 형성하기 위해 제2 감광막패턴을 형성한 단계와, 상기 제2 감광막패턴을 마스크로 셀 영역의 질화막과 패드산화막을 차례로 식각하여 제2 질화막패턴을 형성하는 단계와, 셀 영역에서 노출된 반도체기판을 식각하여 트랜치를 형성하는 단계와, 전체 구조의 상부에 절연막을 형성하는 단계와, CMP 공정을 사용하여 상기 절연막의 일정두께를 제거하여 평탄화하는 단계와, 상기 제2 질화막패턴이 노출될 때까지 상기 절연막을 식각하여 상기 셀영역에는 트렌치소자분리막, 상기 주변회로영역에는 LOCOS 소자분리막을 형성하되, 상부면이 평탄하게 되도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화된 소자분리막 제조 방법.
  2. 제 1 항에 있어서, 상기 패드산화막은 750 내지 1000℃ 온도에서 열산화하여 30 내지 300Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 평탄화방법.
  3. 제 1 항에 있어서, 상기 질화막을 800 내지 2500Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 평탄화된 소자분리막 제조 방법.
  4. 제 1 항에 있어서, 상기 습식산화방식은 900 내지 1200Å에서 진행되는 것을 특징으로 하는 반도체 소자의 평탄화된 소자분리막 제조 방법.
  5. 제 1 항에 있어서, 상기 트랜치의 깊이가 1500 내지 5000Å인 것을 특징으로 하는 반도체 소자의 평탄화된 소자분리막 제조 방법.
  6. 제 1 항에 있어서, 상기 절연막 식각하여 평탄화할 때 엔드 포인트 오브 에칭(end points of etching)이 가능한 건식식각 장비를 사용하는 것을 특징으로 하는 반도체 소자의 평탄화된 소자분리막 제조 방법.
  7. 제 1 항에 있어서, 상기 절연막은 CVD 산화막 또는 BPSG막으로 형성하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950033885A 1995-10-04 1995-10-04 반도체 소자의 평탄된 소자분리막 제조 방법 KR970023978A (ko)

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