KR950034492A - 직접 웨이퍼 본딩 구조물 및 그 제조방법 - Google Patents

직접 웨이퍼 본딩 구조물 및 그 제조방법 Download PDF

Info

Publication number
KR950034492A
KR950034492A KR1019950001815A KR19950001815A KR950034492A KR 950034492 A KR950034492 A KR 950034492A KR 1019950001815 A KR1019950001815 A KR 1019950001815A KR 19950001815 A KR19950001815 A KR 19950001815A KR 950034492 A KR950034492 A KR 950034492A
Authority
KR
South Korea
Prior art keywords
layer
metal nitride
nitride layer
high temperature
hot metal
Prior art date
Application number
KR1019950001815A
Other languages
English (en)
Inventor
페이지즈 이레니
세코 다라고나 프란세스코
에이. 셀러즈 제임스
씨. 웰즈 레이몬드
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR950034492A publication Critical patent/KR950034492A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Ceramic Products (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

매입 고온 금속 질화물층(16)과 개량된 열 전도성을 가진 직접 웨이퍼 본딩 구조물을 형성하는 방법이 제공된다. 포토레지스트 경화단계를 없애고 비산화 포토레지스트 스트리퍼를 사용하여 고온 금속 질화물층(16)을 패턴화하므로써, 상기 고온 금속 질화물층(16) 위에 후속적으로 형성된 고온 금속 질화물층(16)과 절연층(17,27) 사이의 접착이 현저히 개량된다. 절연층(17,27) 고온 환경에서 고온 금속 질화물층(16)에 접착될 것이다. 또한, 매물 고온금속 질화물층(16)과 개량된 열전도성을 갖는 직접 웨이퍼 본딩 구조물이 제공된다. 구조물을 파워, 논리, 고주파 직접 회로 소자에 적합하다.

Description

직접 웨이퍼 본딩 구조물 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 제1실시예의 확대 단면도, 제2도 내지 제10도는 제1도의 실시예를 여러가지 제조단계로서 도시하는 확대 단면도.

Claims (3)

  1. 직접 웨이퍼 본딩 구조물 제조방법에 있어서, 제1표면 및 제2표면을 갖는 제1전도형 활성기판(11)을 제공하는 단계와, 상기 활성기판(11)의 제1평면상에 고온 금속 질화물층(16)을 형성하는 단계와, 상기 고온 금속 질화물층(16)상에 포토레지스트층(21)을 증착시키는 단계와, 상기 포토레지스트층(21)을 빛에 선택적으로 노출시키는 단계와, 패턴을 형성하기 위해 상기 포토레지스트층(21)을 선택적으로 제거하기 위해 상기 포토레지스트층(21)을 현상하는 단계와, 상기 고온 금속 질화물층(16)을 상기 포토레지스트층(21)의 패턴에 일치시키기 위해 상기 고온 금속 질화물층(16)을 에칭하는 단계와, 비산화 포토레지스트 스트리퍼를 사용하여 나머지 포토레지스트층을 제거하는 단계와, 후속 고온환경 동안에 상기 고온 금속 질화물층(16)에 부착하는 중간층(26,36,46)을 상기 고온 금속 질화물층(16)과 제1표면의 일부에 형성하는 단계와, 상기 중간층(26,36,46)을 어닐링하는 단계와, 상기 중간층(26,36,46)을 평면화하는 단계와, 상기 활성층(11)과 고온 금속 질화물층(16)을 핸들 기판(24)으로부터 전기적으로 분리시키는 중간층(26,36,46)에 상기 핸들 기판(24)을 본딩시키는 단계를 포함하는 것을 특징으로 하는 직접 웨이퍼 본딩 구조물 제조방법.
  2. 고온 금속 질화물 매입층(16)과 강화된 열전도율을 가진 직접 웨이퍼 본딩 구조물 제조방법에 있어서, 제1표면 및 제2표면을 갖는 제1전도형 활성기판(11)을 제공하는 단계와, 상기 활성기판(11)의 제1평면상에, 티탄-질화물, 바나듐-질화물 및 텡스텐 질화물로 구성된 그룹으로부터 선택된 고온 금속 질화물층(16)을 형성하는 단계와, 상기 고온 금속 질화물층(16)상에 포토레지스트층(21)을 증착시키는 단계와, 상기 포토레지스트층(21)을 빛에 선택적으로 노출시키는 단계와, 패턴을 형성하기 위해 상기 포토레지스트층(21)을 선택적으로 제거하기 위해 상기 포토레지스트층(21)을 현상하는 단계와, 상기 고온 금속 질화물층(16)을 상기 포토레지스트층(21)의 패턴에 일치시키기 위해 상기 고온 금속 질화물층(16)을 에칭하는 단계와, 비산화 포토레지스트스트리퍼를 사용하여 나머지 포토레지스트층을 제거하는 단계와, 후속 고온환경 동안에 상기 고온 금속 질화물층(16)에 부착하는 중간층(26,36,46)을 상기 고온 금속 질화물층(16)과 제1표면의 일부에 형성하는 단계와, 상기 제1절연층(17)내의 응력을 감소시키기 위해 상기 제1절연층(17)을 어닐링하는 단계와, 상기 절연층(17)상에 제1폴리실리콘층(18)을 형성하는 단계와, 상기 제1폴리실리콘층(18)을 평면화하는 단계와, 상기 제1폴리실리콘층에 핸들 기판(24)을 본딩시키는 단계를 포함하는 것을 특징으로 하는 직접 웨이퍼 본딩 구조물 제조방법.
  3. 고온 금속 질화물 매입층(16)을 가진 직접 웨이퍼 본딩 구조물에 있어서, 제1표면 및 제2표면을 갖는 제1전도형 활성 기판(11), 상기 활성기판(11)내에 형성된 제2전도형의 제1 및 제2도우핑 분리영역(12,14)과, 상기 제1 및 제2도우핑 분리영역(12,14) 사이에서 활성기판(11)내에 형성된 제1전도형의 도우핑 접촉영역(13)과, 상기 활성기판(11)의 제1표면의 일부와 도우핑 접촉영역(13)에 형성된 패턴화 고온 금속 질화물 매입층(16)과, 상기 고온 금속 질화물층(16)과 제1표면의 일분에 형성되고, 평면화되며, 고온 상태하에서 패턴화 고온 금속 질화물층(16)에 부착되는 중간층(26,36,46)과, 상기 활성기판(11)과 고온 금속 질화물층(16)을 핸들기판(24)으로부터 전기적으로 분리시키는 중간층(26,36,46)에 본딩된 핸들 기판(24)을 포함하는 것을 특징으로 하는 직접 웨이퍼 본딩 구조물.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950001815A 1994-02-02 1995-02-02 직접 웨이퍼 본딩 구조물 및 그 제조방법 KR950034492A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/190,393 US5413952A (en) 1994-02-02 1994-02-02 Direct wafer bonded structure method of making
US190,393 1994-02-02

Publications (1)

Publication Number Publication Date
KR950034492A true KR950034492A (ko) 1995-12-28

Family

ID=22701156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950001815A KR950034492A (ko) 1994-02-02 1995-02-02 직접 웨이퍼 본딩 구조물 및 그 제조방법

Country Status (5)

Country Link
US (1) US5413952A (ko)
EP (1) EP0666591A3 (ko)
JP (1) JPH07230940A (ko)
KR (1) KR950034492A (ko)
CN (1) CN1116361A (ko)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5369304A (en) * 1992-08-14 1994-11-29 Motorola, Inc. Conductive diffusion barrier of titanium nitride in ohmic contact with a plurality of doped layers therefor
IT1268123B1 (it) * 1994-10-13 1997-02-20 Sgs Thomson Microelectronics Fetta di materiale semiconduttore per la fabbricazione di dispositivi integrati e procedimento per la sua fabbricazione.
US6171931B1 (en) 1994-12-15 2001-01-09 Sgs-Thomson Microelectronics S.R.L. Wafer of semiconductor material for fabricating integrated devices, and process for its fabrication
EP0720223B1 (en) * 1994-12-30 2003-03-26 STMicroelectronics S.r.l. Process for the production of a semiconductor device having better interface adhesion between dielectric layers
US5563428A (en) * 1995-01-30 1996-10-08 Ek; Bruce A. Layered structure of a substrate, a dielectric layer and a single crystal layer
KR100209365B1 (ko) * 1995-11-01 1999-07-15 김영환 에스.오.아이 반도체 웨이퍼의 제조방법
US5578841A (en) * 1995-12-18 1996-11-26 Motorola, Inc. Vertical MOSFET device having frontside and backside contacts
US6492705B1 (en) * 1996-06-04 2002-12-10 Intersil Corporation Integrated circuit air bridge structures and methods of fabricating same
US6045625A (en) * 1996-12-06 2000-04-04 Texas Instruments Incorporated Buried oxide with a thermal expansion matching layer for SOI
JP3085231B2 (ja) * 1997-02-20 2000-09-04 日本電気株式会社 半導体装置の製造方法
US5851927A (en) * 1997-08-29 1998-12-22 Motorola, Inc. Method of forming a semiconductor device by DUV resist patterning
US6057212A (en) 1998-05-04 2000-05-02 International Business Machines Corporation Method for making bonded metal back-plane substrates
US6445032B1 (en) 1998-05-04 2002-09-03 International Business Machines Corporation Floating back gate electrically erasable programmable read-only memory(EEPROM)
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
DE60043848D1 (de) * 1999-12-28 2010-04-01 Jgc Catalysts & Chemicals Ltd Methode zur herstellung eines dielektrischen films mit einer niedrigen dielektrizitätskonstante und halbleiteranordnung mit so einem film
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6949411B1 (en) * 2001-12-27 2005-09-27 Lam Research Corporation Method for post-etch and strip residue removal on coral films
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
DE10326578B4 (de) * 2003-06-12 2006-01-19 Siltronic Ag Verfahren zur Herstellung einer SOI-Scheibe
US6897125B2 (en) * 2003-09-17 2005-05-24 Intel Corporation Methods of forming backside connections on a wafer stack
US7709313B2 (en) * 2005-07-19 2010-05-04 International Business Machines Corporation High performance capacitors in planar back gates CMOS
TW200710471A (en) * 2005-07-20 2007-03-16 Samsung Electronics Co Ltd Array substrate for display device
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
DE102005042317B3 (de) * 2005-09-06 2007-04-12 Infineon Technologies Ag Verfahren zum Herstellen einer Schichtanordnung und Schichtanordnung
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
JP2011071215A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 研磨方法および半導体装置の製造方法
TWI529939B (zh) * 2012-02-08 2016-04-11 Sony Corp High frequency semiconductor device and its manufacturing method
US8877603B2 (en) 2012-03-30 2014-11-04 International Business Machines Corporation Semiconductor-on-oxide structure and method of forming
KR102061342B1 (ko) * 2012-06-13 2020-01-02 에스케이하이닉스 주식회사 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9640514B1 (en) 2016-03-29 2017-05-02 Globalfoundries Inc. Wafer bonding using boron and nitrogen based bonding stack
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10053261B2 (en) 2016-11-21 2018-08-21 Chep Technology Pty Limited Plastic pallet with support blocks having upper and lower towers and associated methods
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839309A (en) * 1988-03-30 1989-06-13 American Telephone And Telegraph Company, At&T Technologies, Inc. Fabrication of high-speed dielectrically isolated devices utilizing buried silicide outdiffusion
NL8801981A (nl) * 1988-08-09 1990-03-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US5168078A (en) * 1988-11-29 1992-12-01 Mcnc Method of making high density semiconductor structure
JPH0719839B2 (ja) * 1989-10-18 1995-03-06 株式会社東芝 半導体基板の製造方法
GB2237929A (en) * 1989-10-23 1991-05-15 Philips Electronic Associated A method of manufacturing a semiconductor device
DD297734A5 (de) * 1990-09-21 1992-01-16 Institut Fuer Halbleiterphysik Der Adw Der Ddr,De Verfahren zur herstellung von verbundsubstraten
JPH04162630A (ja) * 1990-10-25 1992-06-08 Mitsubishi Materials Shilicon Corp 半導体基板
US5102821A (en) * 1990-12-20 1992-04-07 Texas Instruments Incorporated SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium
US5369304A (en) * 1992-08-14 1994-11-29 Motorola, Inc. Conductive diffusion barrier of titanium nitride in ohmic contact with a plurality of doped layers therefor
US5268326A (en) * 1992-09-28 1993-12-07 Motorola, Inc. Method of making dielectric and conductive isolated island
US5260233A (en) * 1992-11-06 1993-11-09 International Business Machines Corporation Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding

Also Published As

Publication number Publication date
EP0666591A3 (en) 1998-03-04
CN1116361A (zh) 1996-02-07
EP0666591A2 (en) 1995-08-09
US5413952A (en) 1995-05-09
JPH07230940A (ja) 1995-08-29

Similar Documents

Publication Publication Date Title
KR950034492A (ko) 직접 웨이퍼 본딩 구조물 및 그 제조방법
KR970018419A (ko) 반도체 퓨즈 장치와 그 형성 방법 및 반도체 점화기 장치와 그 형성 방법
US5286673A (en) Method for forming position alignment marks in a manufacturing SOI device
JP3852068B2 (ja) 電子及び正孔の移動度を向上させることができるｃｍｏｓ素子の製造方法
JP2002506288A5 (ko)
KR940022801A (ko) 반도체소자의 콘택 형성방법
KR100345516B1 (ko) 고주파 집적회로 장치 및 그 제조 방법
JPH1041511A (ja) Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法
KR0124144B1 (ko) 반도체 장치 및 그의 제조방법
JPH0510827B2 (ko)
KR19990071113A (ko) 반도체 소자의 제조방법
KR970023978A (ko) 반도체 소자의 평탄된 소자분리막 제조 방법
WO2002025701A3 (en) Body-tied silicon on insulator semiconductor device structure and method therefor
KR100366612B1 (ko) 평탄화된필드절연막을갖는반도체장치의제조방법
KR950000106B1 (ko) 반도체 장치의 제조방법
KR100364124B1 (ko) 반도체소자의소자분리막제조방법
KR970053475A (ko) 반도체소자의 소자분리막 제조방법
JPH0595048A (ja) 半導体集積回路装置の製造方法
KR960043103A (ko) 반도체소자의 소자분리절연막 형성방법
KR910003761A (ko) 반도체 소자의 다층금속배선 공정방법
KR940010196A (ko) 반도체장치의 콘택구조 형성방법
KR970054076A (ko) 반도체장치의 커패시터 및 그의 제조방법
KR19980053673A (ko) 반도체 소자의 소자 분리막 형성방법
JPH06104344A (ja) 半導体装置の製造方法
KR19980082864A (ko) 반도체 장치의 금속배선층 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid