KR20000019879A - 게이트의 형성방법 - Google Patents

게이트의 형성방법 Download PDF

Info

Publication number
KR20000019879A
KR20000019879A KR1019980038202A KR19980038202A KR20000019879A KR 20000019879 A KR20000019879 A KR 20000019879A KR 1019980038202 A KR1019980038202 A KR 1019980038202A KR 19980038202 A KR19980038202 A KR 19980038202A KR 20000019879 A KR20000019879 A KR 20000019879A
Authority
KR
South Korea
Prior art keywords
gate
forming
semiconductor substrate
insulating film
insulation film
Prior art date
Application number
KR1019980038202A
Other languages
English (en)
Inventor
배용태
김정표
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980038202A priority Critical patent/KR20000019879A/ko
Publication of KR20000019879A publication Critical patent/KR20000019879A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 다마신(damascene)공정을 이용한 트랜지스터의 게이트의 형성방법을 개시한다. 본 발명의 게이트의 형성방법은 반도체 기판상에 절연막을 형성하는 단계와, 절연막을 식각하여 반도체 기판의 일부를 노출시키는 단계와, 노출된 반도체 기판상에 게이트절연막과 게이트도전막을 형성하는 단계와, 절연막을 제거하는 단계를 구비한다. 본 발명에 의해 게이트의 임계치수(critical dimension)와 상관없이 항상 게이트의 측면이 경사지지 아니하고 반도체 기판에 수직인 프로파일을 갖는 게이트를 형성할 수 있다.

Description

게이트의 형성방법.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 상세하게는 다마신(damascene)공정을 이용하여 게이트를 형성하는 방법에 관한 것이다.
종래의 트랜지스터의 게이트를 형성하는 방법을 살펴본다. 도 1을 참조하면, 먼저 소자분리막(12)이 형성된 반도체 기판(10)상에 게이트절연막(14)과 게이트도전막(16)을 순차적으로 형성한 후 사진식각공정을 이용하여 패터닝함으로써, 게이트절연막(14)과 게이트도전막(16)으로 이루어지는 게이트(18)를 형성한다.
최근 반도체 소자가 고집적화됨에 따라 게이트의 임계치수(critical dimension)가 작아지게 되었다. 그 결과 사진식각공정을 이용하여 게이트(18)를 형성할 때 게이트의 측면이 경사지게 형성됨으로써, 게이트(18)는 반도체 기판에 수직인 프로파일을 갖지 못하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트의 측면이 경사지지 않고 반도체 기판에 수직인 프로파일을 갖는 게이트의 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래의 방법에 의해 형성된 게이트를 도시한 단면도이다.
도 2 내지 도 5는 본 발명에 의한 게이트의 형성방법을 순차적으로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
20:반도체 기판 22:소자분리막
24:절연막 30:게이트절연막
32':게이트도전막 18,50:게이트
상기 목적을 달성하기 위한 본 발명의 게이트의 형성방법은, 반도체 기판상에 절연막을 형성하는 단계와, 절연막을 식각하여 반도체 기판의 일부를 노출시키는 단계와, 노출된 반도체 기판상에 게이트절연막을 형성하는 단계와, 게이트절연막이 형성된 반도체 기판의 전면에 도전물질을 증착하는 단계와, 절연막의 상부면을 식각저지층으로 하여 증착된 도전물질을 평탄화하여 게이트도전막을 형성하는 단계와, 절연막을 제거하는 단계를 구비한다. 이때, 증착된 도전물질을 평탄화하여 게이트도전막을 형성하는 단계는 화학기계적연마방법을 이용하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 하지만, 본발명은 상술하는 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
도 2 내지 도 5는 본 발명에 의한 다마신(demascene)공정을 이용한 게이트의 형성방법을 순차적으로 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(20)위의 비활성영역에 소자분리막(22)을 형성한다. 소자분리막(22)이 형성된 반도체 기판(20)의 전면에 절연막(24), 예컨대 실리콘산화막을 증착한 후, 절연막(24)을 식각하여 반도체 기판(20)의 일부를 노출시킨다.
도 3을 참조하면, 노출된 반도체 기판(26)상에 게이트절연막(30), 예컨대 실리콘 산화막을 형성한다. 게이트절연막(30)이 형성된 반도체 기판(20)의 전면에 도전물질(32)을 증착한다. 도 4를 참조하면, 절연막(24)의 상부면을 식각저지층으로 하여 증착된 도전물질(32)을 평탄화하여 게이트도전막(32')을 형성한다. 도 5를 참조하면, 절연막(24)을 제거하여 반도체 기판(20)상에 게이트도전막(32')과 게이트절연막(30)으로 이루어지는 게이트(50)를 형성한다. 절연막(24)을 제거하기 위하여 습식식각방법 또는 건식식각방법을 이용할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 따른 게이트의 형성방법은, 게이트의 임계치수와 상관없이 게이트의 측면이 항상 경사지지 아니하고 반도체 기판에 수직인 프로파일을 갖는 게이트를 형성할 수 있다.

Claims (2)

  1. 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 반도체 기판의 일부를 노출시키는 단계;
    상기 노출된 반도체 기판상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막이 형성된 상기 반도체 기판의 전면에 도전물질을 증착하는 단계;
    상기 절연막의 상부면을 식각저지층으로 하여 상기 증착된 도전물질을 평탄화하여 게이트도전막을 형성하는 단계; 및
    상기 절연막을 제거하는 단계를 구비하는 것을 특징으로 하는 게이트의 형성방법.
  2. 제 1항에 있어서, 상기 증착된 도전물질을 평탄화하여 게이트도전막을 형성하는 단계는 화학기계적연마방법을 이용하는 것을 특징으로 하는 게이트의 형성방법.
KR1019980038202A 1998-09-16 1998-09-16 게이트의 형성방법 KR20000019879A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980038202A KR20000019879A (ko) 1998-09-16 1998-09-16 게이트의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980038202A KR20000019879A (ko) 1998-09-16 1998-09-16 게이트의 형성방법

Publications (1)

Publication Number Publication Date
KR20000019879A true KR20000019879A (ko) 2000-04-15

Family

ID=19550772

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980038202A KR20000019879A (ko) 1998-09-16 1998-09-16 게이트의 형성방법

Country Status (1)

Country Link
KR (1) KR20000019879A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040022485A (ko) * 2002-09-07 2004-03-16 아남반도체 주식회사 다마신 게이트를 이용한 버티컬 프로파일 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040022485A (ko) * 2002-09-07 2004-03-16 아남반도체 주식회사 다마신 게이트를 이용한 버티컬 프로파일 형성방법

Similar Documents

Publication Publication Date Title
US4295924A (en) Method for providing self-aligned conductor in a V-groove device
TW425668B (en) Self-aligned contact process
KR940012650A (ko) 반도체 소자의 콘택제조방법
US6194257B1 (en) Fabrication method of gate electrode having dual gate insulating film
KR20020045028A (ko) 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이패드를 형성할 수 있는 반도체 소자의 제조방법
KR100287181B1 (ko) 트렌치소자분리영역을갖는반도체소자및그제조방법
KR20000019879A (ko) 게이트의 형성방법
KR100214534B1 (ko) 반도체소자의 소자격리구조 형성방법
KR0137543B1 (ko) 반도체 소자의 게이트전극 형성방법
KR100248626B1 (ko) 반도체소자의 제조 방법
KR20000043904A (ko) 반도체 소자의 콘택홀 형성 방법
KR0140733B1 (ko) 반도체소자의 미세콘택 형성방법
KR100273244B1 (ko) 반도체소자의분리영역제조방법
KR950010853B1 (ko) 반도체장치의 역 콘택 제조 방법
KR0122506B1 (ko) 반도체소자의 콘택홀 제조방법
KR100557224B1 (ko) 반도체 소자의 제조 방법
KR100304967B1 (ko) 반도체소자의 배선 및 그의 형성방법
KR960012574B1 (ko) 반도체장치의 제조방법
KR0148326B1 (ko) 반도체 소자의 제조방법
KR100370132B1 (ko) 반도체 소자의 제조방법
KR970007788B1 (ko) 반도체소자의 콘택홀 형성방법
TW434720B (en) Method of removing hard-mask laywr from surface of trench-patterned semiconductor structure
KR940022854A (ko) 반도체장치의 접촉창 형성방법
KR20030000824A (ko) 반도체소자의 커패시터 제조방법
KR970018386A (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination