KR100295387B1

KR100295387B1 - 반도체장치및그제조방법

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Publication number: KR100295387B1
Application number: KR1019980034836A
Authority: KR
Inventors: 가쯔유끼 호리따; 다까시 구로이; 마이꼬 사까이; 히로미찌 고바야시
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1998-02-13
Filing date: 1998-08-27
Publication date: 2001-08-07
Also published as: TW421846B; DE19843160A1; US6150233A; DE19843160B4; KR19990071384A; JPH11233609A

Abstract

본 발명은 저비용 또한 효과적인 제조 방법에 의해 반도체 기판 표면 및 홈형 소자 분리의 평탄화를 도모한다.

본 발명에 따르면, 실리콘 기판(1)의 표면(1S)상에, 하부(下敷) 실리콘 산화막(2)과 다결정 실리콘막(5)을 순차로 형성한다. 이방성 에칭에 의해, 다결정 실리콘막(5) 및 하부 산화막(2)을 개구하여, 반도체 기판(1)의 내부에 이르는 홈(21)을 형성한다. HDP-CVD법에 의해 형성되는 실리콘 산화막(11)을 홈(21)의 내부에 매립한다. 소자 분리 영역(20)의 실리콘 산화막(11)의 표면상에만 레지스트(41)를 형성한다. 레지스트(41)를 마스크로 하여, 건식 에칭법에 의해 활성 영역(30)상의 실리콘 산화막(11)을 제거한다. 레지스트(41)를 제거한 후, 건식 에칭법에 의해 다결정 실리콘막(5)만을 제거한다. 하부 산화막(2)을 불산을 이용하는 습식 에칭에 의해 제거한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조되는 반도체 장치에 관한 것으로, 특히 홈형의 소자 분리 구조를 갖는 반도체 기판 상의 막의 평탄화 기술에 관한 것이다.

반도체 집적 회로는, 그 동작 시에 있어서 개개의 소자를 완전히 독립하여 제어하기 위해, 각 소자 사이의 전기적인 간섭을 없앨 필요가 있다. 이를 위해, 반도체 집적 회로에서는, 소자 분리 영역을 갖는 소자 분리 구조가 채용되고, 이런 소자 분리 구조를 형성하는 방법의 하나로서 트렌치 분리법이 널리 알려져 있으며, 여러가지 개량 방법이 제안되고 있다.

트렌치 분리법은, 기판의 표면에서 그 내부로 향해 트렌치를 형성하고, 내부에 유전체를 충전하는 방법이 있다. 이 방법은, LOCOS법에 의한 소자 분리 구조에서 나타나는 버즈 비크(bird's beak)는 거의 발생하지 않고, 또한 LOCOS법에 의한 소자 분리 구조보다도 형성에 필요한 기판 표면상의 면적이 작기 때문에, 반도체 집적 회로의 미세화를 추진하는 상태에서 적당한 방법으로서, 이후 더 미세화를 진행하는 반도체 집적 회로에 있어서 불가결한 소자 분리 방법이라고 할 수 있다.

트렌치 분리법에 의해 소자 분리를 실현하기 위해서는 개구폭이 작은 트렌치 내부에 간극(시임 ; seam)을 발생시키지 않고, 유전체를 매립하는 것이 필요하다. 이런 요구에 따른 우수한 방법의 하나로서, HDP(High Density Plasma)-CVD(Chemical Vapor Deposition)법과 같은 에칭과 성막을 동시에 행하는 성막법이 있다. 이하의 설명에서는 HDP-CVD법을 그 일례로서 이용하는 것으로 한다.

HDP-CVD법을 이용해 트렌치 내부로 유전체의 매립을 행하는 방법에는, 종래의 감압 CVD법 등의 방법과 비교하여, 이하와 같은 특징이 있다. 먼저, (a) 소자 분리 영역에 형성되는 막은, 소자 분리 폭, 즉 트렌치의 개구폭에 의존하는 일 없이, 동일한 막 두께로 거의 평탄하게 매립할 수 있다. 한편, (b) 각 소자가 형성되는 활성 영역상에 퇴적하는 막의 단면 형상은 활성 영역폭에 의존하고, 삼각형 혹은 사다라꼴 형상의 돌기부가 형성된다. 이 돌기부의 사면(斜面)은 활성 영역 가장자리보다 기판면에 대해 약 45。의 경사각으로 형성된다. 이 때문에, 성막되는 막 두께의 2배 이상의 폭을 갖고, 활성 영역 등에서는 사다라꼴 형상이 된다.

그런데, 상술한 바와 같은 소자 분리 구조의 형성을 포함해 미세화·다층화한 집적 회로의 제조 공정에 있어서, 사진 제판 공정에서의 포커스 마진의 축소나 에칭 공정에서의 오버 에칭량의 축소에 따라, 기판상에 형성되는 각 층의 평탄화의 확보가 중요하다. 이 때문에, 상술의 돌기부를 제거하여 트렌치 분리 구조가 형성된 후 기판의 최상면을 평탄하게 하기 위해, CMP법에 의한 평탄화가 널리 실시되고 있다.

여기서, 도 22∼도 26에 도시하는 종단면도를 이용해 상술한 종래의 반도체 장치의 제조 방법에 대해서 설명한다.

먼저, 반도체 기판(101)의 한쪽 표면상에 실리콘 산화막(102), 실리콘 질화막(103)을 순차 형성한다.

다음에, 사진 제판 패턴을 마스크로 하여, 도 22에 도시하는 바와 같이, 실리콘 질화막(103)의 표면으로부터 기판(101) 내부에 이르는 소정 깊이의 홈(트렌치 ; 121)을 건식 에칭법에 의해 형성한다.

이어서, HDP-CVD법을 이용해, 도 23에 도시하는 바와 같이, 소자 분리 영역(120)인 트렌치(121)의 내부 및 트렌치(121) 이외의 영역으로 이루어지는 활성 영역(130)상에 실리콘 산화막(111)을 퇴적하고, 트렌치(121)의 내부에 그 실리콘 산화물(111)을 매립한다. 또, 소자 분리 영역(120) 및 활성 영역(130)에 대해서 특히 구별할 필요가 있을 경우는, 도 22에 도시하는 바와 같이, 소자 분리 영역(120A, 120C, 120F) 및 활성 영역(130B, 130D, 130F)와 같이 참조 부호 뒤에 알파벳을 붙인다. 또한, 소자 분리 영역(120) 내 및 활성 영역(130) 내의 구성 요소에 대해서도 그 구성 요소가 속하는 영역의 참조 부호 뒤에 붙인 알파벳을 그 구성 요소의 참조 부호 뒤에 붙여, 그 구성 요소의 귀속 관계를 구별한다. 도 23 이후도 마찬가지의 표기 방법을 채용한다.

다음에, 실리콘 질화막(103)을 그 연마 스토퍼막(하드 마스크층)으로 하는 CMP법에 의해, 실리콘 질화막(103)상의 실리콘 산화막(111)을 제거하고, 그 후 도 24에 도시하는 바와 같이 트렌치(121) 내부에 상기 실리콘 산화막(111)으로 이루어지는 매립 산화물(111)을 형성한다.

다음에, 열 인산 처리에 의해, 도 25에 도시하는 바와 같이, 실리콘 질화막(103)을 제거하고, 이어서 불산 처리에 의해 실리콘 산화막(102)을 제거하여 도 25에 도시하는 홈형(트렌치) 소자 분리 구조를 완성한다.

상술한 종래의 홈형 소자 분리의 형성 방법은, 이하에 서술하는 바와 같은 문제점을 갖고 있다. (문제점 1) 즉, CMP법은 피연마 표면의 전면(全面)에 대해서 균일하게 연마하는 가공 방법이기 때문에, 도 23에 도시하는 실리콘 산화물(111)과 같은 요철(凹凸)의 차가 큰 표면층에 대해 CMP법에 의해 연마할 경우, 실리콘 질화막(103)상의 실리콘 산화막(111) 중 막 두께가 가장 큰 부분, 예를 들어 도 23에서의 실리콘 산화막(111F)에 따른 연마량을 설정하면, 실리콘 질화막(103)상의 실리콘 산화막(111) 중 막 두께가 가장 작은 부분, 예를 들어 도 23에서의 실리콘 산화막(111B)에서는, 도 24에 도시하는 바와 같이 본래 스토퍼막으로서 기능하는 실리콘 질화막(103)을 연마하게 된다. 따라서, CMP법을 이용한 평탄화 방법에서는, 연마 후의 매립 산화물(111)의 형상이, 도 24에 도시하는 바와 같이, 상기 패턴에 의존하게 되고, 매립 산화물(111)의 높이(트렌치(121)의 저부에서 매립 산화물(111)의 최상면까지의 거리)가 도 26에 도시하는 바와 같이 기판(101)의 표면 내에서 균일하게 되지 않는다는 문제점이 생긴다.

그런데, 상술한 바와 같이, HDP-CVD법과 같은 에칭과 성막을 동시에 행하는 성막법은, 개구폭이 작은 트렌치에 대해서도 그 내부에 간극(시임)이 생기는 일이 없고, 실리콘 산화막(111)을 같은 막 두께로, 거의 평탄하게 매립할 수 있는 성막 방법이기 때문에, 금후 미세화가 한층 진행하는 반도체 장치의 제조에는 HDP-CVD법과 같은 에칭과 성마막을 동시에 행하는 성막법은 불가결한 성막 기술이다. 이 때문에, HDP-CVD을 이용해 성막한 매립 산화막(111)을 상기 이 문제점이 생기지 않게 하고, 평탄화하는 것이 요구된다.

상기 문제점에 대한 해결책의 하나로서, 미국특허 제5498565호의 명세서에는, 에칭과 CMP법을 조합하여 HDP-CVD법에 의해 형성한 실리콘 산화막을 평탄화하는 방법을 제안하고 있다. 이 평탄화 방법은, CMP법에 의한 연마 전에, 사진 제판법과 에칭법을 이용해 미리 연마 대상면의 요철을 CMP법에 의한 연마 능력 범위 내까지 어느 정도의 평탄화 처리를 해 두는 것이다. 그러나, 이 선행 기술에서는 에칭법과 CMP법이라는 2개의 공정을 조합하기 때문에 종래의 CMP법만에 의한 평탄화 방법보다도 평탄화 공정이 복잡하게 된다는 어려운 점도 있다.

(문제점 2) 또한, 종래의 홈형 소자 분리의 형성 방법에서는, CMP법이라는 고가의 공정을 이용하고 있기 때문에 디바이스 단가가 높게 된다는 폐해가 있다.

이상의 문제점 1 및 문제점 2를 해소하여 CMP법을 이용하지 않고, HDP-CVD법에 의해 성막한 매립 산화막을 평탄화하는 방법이 요구되고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, HDP-CVD법에 의해 성막한 막에 대해 저비용의 평탄화 방법을 제공함으로써, 웨이퍼(기판)의 전면 내에서 균일한 형상(높이)을 갖는 홈형(트렌치) 소자 분리 구조의 형성 방법을 제공하는 것을 제1 목적으로 한다.

또한, 본 발명은 상기 제1 목적의 실현과 동시에, 홈형(트렌치) 소자 분리 구조를 갖는 반도체 장치를 높은 수율로 달성하는 반도체 장치의 제조 방법을 제공하는 것을 제2 목적으로 한다.

또, 본 발명은 상기 제1 및 제2 목적의 실현과 동시에, 그 안정 동작이 달성되는 초미세화·고집적화된 홈형(트렌치) 소자 분리 구조를 갖는 반도체 장치를 제공하는 것을 그 제3 목적으로 한다.

또한, 본 발명은 신규한 트렌치 구조를 제공하는 것을 그 제4 목적으로 한다.

제1 발명에 다른 반도체 장치의 제조 방법은, 반도체 기판의 한쪽 표면상에, 적어도 한층의 막으로 이루어지는 하드 마스크층을 형성하는 제1 공정과, 상기 하드 마스크층의 표면 내의 소정 영역에서 상기 반도체 기판의 일부를 에칭하여 소자 분리 영역을 이루는 홈, 상기 소자 분리 영역 이외의 영역으로 이루어지는 활성 영역을 상기 반도체 기판 내부에 형성하는 제2 공정, 상기 하드 마스크층의 상기 표면상 및 상기 홈의 내부에 에칭과 성막을 동시에 행하는 성막법에 의해 유전체를 퇴적하여 상기 홈의 상기 내부에 상기 하드 마스크층의 상기 표면과 같은 높이까지상기 유전체를 매립하는 제3 공정, 적어도 상기 소자 분리 영역상의 상기 유전체의 표면상에 레지스트를 형성하는 제4 공정, 상기 레지스트를 마스크로 하여 상기 레지스트가 형성되어 있지 않은 상기 활성 영역상의 상기 유전체를 제거하는 제5 공정, 상기 레지스트 및 상기 하드 마스크층을 순차로 제거하는 제6 공정을 구비하는 것을 특징으로 한다.

제2 발명에 따른 반도체 장치는, 반도체 기판과, 각각이 상기 반도체의 한쪽 표면에서 그 내부로 향해 소정의 깊이만 형성되어 상기 반도체 기판 내부에 소자 분리 영역을 형성하는 복수의 홈, 적어도 상기 반도체 기판의 상기 한쪽 표면의 높이까지 상기 복수의 홈의 각각의 내부에 간극이 없이 매립된 복수의 유전체를 구비하고, 상기 복수의 유전체 각각의 정상부는 평탄하고, 상기 복수의 유전체 각각의 상기 정상부의 높이는 서로 균일한 것을 특징으로 한다.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 7은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 8은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 9는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 10은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 11은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 12는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 13은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 14는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 15는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정의 설명도.

도 16은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정의 설명도.

도 17은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정의 설명도.

도 18은 본 발명의 제1 및 제2 실시 형태의 응용예에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 19는 본 발명의 제1 및 제2 실시 형태의 응용예에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 20은 본 발명의 제1 및 제2 실시 형태의 응용예에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 21은 본 발명의 제1 및 제2 실시 형태의 응용예에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.

도 22는 종래의 반도체 장치의 제조 공정을 나타내는 종단면도.

도 23은 종래의 반도체 장치의 제조 공정을 나타내는 종단면도.

도 24는 종래의 반도체 장치의 제조 공정을 나타내는 종단면도.

도 25는 종래의 반도체 장치의 제조 공정을 나타내는 종단면도.

도 26은 종래의 반도체 장치의 제조 공정을 나타내는 종단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판

2 : 하부 산화막(실시콘 산화막)

5 : 다결정 실리콘막

6, 16 : 하드 마스크(hard mask) 층

11 : 실리콘 산화막(매립 산화막)

15 : 다결정 실리콘막

20 : 소자 분리 영역

21 : 홈(트렌치 ; trench)

30 : 활성 영역

41 : 레지스트

42 : 제2 레지스트 부분

43 : 제3 레지스트 부분

80 : 소자 분리 영역

90 : 활성 영역

a : 얼라이먼트 마진

r : 최소 디자인 치수

(착안점)

상술의 HDP-CVD법과 같은 에칭과 성막을 동시에 행하는 성막법에 의해 퇴적된 막에 대해서, CMP법만을 이용해 평탄화를 도모하는 종래의 기술 ① 외에, 이런 막에 대해 에칭법과 CMP법을 조합시킨 평탄화 방법 ②가 있다. 이런 기술 ②로서는, 미국특허 제5498565호의 명세서에 개시되어 있다. 이 선행 기술 ②는 CMP법에 의한 연마 전에 사진 제판법과 에칭법을 이용해 미리 연마 대상면의 요철을 CMP법에 의한 연마 능력 범위 내까지 어느 정도의 평탄화 처리를 해 두는 것이다. 따라서, 이 선행 기술 ②은 CMP법의 연마 특성을 기본으로 하여 부분적으로 개량하고자하는 사상이다. 게다가, 이런 건식 에칭법과 CMP법을 조합시킨 방법은, HDP-CVD법 이외의 성막 방법, 예를 들어 종래의 감압 CVD법에 의해 형성되는 실리콘 산화막의 연마에 대해서도 이용되고 있는 기술이다(특개평3-148155호 공보(미국특허 제5,006,482) 참조).

이에 대해, 본 발명에 따른 반도체 장치의 제조 방법은, CMP를 이용하는 일 없이, 종래의 CMP법만에 의한 평탄화 기술 ① 및 에칭법과 CMP법을 조합시킨 상기 평탄화 기술 ②보다도 보다 평탄하고 또 보다 균일한 소자 분리 구조를 실현해야 해, 본원 발명자의 연구끝에 얻어지는 것이다. 즉, CMP법을 이용하지 않는다는 생각쪽을 출발점으로서, 그에 대신해야 하고, 보다 유리한 평탄화 기술을 구하여, 본원 발명자는 이하에 서술하는 방법을 도출하는데 이르럿다. 따라서, 이하에 서술하는 본 발명은, 상기 두 종래 기술 ① 및 ②는 그 기술 사상의 근본을 다르게 하는 것이다. 이 점에 있어서, 본 발명은 평탄화의 요망에 따르기 때문에 현재 이용되고 있는 CMP법을 이용한 기술의 흐름에, 한편 퇴행하는 바와 같이 보여지지만, 이하에 서술하는 제1 실시 형태 및 제2 실시 형태의 설명에 의해, 본 실시 형태에 따른 반도체의 제조 방법은, 상기 종래 기술 ① 및 종래 기술 ②의 어느 것과 비교해도 보다 저비용의 방법으로, 평탄 또 보다 균일한 소자 분리 구조를 얻을 수 있는 기술인 것이 명확질 것이다.

(제1 실시 형태)

도 1∼도 7에 도시하는 종단면도는, 제1 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 도면으로, 이들 도면을 이용해 이하에 본 제1 실시 형태에 따른 반도체 장치의 구조 및 그 제조 방법에 대해서 상세히 설명을 한다.

(제1 공정)

먼저, 예를 들어 실리콘을 모재(母材)로 하는, 반도체 기판(1)의 한쪽 표면(1S)상에, 예를 들어 열산화법에 의해 10∼50nm 정도의 막 두께의 실리콘 산화막(2 ; 이하, 「하부 산화막(2)」이라고도 함)을 형성하고, 이어서 그 실리콘 산화막(2)의 표면상에 50∼300nm 정도의 막 두께의 다결정 실리콘막(5)을 형성한다.

여기서, 하부 산화막(2)과 다결정 실리콘막(5)의 각각은 후술하는 건식 에칭에 대한 스토퍼막(하드 마스크)로서 기능하기 때문에, 이하의 설명에 있어서 하부 산화막(2)과 다결정 실리콘막(5)을 붙여 하나의 「하드 마스크층(6)」이라 부른다.

(제2 공정)

다음에, 사진 제판 패턴을 마스크로 하는 이방성 에칭에 의해, 도 1에 도시하는 바와 같이, 소자 분리 영역(20 ; 20A, 20C, 20E)으로 되는 영역의 다결정 실리콘막(5) 및 하부 산화막(2)을 개구하고, 반도체 기판(1)의 표면(1S)에서 그 내부로 향해 100∼500nm 정도 깊이의 홈(이하, 「트렌치」라고도 칭함 ; 21(21A, 21C, 21E))을 형성한다.

이로써, 도 1에 도시하는 바와 같이 반도체 기판(1) 내에 복수의 영역(20A, 20C, 20E)으로 이루어지는 소자 분리 영역(20)과, 복수의 영역(30B, 30D, 30F)으로 이루어지는 활성 영역(30)이 형성된다.

여기서, 소자 분리 영역(20) 및 활성 영역(30)은, 반도체 기판(1)의 표면(1S)상의 평면적인 영역 뿐만 아니라, 상기 표면(1S)에서 반도체 기판(1)의 두께 방향의 (3차원의) 영역을 포함하는 개념으로 한다. 따라서, 반도체 기판(1)은 소자 분리 영역(20) 및 활성 영역(30)의 두개의 영역으로 구획되게 되기 때문에, 이하의 설명에서는 소자 분리 영역(20) 이외의 영역과는 활성 영역을 의미한다.

또한, 소자 분리 영역(20) 및 활성 영역(30)에 대해서 특히 구별할 경우는, 도 1에 도시하는 바와 같이 소자 분리 영역(20A, 20C, 20E) 및 활성 영역(30B, 30D, 30F)과 같이 참조 부호 뒤에 알파벳을 붙인다. 또한, 소자 분리 영역(20) 내 및 활성 영역(30) 내의 구성 요소도, 그 구성 요소가 속하는 영역의 참조 부호 뒤에 붙인 알파벳을 그 구성 요소의 참조 부호의 뒤에 붙여, 그 구성 요소의 구별을 명확하게 한다. 도 2 이후에서도, 마찬가지로 표기한다.

(제3 공정)

다음에, 도 2에 도시하는 바와 같이, 예를 들어 HDP(High Density Plasma)-CVD(Chemical Vapor Deposition)법과 같은 에칭과 성막을 동시에 행하는 성막법에 의해, 다결정 실리콘막(5)의 표면상 및 트렌치(21) 내부에 실리콘 산화막(11)을 퇴적하고, 이로써 트렌치(21) 내부에 해당 실리콘 산화막(11 ; 매립 산화물(11A, 11C, 11E))을 매립한다. 즉, 트렌치(21) 내부에 해당 실리콘 산화막(11B, 11D, 11E)을 다결정 실리콘(5) 표면의 높이까지 충전한다. 이 때, 다결정 실리콘막(5)상에 형성되는 실리콘 산화막(11)의 두께의 최대치는, 다결정 실리콘막(5)의 막 두께와 실리콘 산화막(2)의 막 두께와 트렌치(21)의 반도체 기판(1) 표면(1S)로부터의 깊이(높이)와의 합계(160∼850nm 정도)에 상당한다. 또, 이하 실리콘 산화막(11)의 성막에는 HDP-CVD법을 이용한 경우를 예로서 설명한다.

또, 트렌치(21) 내부에 매립된 실리콘 산화막(11)을, 이하 특히 「매립 산화물(11)」이라고도 칭한다.

이런 매립(실리콘) 산화물(11)은 소자 분리의 기능, 즉 인접하는 활성 영역 내의 각각에 형성된 소자간의 전기적인 간섭을 없게 하는 기능을 한다. 이런 기능에서 충족하면, 트렌치(21) 내부에는 유전체를 매립하면 좋고, 실리콘 산화막 이외에도, 예를 들어 HDP-CVD법에 의해 형성되는 실리콘 옥시나이트라이드(SiON)막이나 질화 실리콘막 등의 유전체이어도 된다.

여기서, 에칭과 성막을 동시에 행하는 성막법의 일례인 HDP-CVD법에 대해서 간단히 설명한다. 이 성막 방법은, 고밀도 플라즈마를 이용함으로써 성막과 에칭을 동시에 행하는 성막 방법이다. 이 HDP-CVD법에 의하면, 고애스펙트비의 트렌치에 대해서, 간극(시임)이 생기는 일없이 실리콘 산화물을 매립할 수 있다는 특징은 기술한 바와 같다. HDP-CVD법에 대해서 더 상세한 설명은, 예를 들어 Solid State Technology(April 1996)의 63항∼73항에서 볼 수 있다.

(제4 공정)

다음에, 도 3에 도시하는 바와 같이 실리콘 산화막(11)의 표면 전면에 레지스트(41S)를 형성하고, 이어서 사진 제판법에 의해 레지스트(41S)를 패터닝하며, 도 4에 도시하는 바와 같이 홈형 소자 분리 영역으로 되는 모든 매립 산화막(11 ; 11A, 11C, 11E) 표면상에만 레지스트(41 ; 41A, 41C, 41E)를 형성한다.

(제5 공정)

다음에, 도 4의 레지스트(41)를 마스크로서, 예를 들어 CF₄가스를 이용하는 건식 에칭법에 의해 레지스트(41)가 형성되어있지 않은 영역상의 모든 실리콘 산화막(11)을 제거한다(도 5 참조). 이 때, 다결정 실리콘막(5)은 실리콘 산화막(11)에 대한 에칭 선택비가 충분히 높기 때문에, 그 자신은 거의 에칭되지 않는다. 이와 같이, 다결정 실리콘막(5)은, 실리콘 산화막(11)의 건식 에칭에서의 하드 마스크(스토퍼막)로서 기능하고 있고, 다결정 실리콘(5)은 실리콘 산화막(11)의 건식 에칭에 대해 에칭되기 어렵고, 상기 하드 마스크층(6) 내의 적어도 한층을 이루고 있다. 또, 다결정 실리콘막(5) 이외의 비단결정 실리콘막, 예를 들어 아모르퍼스·실리콘막을 이용해도 된다.

(제6 공정)

다음에, 도 5의 레지스트(41)를 모두 제거한 후, 예를 들어 Cl₂가스를 이용하는 건식 에칭법에 의해 다결정 실리콘막(5)만을 제거한다(도 6 참조). 이 때, 상기 제5 공정과는 역으로, 실리콘 산화막(2), 따라서 하부 산화막(2)이 다결정 실리콘(5)의 건식 에칭시의 하드 마스크(스토퍼막)로서 기능한다.

이와 같이, 다결정 실리콘(5) 및 하부 산화막(2)은, 각각 제5 공정 및 제6 공정에서의 건식 에칭의 하드 마스크(스토퍼막)로서 기능하고 있다. 이상의 것 때문에, 제1 공정은, 활성 영역(30(도 1 참조))상의 실리콘 산화막(11)의 선택적 제거에 하드 마스크로서 기능하는 층을 포함하는, 하드 마스크층(6)의 형성 공정이라고 생각할 수 있다.

또한, 도 6에 도시하는 하부 산화막인 실리콘 산화막(2)을, 불산을 이용하는 습식 에칭에 의해 제거함으로써, 도 7에 도시하는 바와 같이 실리콘 산화막(11)으로 이루어지는 문설주 형태의 소자 분리 유전체(ceneate device isolation dielectric)가 트렌치(21)의 내부에 형성된다. 또, 이하, 매립 산화막(11)을 「문설주형 소자 분리 유전체(11)」라고도 부른다.

이상의 공정에 의해 얻어지는 소자 분리 구조를 갖는 반도체 장치는, 실리콘 산화막(11)으로 이루어지는 소자 분리 유전체의 정상부 및 반도체 기판(1)의 한쪽 표면(1S)은 각각 종래의 CMP법에 의해 평탄화되는 소자 분리 유전체 및 반도체 표면과 비교하여 양호한 평탄성을 갖고 있다. 또한, 반도체 기판 내의 복수의 소자 분리 유전체에 대해서, 반도체 기판(1)의 상기 표면(1S)에서 소자 분리 유전체(실리콘 산화막(11))의 정상부까지의 높이는 종래의 CMP법에 의해 평탄화되는 소자 분리와 비교하여 보다 균일하다.

(제1 실시 형태의 효과)

이상과 같이, 본 제1 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 소자 분리 영역(20) 내의 실리콘 산화막(11)의 표면 위를 레지스트(41)로 피복한 상태로 활성 영역(30) 내에서 노출한, 실리콘 산화막(11)만을 건식 에칭함과 동시에, 그 건식 에칭시에 다결정 실리콘막(5)이 스토퍼막으로서 기능하기 때문에, 종래의 CMP법에 의한 실리콘 산화막(111 ; 도 2 참조)의 연마에 있어서 도 24에 도시하는 바와 같이, 스토퍼막(도 24에서의 실리콘 질화막(103))전부까지도 연마되어 버리는 것과 같은 사태는 발생하지 않는다. 따라서, ① 다결정 실리콘막(5)이 소실하면서, 반도체 기판(1)의 일부가 에칭되는 것과 같은 사태를 발생시키는 일 없이 필요 충분한 양의 실리콘 산화막(11)의 에칭이 가능하게 된다.

한편, HDP-CVD법과 같은 에칭과 성막을 동시에 행하는 성막법의 성막 특성으로부터, 소자 분리 영역(20) 내의 트렌치(21)의 폭에 의존하는 일 없이, 또 간극(시임)이 생기는 일 없이 트렌치(21) 내부에 같은 막 두께의 거의 평탄한 실리콘 산화물(11)을 매립할 수 있기 때문에, 트렌치(21) 내부에 형성되는 매립 산화물(11)의 막 두께는 활성 영역(30) 및 소자 분리 영역(20)으로 이루어지는 반도체 기판(1)의 표면(1S)상에 형성되는 (평면적)패턴에 모두 의존하지 않는다. 따라서, 도 7에 도시하는 바와 같이, 반도체 기판(1) 내에 매립된 매립 산화물(11)의 높이(반도체 기판(1)의 표면(1S)에서 매립 산화물(11)의 정상부(최상면)까지의 거리, 또는 트렌치(21)의 저부에서 매립 산화물(11)의 정상부(최상면)까지의 거리)의 분포는 종래의 CMP법을 이용하는 연마에 의해 매립 산화물(111 ; 도 26 참조)과 비교하여 충분히 작기 때문에 ② 소자 분리 영역(20)의 평탄성은 양호하다.

더하여, 활성 영역(30) 및 소자 분리 영역(20)의 평탄화 공정에 CMP법을 이용하지 않기 때문에, CMP법에 기인하여 생겼던 기술의 문제점은 생기지 않는다. 따라서, ③ 활성 영역(30) 내의 반도체 기판(1)의 표면(1S)의 평탄성도 매우 양호하다.

상기 ② 및 ③의 효과에 의해, 활성 영역(30) 내의 반도체 기판(1)의 표면(1S)상 또는 소자 분리 유전체인 매립 산화물(11) 위에 형성되는 층간 절연막이나 전극 배선층 등의 평탄성도 양호하게 되기 때문에, 본 제1 실시 형태에 따른반도체 장치의 제조 방법은 다층화 배선 구조를 갖는 반도체 장치의 제조에 적당하다고 말할 수 있다.

이상과 같이, CMP법이 갖는 평탄화의 불균일성이나 불안정성이라는 문제점을 회피할 수 있기 때문에, ④ 상기 반도체 장치의 수율이 한층 향상이 가능하게 된다. 더욱이, ⑤고가인 CMP법을 이용할 필요가 없기 때문에, 공정 비용의 저감화가 가능하게 된다. 또, ⑥ 에칭법과 CMP법을 조합시킨 방법에 의해 상기 실리콘 산화막(11)의 평탄화를 도모하는 선행 기술(미국 특허 제5498565호)과 비교하여 CMP법을 이용하지 않기 때문에 공정이 단순하게 되고, 공정 관리 비용의 삭감이 가능하다.

이상의 효과 ①∼⑥에 의해, 본 제1 실시 형태에 따른 반도체 장치의 제조 방법은, 그 동작이 안정한 초미세화·고집적화된 반도체 장치를 저비용으로 실현할 수 있는 제조 방법이다.

(제2 실시 형태)

이하에 서술하는 제2 실시 형태에 따른 반도체 장치의 제조 방법은, 기본적으로는, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지의 생각쪽에 기초한 것이지만, 본 제2 실시 형태에 따른 제조 방법은, 후술하는 바와 같이 레지스트의 사진 제판 공정에서의 위치 맞춤 정밀도에 따른 제조 방법인 점에서 보다 바람직한 형태이다.

이하, 도 8∼도 14에 도시하는 제조 공정의 종단면도를 이용해, 본 제2 실시 형태에 따른 반도체 장치의 구조 및 그 제조 방법에 대해서 제1 실시 형태에 따른제조 방법과의 상이점을 중심으로 설명한다. 또, 제1 실시 형태에 따른 구성 요소와 동일 요소에는 동일 참조 부호를 붙이고 있다.

또한, 제1 실시 형태와 마찬가지로, 도 8에 도시하는 소자 분리 영역(20) 및 활성 영역(30)에 대해서 소자 분리 영역(20A, 20C, 20E) 및 활성 영역(30B, 30D, 30F)과 같이 표기한다. 한편, 소자 분리 영역(20) 내 및 활성 영역(30) 내의 구성 요소에 대해서도 마찬가지의 표기 방법을 이용하고, 이 점은 도 9 이후에 있어서도 마찬가지이다.

(제1 공정)

먼저, 예를 들어 실리콘을 모재로 하는 반도체 기판(1)의 한쪽 표면(1S)상에, 예를 들어 열산화법에 의해 10∼50nm 정도 막 두께의 실리콘 산화막(2 ; 이하, 하부 산화막(2)이라고 함)을 형성하고, 이어서 이 실리콘 산화막(2)의 표면상에 소정의값보다도 큰 막 두께의 다결정 실리콘막(15)을 형성한다. 여기서, 소정의 값으로는, 「당해 반도체 장치의 얼라이먼트 마진(생각하면 얼라이먼트 오차의 최대값에 상당하는 양. 이하, 그 값을 a로 한다)의 2배의 값(2a)」와 「얼라이먼트 마진(a)과 최소 디자인 치수(이하, 그 값을 r로 함)의 2분의 1과의 합계의 값(a+r/2) 중 어느 큰 쪽의 값에 상당하는 막이다. 다결정 실리콘막(5)의 막 두께를 상기와 같이 규정하는 이유 및 그 효과는 후술한다.

(제2 공정)

다음에, 사진 제판 패턴을 마스크로 하는 이방성 에칭에 의해, 도 8에 도시하는 바와 같이, 소자 분리 영역(20)으로 되는 영역의 다결정 실리콘막(15) 및 하부 산화막(2)을 개구하고, 반도체 기판(1)의 표면(1S)에서 그 내부로 향해 100∼500nm 정도 깊이의 홈(이하, 「트렌치」라고도 칭함 ; 21)을 형성한다.

또, 제1 실시 형태 또는 제2 실시 형태의 반도체 장치의 제조 방법에 있어서, 상기 트렌치를 형성하기 위한 이방성 에칭에 대한 마스크는 다결정 실리콘(5, 15)의 표면상에 열산화법 또는 CVD법에 의해 형성하는 실리콘 산화막을 이용해도 좋다. 단, 이런 경우에는, 이하의 점에 유의한다. 먼저, 마스크로서 이용하는 상기 실리콘 산화막의 패터닝을 위해, 더욱 사진 제판법을 이용하지 않으면 않되는 점이다. 다음에, 본 제2 실시 형태에 따른 반도체 장치의 제조 방법에 있어서, 상기 실리콘 산화막은 HDP-CVD법으로 형성하는 실리콘 산화막(11F ; 도 9 참조)과 일체로 되고, 후술의 습식 에칭 공정으로 일체의 실리콘 산화막으로서 제거한다. 이 때, 돌기부(도 11에서의 돌기부(11T)에 상당)의 형상이 후술하는 돌기부(11T0의 형성과 다르기 때문에, 후술하는 습식 에칭 공정의 에칭량의 규정에 변경을 가하지 않으면 않되는 점이다.

(제3 공정)

다음에, 도 9에 도시하는 바와 같이, 예를 들어 HDP-CVD법에 의해, 다결정 실리콘막(15)의 표면상 및 트렌치(21) 내부에 실리콘 산화막(11)을 퇴적하고, 해당 실리콘 산화막(11 ; 매립 산화물 11A, 11C, 11E)을 매립한다. 즉, 트렌치 내부에 실리콘 산화막(11)을 다결정 실리콘막(15)의 표면의 높이까지 충전한다. 이 때, 다결정 실리콘막(15)상에 형성되는 실리콘 산화막(11B, 11D, 11E)의 막 두께의 최대값은 HDP-CVD법의 성막 특성에서 다결정 실리콘막(15)의 막 두께와 실리콘 산화막(2)의 막 두께와 트렌치(21)의 반도체 기판(1)의 표면(1S)으로부터의 깊이(높이)와의 합계에 상당한다. 또, 이하, 실리콘 산화막(11)의 성막에 HDP-CVD법을 이용한 경우를 예로서 설명한다.

(제4 공정)

다음에, 실리콘 산화막(11)의 표면 전면에 맞춰 레지스트(41S ; 도 3 참조)를 형성하고, 이어서 사진 제판법에 의해 레지스트(41S)를 패터닝하며, 도 10에 도시하는 소정의 레지스트(41)를 형성한다. 여기서, 소정 형상의 레지스트(41)는, 도 10에 도시하는 바와 같이 얼라이먼트 마진(a)에 상당하는 거리로 주어지는 범위 안만 소자 분리 영역(20)의 가장자리부에서 활성 영역(30)측으로 늘어난 형상으로서 패턴 형성한다. 이하, 레지스트(41) 중 소자 분리 영역(20)의 단부에서 활성 영역(30)측으로 늘어난 부분을 특히 구별할 필요가 있을 경우에는 「제2 레지스트 부분(42)」(도 10 참조)이라고 한다.

다만, 미세한 활성 영역(30), 예를 들어 도 10의 활성 영역(30B)에 있어서 활성 영역(30B)에 인접하는 소자 분리 영역(20A, 20C)의 단부에서 활성 영역(30B)측으로 늘어남으로써, 활성 영역(30B)상에 제2 레지스트 부분(42)이 존재하게 된 결과, 활성 영역(30B) 내에 남은 영역의 폭(t)이 반도체 장치의 최소 디자인 치수(r) 이하로 된 경우는, 도 10에 도시하는 바와 같이, 활성 영역(30B)상의 전면에 레지스트(41)를 형성한다. 이 때, 활성 영역(30B)상에 제2 레지스트 부분(42)이 존재하게 된 결과, 활성 영역(30B) 내의 남은 영역의 폭(t)이 최소 디자인 치수(r) 이하로 된 부분을, 특히 구별할 필요가 있을 경우에는 「제3 레지스트 부분(43)」(도 10 참조)이라고 부르는 것으로 한다. 상기 제2 및 제3 레지스트 부분의 형성 이유 및 그 효과에 대해서는 뒤에 상술한다.

(제5 공정)

다음에, 도 10의 레지스트(41)를 마스크로 하여, 예를 들어 CF₄가스를 이용하는 건식 에칭법에 의해, 도 11에 도시하는 바와 같이, 실리콘 산화막(11) 중 레지스트(41)로 덮이지 않은 부분의 실리콘 산화막(11)을 제거하고, 다결정 실리콘막(15)의 표면을 노출시킨다. 이 때, 다결정 실리콘막(15) 자신은, 거의 에칭되지 않기 때문에 제1 실시 형태와 마찬가지로, 실리콘 산화막(11)의 건식 에칭에서의 하드 마스크(스토퍼막)로서 기능하고, 다결정 실리콘(15)은 실리콘 산화막(11)의 건식 에칭에 대해 에칭되기 어려워, 상기 하드 마스크층(16) 내의 하나의 층을 이루고 있다.

(제6 공정)

다음에, 도 11의 레지스트(41)를 제거한 후, 도 12에 도시하는 바와 같이 불산에 의한 습식 에칭법에 의해, 실리콘 산화막(11B) 및 다결정 실리콘막(15)상의 단부에 잔유하는 실리콘 산화막(11)으로 이루어지는 돌기부(11T)를 제거한다. 이 때의 에칭량은, 후술하는 바와 같이 반도체 장치의 얼라이먼트 마진(a)의 2배의 값(2a) 또는 얼라이먼트 마진(a)과 최소 디자인 치수(r)의 2분의 1과의 합계의 값 (a+r/2) 중 어느 큰 쪽에 상당하는 막 두께의 실리콘 산화막이 충분히 제거될 수 있도록 설정한다.

그 후, 도 13에 도시하는 바와 같이, 예를 들어 Cl₂가스를 이용하는 건식 에칭법에 의해 다결정 실리콘막(15)을 제거한다. 이 때, 하부 산화막(2)이 다결정 실리콘(15)의 건식 에칭시의 하드 마스크(스토퍼막)로서 기능하는 점은, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 마찬가지로, 상술의 본 제1 실시 형태에서의 제1 공정은, 활성 영역(30)상의 실리콘 산화막(11)의 선택적 제거에 하드 마스크로서 기능하는 층을 포함하는, 하드 마스크층(16)의 형성 공정이라고 할 수 있다.

또한, 도 13에 도시하는 바와 같이 하부 산화막(2)을, 불산을 이용하는 습식 에칭에 의해 제거하여 실리콘 산화물(11)의 문설주형 소자 분리 유전체를 트렌치(21) 내부에 형성한다.

(제2 실시 형태의 본질)

여기서, 도 15∼도 17을 이용해, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 대해서 상세한 설명을 더하는 것으로 한다.

먼저, HDP-CVD법에 의해 실리콘 산화막을 퇴적하면, 예를 들어 도 9에 도시하는 바와 같이 다결정 실리콘(15)의 표면상(즉, 도 8에 도시하는 활성 영역(30)상)의 실리콘 산화막(11)의 단면 형상은, 기술한 바와 같이, 삼각형으로 된다. 이 돌기부(11B, 11D)의 단면에서의 사변은 활성 영역 가장자리, 즉 하드 마스크층(16)의 표면(즉, 다결정 실리콘(15)의 표면) 단부보다 반도체 기판(1)의 표면(1S)에 대해 약 45。의 경사각을 갖는다. 이 돌기부(11B, 11D)를 모식적으로 나타낸 도 15에 있어서, 활성 영역을 x로 하면, 그 높이는 x/2로 된다. 또, 활성 영역폭이 성막되는 실리콘 산화막(11)의 막 두께의 2배보다 클 경우에는, 예를 들어, 도 9의 실리콘 산화막(11F)과 같이, 돌기부의 단면 형상은 사다리꼴 형상으로 된다.

다음에, 도 16은 제2 실시 형태에 따른 제5 공정 후의 반도체 장치를 나타내는 종단면도이고, 제2 실시 형태에 따른 제5 공정의 설명도인 도 11과는 다결정 실리콘(15)의 폭(요컨대, 활성 영역의 폭)이 상이하다. 도 16에 있어서는, 활성 영역(30D)의 폭은 얼라이먼트 마진(a)의 2배(2a)와 최소 디자인 치수(r)와의 합계 (2a+r), 활성 영역(30F)의 폭은 상기 (2a+r) 이상이다.

이 때, 활성 영역(30)상에 형성되는 실리콘 산화막의 돌기부(11B, 11D)의 높이는 각각 r/2, (a+r/2)이다. 따라서, 이런 돌기부(11) 중, 최대의 높이를 갖는 돌기부(11D)는 그 폭이 얼라이먼트 마진의 2배(2a)와 최소 디자인 치수(r)의 합계 (2a+r)에 상당하는 활성 영역(30D)상에 존재하게 된다.

이 때, 상술의 제4 공정에 따라서, 도 16에 도시하는 바와 같이, 이런 활성 영역(30B 및 30D) 위 전면을 피복하도록, 제2 및 제3 레지스트 부분(42, 43)으로 이루어지는 레지스트(41)를 형성하기 때문에, 돌기부(11B, 11D)가 제5 공정에서의 건식 에칭에 의해 제거되는 것은 아니다.

한편, (2a+r) 이상의 폭을 갖는 활성 영역(30) 위, 예를 들어 도 16의 활성 영역(30F)상의 실리콘 산화막(11F ; 도 9 참조)은, 상기 제5 공정에서의 건식 에칭에 의해 제거되기 때문에, 도 16에 도시하는 단계에서는, 노출하고 있는 다결정 실리콘(15F)의 표면에는, 실리콘 산화막의 돌기부는 존재하지 않는다. 그러나, 다결정 실리콘막(15F)의 표면상의 단부(각 주변에서 폭(a)으로 주어지는 영역)에는, 제2 레지스트 부분(42)에 의해 마스크된 돌기부(11T ; 높이(a))가 남는다.

이와 같이, 도 16에 도시하는 레지스트(41)를 마스크로 했을 경우는, 건식 에칭 후에 남는 돌기부 중, 최대의 높이를 갖는 돌기부는 활성 영역(30D(폭 : 2a+r))상에 형성되는 돌기부(11D(높이 : a+r/2))이다. 따라서, 제6 공정에 있어서, 레지스트(41)를 제거한 후의 습식 에칭에서는, 이 돌기부(11D)를 제거할 수 있도록 에칭 시간 등의 프로세스 파라메터를 설정하면 된다.

다음에, 도 17에 도시하는 바와 같이 사진 제판 공정(제4 공정)에 있어서, 얼라이먼트가 최대량(얼라이먼트 마진(a)) 벗어난 경우를 생각한다. 또, 도 17에서는, 레지스트(41)의 패터닝이 도 16에 도시하는 경우에 대해서 지면을 향해 우측으로 벗어난 경우를 나타내고 있다.

이럴 경우, 도 16의 경우와 마찬가지로, 양 돌기부(11B(높이 : r/2), 11D(높이 : a+r/2))는 상기의 제5 공정에서는 에칭되지 않는다. 이에 대해, 다결정 실리콘막(15F)상의 실리콘 산화막(11F(도 9 참조)) 중, 다결정 실리콘막(15F)의 표면상에 있어서, 소자 분리 영역(20E)측의 (폭 2a로 주어지는) 단부의 실리콘 산화막은 제2 레지스트 부분(42)에서 피복되어 있기 때문에, 에칭되지 않고, 돌기부(11T(높이 : 2a))로서 남는다.

이런 경우에는, 돌기부(11D(높이 : a+r/2))와 돌기부(11T(높이 : 2a)) 중 어느 높은 쪽의 돌기부를 제거할 수 있도록 제6 공정에서의 불산에 의한 습식 에칭의 에칭·파라메터(에칭 시간 등)를 설정한다.

또, HDP-CVD법에 있어서, 돌기부 경사부의 경사 45。와는 다르도록 성장 조건을 이용할 경우에도 마찬가지의 기하학적 고찰에 의해 습식 에칭·파라메터를 설정하면 된다.

한편, 제6 공정에서의 2회의 불산에 의한 습식 에칭에 의해 소자 분리 유전체인 매립 산화물(11)의 정상부도 에칭되기 때문에, 이들 2개의 에칭 공정 후에 있어서도 매립 산화물(11)의 정상부가 반도체 기판(1)의 표면(1S)보다도 높은 위치로 되도록 설정할 필요가 있다. 이 때문에, 본 제2 실시 형태에 따른 반도체 장치의 제조 방법의 제1 공정에서는, 도 8에 도시하는 다결정 실리콘막(15)의 막 두께를, 상기 제6 공정중의 1회째의 에칭량 이상으로, 즉 최대 돌기부의 높이 이상의 값으로 설정한다. 단, 다결정 실리콘막(15)의 막 두께를 최대 돌기부의 높이 이상의 값으로 설정했을 경우에는, 트렌치(21)의 애스펙트비가 높게 되고, 실리콘 산화막(11)의 성막에 주의할 필요가 있기 때문에, 상기 다결정 실리콘막(15)의 막 두께는 최대 돌기부의 높이에 상당하는 값으로 하는 것이 좋다.

또, 예를 들어 도 16에 도시하는 레지스트(41) 대신, 제2 레지스트 부분(42)을 갖고, 제3 레지스트 부분(43)이 없는 레지스트를 마스크로 하여, 실리콘 산화막(11)을 건식 에칭법에 의해 제거할 경우에는, 상기 다결정 실리콘막(15)의 막 두께는 얼라이먼트 마진(a)의 2배(2a) 이상이면 된다(단, 상기 다결정 실리콘막(15)의 막 두께를 얼라이먼트 마진(a)의 2배(2a)로 하는 것이 가장 좋다.).

(제2 실시 형태의 효과)

이상과 같이, 본 제2 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지의 효과 ①∼⑥을 얻음과 동시에, 이하와 같은 현저한 효과가 얻어진다.

(i) 먼저, 본 제2 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 레지스트(41)가 제2 레지스트 부분(42)을 갖기 때문에, 도 17에 도시하는 바와 같이, 예를 들어 얼라이먼트의 오차가 생겨도 이런 오차 최대치는 a이기 때문에 매립 산화물(11)은 항상 레지스트(41)에 의해 피복된다. 이 때문에, 매립 산화물(11)은 제5 공정에서의 건식 에칭에 의해 제거되는 일은 없다. 따라서, 매립 산화물(11)의 정상부의 평탄성이 확보되고, 또 그 높이가 반도체 기판(1)의 전면에서 균일하게 되는 소자 분리 유전체를 이루는 실리콘 산화물(11)이 얻어진다는 효과가 생긴다.

또, 제2 레지스트 부분(42)의 폭은, 얼라이먼트 마진의 값 a로 하고 있지만, 이런 폭이 a보다 작을 경우에는 상기 (i)의 효과가 얻어지지 않는 것은 명확하다. 또한, 상기 폭이 a보다 클 경우에는, 상기 (i)의 효과는 얻어지지만, 도 17에서의 돌기부(11T)의 높이가 보다 높게 되어 버린다. 이로써, 상기 돌기부(11T)가 가장 높은 돌기부로 될 경우에는, 습식 에칭에 의한 실리콘 산화물(11)의 에칭량을 , 보다 증가시킴에도 불구하고, 이런 증가에 의한 매립 산화물(11)의 정상부가 설정값 이상으로 에칭되는 상태로 된다. 이것을 회피하기 위해, 다결정 실리콘막(15)의 막 두께를 증가하면 트렌치(21)의 애스펙트비가 보다 크게 된다. 이상의 것 때문에, 제2 레지스트 부분(42)의 폭을 얼라이먼트 마진의 값 a로 하는 것이 좋다.

(ii) 또한, 레지스트(42)가 제2 및 제3 레지스트 부분을 가질 경우에 있어서도 실리콘 산화막(11)을 건식 에칭에 의해 제거한 후에 남은 돌기부(예를 들어, 도 17에서의 돌기부(11B, 11D, 11T)의 높이는 디바이스의 얼라이먼트 마진 a의 2배(2a) 또는 얼라이먼트 마진 a와 최소 디자인 치수(r)의 2분의 1과의 합계 (a+r/2)의 어느 것을 넘지 않기 때문에, 상술의 습식 에칭에 대한 에칭 파라메터의 규정에 의해 이들 모든 돌기부는 제거되고, 후 공정에는 잔류하지 않는다.

(iii) 한편, 도 8의 다결정 실리콘막(15)의 막 두께를, 반도체 장치의 얼라이먼트 마진(a)의 2배(2a) 또는 얼라이먼트 마진(a)과 최소 디자인 치수(r)의 2분의 1과의 합계 (a+r/2) 중 어느 큰 쪽 이상으로 설정하고 있기 때문에, 상기 돌기부의 제거시 및 하부 산화막(2)의 제거시의 불산에 의한 습식 에칭 후도 소자 분리 유전체인 매립 산화물(11)의 정상부가 반도체 기판(1)의 표면(1S)의 높이보다도 낮게 되는 일은 없고, 상기 (i)와 마찬가지의 효과를 얻을 수 있다.

(iv) 더욱이, 본 제2 실시 형태에 따른 제조 방법에 의하면, 미세한 활성 영역에 있어서 활성 영역(30)상에 제2 레지스트 부분(42)이 존재하기 때문에, 활성 영역(30) 내의 남는 영역의 폭이 최소 디자인 치수 이하로 되는 부분에 대해서, 전면에 레지스트(41)가 형성된다. 이 때문에, 최소 디자인 치수 이하의 패턴이 생기는 일은 없고, 본 제2 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 디자인 룰을 축소할 필요는 없다. 따라서, 본 제2 실시 형태에 따른 반도체 장치의 제조 방법은 간단한 방법에 의해 상기 (i)의 효과를 얻을 수 있다.

(제1 및 제2 실시 형태의 응용예)

도 18∼도 21은 상술의 제1 실시 형태 또는 제2 실시 형태에 따른 반도체 장치의 제조 방법 내의 어느 한쪽의 제조 방법을 이용해 형성된 소자 분리 영역으로 분리되는 활성 영역상에, 예를 들어 DRAM 메모리 셀을 제조할 때의 공정을 나타내는 종단면이다. 이하에서는, 도 18∼도 21에 따라, DRAM 메모리 셀의 제조 공정의 상세한 설명을 함으로써, 본 제조 공정에 의해 얻어지는 홈형 소자 분리 구조가 반도체 장치에 가져오는 이점을 나타낸다.

먼저, 상술의 제1 실시 형태 또는 제2 실시 형태에 따른 반도체 장치의 제조 방법의 어느 제조 방법을 이용해, 도 18에 도시하는 바와 같이, p형 실리콘 기판(1) 내부에 문설주형 소자 분리 유전체(11)를 형성함으로써, 실리콘 기판(1) 내에 소자 분리 영역(80) 및 활성 영역(90)을 형성한다.

그 후, 도 18에 도시하는 바와 같이, p형 웰(도시하지 않음)을 형성하고, 실리콘 기판(1)의 활성 영역(90) 내의 표면상에, 열산화법에 의해 100옴스트롱 정도 막 두께의 게이트 산화막으로 되는 실리콘 산화막을 성막한다. 이어서, 상기 실리콘 산화막의 표면상에, CVD법에 의해 게이트 전극재인 1000옴스트롱 정도 막 두께의 다결정 실리콘막을 성막한다.

다음에, 사진 제판법에 의해 소정 영역에 형성된 레지스트(도시하지 않음)를 마스크로서 이용해 이방성 에칭에 의해 다결정 실리콘막을 패터닝하고, 도 18에 도시하는 바와 같이 다결정 실리콘막의 게이트 전극(62), 게이트 산화막의 게이트 산화막(60)이 형성된다. 그 후, 상기 레지스트를 제거한다.

다음에, 홈형 소자 분리(51)와, 게이트 전극(62) 및 게이트 산화막(60)을 마스크로 하여 As를 50keV, 5×10¹³/cm²의 조건으로 이온 주입하고, 도 18에 도시하는 바와 같이 소스 영역 또는 드레인 영역의 n형 층(61)을 형성한다.

다음에, CVD법에 의해 실리콘 기판(1)의 전표면을 덮도록, 1000옴스트롱 정도의 실리콘 산화막(도시하지 않음)을 퇴적한다. 그리고, 도 18에 도시하는 바와 같이, 상기 실리콘 산화막을 이방성 에칭하여 사이드웰 절연막(63)을 형성한다.

그 후, CVD법에 의해 층간 절연막(71)으로서, 실리콘 산화막을 실리콘 기판(1)상의 전면에, 7000옴스트롱 정도 퇴적한다. 또한, 비트선 콘택트홀을 소정 위치에 개구하고, 비트선 배선으로 되는 불순물을 함유한 1000옴스트롱 정도 다결정 실리콘과, 1000옴스트롱 정도 막 두께의 텅스텐 실리사이드(WSi)를, 비트선 콘택트홀 내부 및 층간 절연막상 전면에 퇴적한다. 다음에, 도 19에 도시하는 바와 같이 상기 다결정 실리콘 및 상기 텅스텐 실리사이드(SWi)를 패터닝하여 소정의 영역에만 비트선 배선(72)을 형성한다.

다음에, CVD법에 의해 상기 층간 절연막(71) 및 상기 배선(72)의 전면을 피복하도록, 층간 절연막인 7000옴스트롱 정도의 실리콘 산화막을 다시 퇴적한다. 실리콘 산화막은 실리콘 산화막(71)과 일체로 되고, 층간 절연막(91)을 형성한다. 그리고, 상기 층간 절연막(91) 내의 소정 위치에 저장 노드 콘택트 홀을 개구하고, 이어서 8000옴스트롱 정도의 불순물을 함유한 다결정 실리콘(캐패시터 하부 전극 재료)을, 층간 절연막(91) 상부 및 저장 노드 콘택트 홀 내부 전면에 퇴적한다. 다결정 실리콘을 패터닝함으로써, 도 20에 도시하는 바와 같이, 소정 영역에만 저장 노드(81)를 형성한다.

다음에, 도 21에 도시하는 바와 같이 CVD법에 의해 층간 절연막(91) 상부 및 저장 노드(81) 상부 전면을 덮도록 캐패시터 유전체로 되는 실리콘 옥시나이트라이드(SiON)막(82)을 70옴스트롱 정도 퇴적한다. 이어서, 도 21에 도시하는 바와 같이 CVD법에 의해 캐패시터 상부 전극으로 되는 불순물을 함유한 다결정 실리콘을 500옴스트롱 정도 퇴적한다. 해당 다결정 실리콘을 패터닝함으로써, 소정 영역에만 셀 플레이트(83)를 형성한다.

이상의 공정에 의해, DRAM 디바이스의 셀부가 완성한다. 그 후, DRAM 디바이스는, 배선에 의해 주변 회로와 접속되지만, 본 응용예에 있어서는 본질적인 공정은 아니기 때문에, 그 설명을 생략한다.

이상과 같은 공정에 의해 제조되는 DRAM 디바이스는 다음의 이점을 갖는다. 즉, 상술의 제1 실시 형태 또는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 이용해 문설주형 소자 분리 유전체(51)가 제조되고 있기 때문에, 기둥형 소자 분리 유전체(51)는 트렌치 내부에 간극(시임)이 존재하지 않고, 또한 그 정상부가 양호한 평탄도와, 기판(1)의 표면 내에 있어서 균일한 높이를 갖는다. 한편, 활성 영역(90) 내에서의 실리콘 기판(1)의 표면도 평탄성이 높다. 따라서, 각 활성 영역 사이의 전기적인 간섭이 발생하지 않고, 각각의 소자가 독립하여 동작하기 때문에, DRAM 디바이스는 대단히 안정한 동작을 실현할 수 있는 디바이스이다.

또, DRAM 디바이스에서는, 상술의 제1 실시 형태 또는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 이용해 제조되고 있기 때문에, CMP법 또는 건식 에칭법과 CMP법을 조합시킨 방법을 이용해 형성되는, 종래의 트렌치(홈형) 분리를 이용하여 형성되는 DRAM 디바이스와 비교하여 보다 저비용이며 보다 높은 수율로 DRAM 디바이스를 제조할 수 있다는 이점이 있다. 특히, 건식 에칭법과 CMP법을 조합시킨 종래 방법을 이용하는 것보다 본 공정의 쪽이 단순하고 또 간단하기 때문에, DRAM 디바이스의 한층 저가격화를 실현할 수 있다.

제1 발명에 의하면, 소자 분리 영역이 유전체로 이루어지는 홈형 소자 분리를 갖는 반도체 장치의 제조가 가능하게 되기 때문에, 초미세화 또 고집적화된 반도체 장치의 동작시에 있어서, 각 활성 영역 사이의 전기적인 간섭이 없고, 안정한 동작을 실현할 수 있는 반도체 장치를 제조할 수 있다는 효과를 갖는다.

게다가, 제1 발명에 의하면, 상기 유전체는 에칭과 성막을 동시에 행하는 성막법으로 형성되기 때문에, 홈의 개구폭에 의존하는 일 없이 같은 막 두께의 유전체를 모든 홈 내부에서 거의 평탄하게 매립하는 것이 가능하게 되며, 게다가 그 개구폭이 작은 홈이어도 간극(시임)이 생기는 일 없이 유전체를 그 홈의 내부에 매립하는 것이 가능하다.

또, 제1 발명에 의하면, 사진 제판 기술을 이용해 하드 마스크 층의 표면상의 상기 유전체를 제거하기 때문에, 종래의 CMP법에 의한 기판 표면의 평탄화에 의해 형성되는 홈형 소자 분리와 비교하여 그 높이(반도체 기판의 표면 또는 홈의 저부에서 해당 소자 분리의 정상부(최상면)까지의 거리)가 기판 표면의 전면에 맞아 균일한 홈형 소자 분리를 갖는 반도체 장치를 제조할 수 있다는 현저한 효과가 얻어진다.

더욱이, 제1 발명에 의하면, 종래의 CMP법을 이용하는 반도체 장치의 제조 방법과 비교하여 공정이 대단히 단순하기 때문에, 상기 반도체 장치의 수율의 한층 향상을 가능하게 하는 제조 방법이라고 말할 수 있다. 또, 종래의 CMP법을 이용하는 반도체 장치의 제조 방법과 비교하여 공정이 대단히 단순하고, 또 저가인 것은 공정 관리 비용을 대폭 삭감할 수 있고, 반도체 장치의 저가격화를 실현할 수 있다고 말할 수 있다.

제2 발명에 의하면, 반도체 기판 내에 형성된 복수의 홈의 내부에 매립되어 있는 유전체의 정상부는 어느 것도 평탄하고, 또 상기 유전체의 정상부까지의 높이는 서로 균일하기 때문에 반도체 기판의 상기 표면상 및 유전체의 상기 정상부 위에, 매우 평탄성이 양호한 층간 절연막이나 전극 배선층 등의 막을 형성하는 것이 가능하게 된다. 한편, 그 동작에 있어서도 상기 유전체의 존재에 의해 상기 반도체의 한쪽 표면상에 형성되는 소자간에 전기적인 간섭이 없고, 안정한 동작을 실현할 수 있는 초미세화 또 고집적화된 반도체 장치가 실현 가능하다는 효과를 갖는다.

Claims

반도체 기판의 한쪽 표면상에, 적어도 한층의 막으로 이루어지는 하드 마스크층을 형성하는 제1 공정;

상기 하드 마스크층의 표면 내의 소정 영역에서 상기 반도체 기판의 일부를 에칭하여, 소자 분리 영역을 이루는 홈과, 상기 소자 분리 영역 이외의 영역으로 이루어지는 활성 영역을 상기 반도체 기판 내부에 형성하는 제2 공정;

상기 하드 마스크층의 상기 표면상 및 상기 홈의 내부에, 에칭과 성막을 동시에 행하는 성막법에 의해 유전체를 퇴적하여, 상기 홈의 상기 내부에 상기 하드 마스크층의 상기 표면과 같은 높이까지 상기 유전체를 매립하는 제3 공정;

적어도 상기 소자 분리 영역상의 상기 유전체의 표면상에 레지스트를 형성하는 제4 공정;

상기 레지스트를 마스크로 하여 상기 레지스트가 형성되어 있지 않은 상기 활성 영역상의 상기 유전체를 제거하는 제5 공정; 및

상기 레지스트 및 상기 하드 마스크층을 순차 제거하는 제6 공정

을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.