TW421846B - Semiconductor device with a flattened trench-type device isolation and method of manufacturing the same - Google Patents

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4' - 經濟部智慧財產局員工消費合作社印製 Β,7 421846 五、發明説明（1 ) 太琦明所睡持術镅城 本發明係鼷於一種半導《製造方法，及以該方法所製 造之半導體裝置，尤其«於在具有溝形元件分雕構造之半 導體基板上形成薄膜之平坦化技術。 恝用坊街 半導體積體電路為了使各元件在動作時，完全獮立控 制，有使各元件間彼此沒有電氣干涉之必要。因此，半導 體積體電路採用具有元件分艨領域之元件分離構造•此種 元件分離構造形成法之一為眾所週知之溝渠（trench)分離 法，此種方法曾經有各種，改良法。 溝渠#離法係由基板内部，由表面尚内形成溝渠*將 內部以介電體充填之方法。使用此種方法則一般Μ區域氧 化法（Local Oxidation, LOCOS)形成元件分離構造所常見 之鳥嘴（bird’s beak)即不脅發生，而且，比LOCOS形成元 件分離構埴所箱基板面稹更小*為促進半導讎積暖電路小 型化中非常缠當之良好方法*為今後半導體積體電路小型 化所不可少之元件分鐮法。 要K溝渠分離法實現元件分離時，需在開口寬度極小 之溝渠內部填埋介電體而不可以產生間隙（seam)合於該要 求之良好方法之一.有如高密度電漿（HDP, High Density P]as»a > -化學氣相沈積（CVi), Cheaiicaj Vapor Deposition)法之用K將蝕刻及成膜同時進行之成膜法。 Κ下之說明係MHDP-CVP法為一例說明。 MHDP-CVD法在溝渠内部《埋介霄體之方法*輿習用 ----------裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210X297公釐） 3 9893 修止 Α7 Β7 年月日 經濟部智慧財產局員工消资合作社印製 五、 發明説明（ 2 ) 低懕C V D法等相比 有如下之特擞 ? 首 先 <a)形成於元件分離領域之薄膜 ，可K相同 膜厚 平 坦 地 填 埋 而 與 元件分 離 寬 度 亦 即 灌 渠 開 口 寬 度無 開 0 另 —* 方 面 (b) 在 形 成 各 元件活 性 領 域 上 沈 積 之 膜 之 剖 面形 狀 依 活 性 領 域 寬 而 定 ，在话 性 領 域 形 成 三 角 形 或 台 形 突 起 部 0 該 突 起 部 斜 面 由 活性領 域 端 輿 基 板 面 成 45 〇 傾 斜角 0 因 此 % 具 有 成 膜 膜 厚 之2倍 Μ 上 之 寬 度 在 活 性 領 域上 形 成 合 形 狀 0 如 上 所 述 在 包含形 成 上 述 元 件 分 離 構 造 之 徹细 化 » 多餍化集體電路 之 製造製 程 中 陳 著 照 相 製 販 製 程的 聚 隹 邊 際 (f 0 C U S η a r g i η)之縮小 以 及 蝕 刻 製 程 遇 度 蝕刻 量 之 減 小 確 保 在 基 板 上形成 各 層 之 平 坦 性 為 很 重 要 0 因 此 » 為 了 將 上 述 突 起 部 去除而 使 形 成 溝 渠 分 離 構 造 後 之基 板 最 上 面 平 坦 ，乃廣泛實施化學機械研磨（CMP)法 ，使其平 坦化。 以 下 Μ 第 22 26圓所示 之 縱 剖 面 回 困 說 明 上 述習 用 半 導 體 裝 管 之 製 造 方 法。 在 半 導 體 基 板 101之 —^k 側 表 面 上 t 依 序 形 成 矽氧 化 膜 102 矽氮化膜1 0 3 〇 然 後 » 以 照 相製販圖案為光章 % 如第22圓所 示 t Μ 乾 蝕 刻 法 形 成 從 矽 氮 化膜103之表面至向基板101内 之預 定 深 度 之 溝 渠 (t re n c h) 0 其 次 9 再 以 HDP-CVD 法 » 如 第23圓所 示 在 元件 分 離 領域120之溝渠121 内部 及溝渠121M 外 領 域 之 活性 領 域 装 訂 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X297公釐） 3989 3 η 先 閲ar 背 φ 之* 注 意 事 項 再 妾 λ A7 Η 經濟部智慧財產局員工消費合作社印製 421846 B7 五、發明説被㈣） 130上，堆積矽氧化_U1*將該矽氧化物111埋入溝渠121 内部。當特別需要®別元件分離領域120及活性領域】30時 ，如第22圖所示，如元件分離領域]20A，]20C* 120E及活 性領域130Β» 130D，130F，在參考编號後另附加英文字母 表示。並且，在元件分離領域120内及活性領域130内之構 成要件*也將該構成要件所屬領域之英文字母附加於該擀 成要件參考編號之後，Μ匾別該嫌成要件之歸觸闢係。第 23圈Μ後各圓示採用栢同之標記方法。 其次，W在矽氮化瞑103形成磨光阻播膜（stopper f i 1 λ )(硬遮罩雇）（h a r d a s k )之C Μ P法，將矽氮化膜1 0 3上 之矽氧化膜U1去除。然後如第24圔所示•於溝渠121内部 ，形成上述矽氧化膜Π1之埋入氧化物111。 再以热磷酸處理，如第25圓所示•將矽氮化膜103去 除，再Κ氫氟酸處理去除矽氧化膜，而完成如第26圃所示 之溝型元件分離構造。 太發明歆《泱夕間鼷 上述習用溝型元件分離之形成法，有以下問題。 (問題1)在CMP法係對被研磨表面全面均勻磨光之加工 方法*對於如第23画所示矽氧化膜U1凹凸差較大表面層 ，KCMP法研磨時，對矽氧化膜111之膜厚最大部份，例如 •第23圖所示之矽氧化膜111F設定研曄董。及對矽氮化膜 ]03上之矽氧化膜111之膜厚之最小部份，例如在第23圔之 矽氧化贓U1B之情形*則如第24圓所示•將原來做為阻捶 膜功能之矽氮化膜]03也加Μ磨光。於是，JKCMP法平坦化 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） i n 裝 訂 I 線 (請先閲讀背面之注意事項再填寫本頁) 39893 421846 丨: A7 _ B7_ 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 之方法*所得研磨埋入氧化物111後之形狀即如第24圖所 示依照上述之_案而定，而有埋人氧化物111之高度（溝渠 121之底部至埋入氧化物Π1之最上面之距離）即如第26鬮 所示，在基板10]之表面成為不均勻之問題。 但是，如Μ上所述，Μ H DP-CVD法同時腌行蝕刻及成 膜之成膜法*為對開口寬較小之溝渠亦不會產生間陳（ sea«),能使矽氧化膜111可以相同模厚，大致平坦地埋入之 成膜方法，因而在今後將更為微细化之半導體裝置之製造 技術上，如HDP-CVD法等同時豳行蝕刻及成膜之成膜法上 ，為不可欠缺之成膜技術。因此，期望$以HDP-CVD法成 膜埋入氧化膜1U ·即不會產生上述問題而得Μ平坦化。 經濟部智慧財產局員工消費合作社印製 對上述問題之解決方案之一為如美國專利第54985 6 5 號之說明軎所揭示曾提出將蝕刻輿CMP法組合M HDP-CVD法 形成矽氧化膜平坦化之方法。該平坦化方法係在CMP法研 磨前* Μ照像製販法及蝕刻法預先將研磨對象面之凹凸， 做成於CMP法研磨能力範圍内，予Κ相當程度之平坦化處 理。但是*該種預先處理技術係蝕刻法及CMP法2種製程之 组合，所Μ比習知足KCMP法所做平坦化方法之平坦化製 程較複雜為其缺點。 (問睡2)習用溝型元件分離之形成方法係使用CMP法等 高價製程*使装置單價提高為其缺點。 為了消除Μ上問鼸1及2 ，本發明乃提供一種不使用 CMP法，MHDP-CVD法，對成膜後之綱，提供低成本之平坦 化方法。以提供使晶圆（Wafer)全面内具有均勻形吠（高度 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 4 398 93

C 經濟部智慧財產局員工消費合作社印製 A7 4 218 6 B7 的 巨 11 第 為 法 方 成 形 的 造 構 }離 分 (5件 明元 説型明 _ 、 \/五 可 供 提Μ 時 同 之 的 0 率 功 成 造 高 9 置 裝 0 1 導 第半 述 造 上櫞 現離 實分 在件 明元 發型 本溝 丨 有 外具 此成 達 Μ 第 第述 為上 法現 方實 造在 製明 之發 置本 裝， 艚有 導堪 半 的 的 百

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、1T 少 至 中 罩^Η 6 明» 第 δ 述 之 2 前 饜第 · 單之中 遮明法 硬發方 及本造 膜 製 蝕 之 置介 裝述 體前 導對 半用 之使 明係 發， 119 第 一 之 本紙張尺度適用中國國家標準（CNS ) Α4坑格（2丨0Χ297公釐） 5 3 989 3 4 2 1 Μ 6 at _Β7__ 五、發明説明（5 ) 此办*本發明在實現上述第1目的之同時，以提供可 Μ達成具有溝型元件分離嫌造半導髓装置·高製造成功率 的半導體裝置之製造方法為第2目的。 适有|本發明在實現上述第1及第2目的之同時，可達 成其毽定動作，提供超撤细化•高積體化》具有溝型元件 分離構造半導體裝置為第3目的。 最後，本發明适提供新穎權溝構造為其第4目的。 解決S3顆夕丰势 衂浐部中央樣4,-XJh-T"价合作妇卬於 (諳先閱讀背面之注意事項再填寫本頁) 在本發明第1發明之半導體裝置之製造方法，係具備 ，在半導髖基板一側表面上，形成至少由一層而成之硬遮 罩層之第1製程；在前述硬遮罩層表面內之預定領域至前 述半導體基板之一部施行蝕刻*以形成元件分離領域之槽 溝•及在前述半導體基板內部形成由前述元件分離領域以 外之領域所形成之活性領域的第2製程；於前述硬遮罩層 之前述表面上及前述槽溝内部*同時施行蝕刻及成膜之成 膜法堆積介轚體，而將該介電體埋入於前述檐溝之内部至 與前述硬遮軍層表面同高度之第3製程；至少在前述元件 分離領域上之前述介電體表面上形成抗蝕膜之第4製程； 將前述抗蝕膜為遮軍•將未形成前述抗蝕膜之前述活性領 域上之前述介轚體除去之第5製程；Μ及依序去除前述抗 蝕膜及硬遮罩層之第6製程為特徴。 本發明之第2發明係在本發明之第1發明之半導體裝置 之製造方法中*前述硬遮罩中至少一層*係使用對前述介 霣體乾蝕刻不易蝕刻之膜*而前述第5製程係具備Μ乾鈾 本紙張尺度適用中國國家標隼（CNS ) Α4規格（2丨0X297公釐） 5 39 89 3

421846 AV __B7___ 五、發明説明（6 ) 電體乾蝕刻不易蝕刻之膜，而前述第5製程係具傅Μ乾蝕 刻法去除前述介電體之製程為特徴。 (請先閣讀背面之注意事項再填寫本頁) 本發明之第3發明係在本發明之第2發明之半導體裝置 之製造方法中，其硬遮罩層中至少一履為非單结晶矽膜為 特徼。 本發明之第4發明係在本發明之第1〜第3發明之半導 體裝置之製造法中，前述第4製程係具備在前述活性領域 上之前述介電體上，伸展至相當於對準邊際（aUgnBent narsin，重叠對準時所允許之僑差邊際）距離所界定之範 圃内，由前述元件分離領域端向前述活性領域側，形成前 述抗蝕膜之製程，而前述第6製程則具備在將前述抗蝕膜 去除後，將硬遮罩去除前，以氫氟酸蝕刻前述介電趙之製 程為特徵。 本發明之第5發明係在本發明之第4發明之半導體裝置 之製造方法中，前述硬遮罩之膜厚為比前述對準邊際之兩 倍值更厚為其特徵。 經濟部智慧財產局員工消費合作社印製 本發明之第6發明係在本發明之第5發明之半専體裝置 之製造方法中，與鄰近前述抗蝕膜間之距維為該半導體裝 置最小設計尺寸以下時*前述第4製程則具備，在相鄰前 述抗蝕瞑間之領域上之前述介電體峩面上也形成前述抗蝕 瞑之製程為特徵。 本發明之第7發明之發明，係在本發明之第6發明之半導 體裝置之製造方法中，將前述硬遮罩曆之膜厚，形成為比前 述對準邊際之值之2倍值或前述對準邊際之值與前述最小設 本紙張尺度適用辛國國家標準（〇奶）八4规格（2丨0父297公釐） 6 3 989 3 A7 421846 Γ 4 經濟部智慧財產局員工消費合作社印製 B7 五、發明説明（7 ) 計尺寸2分之1之值合計之值之較大值之更為充分的厚者。 本發明之第8發明之半導體裝置係具備：半導體基板 ；由前述各半導體一側表面向内部預定深度形成而在半導 鱧基板内部形成元件分離領域之複數個溝栗；將前逑複數 個溝渠之各涸埋填至少前述半導體基板的前述一側表面高 度埋入其内部成無間隙之複數個介電體|而前述複數個介 霣體之各頂面部份為平坦*且前述禊數個介霣體各頂面部 份之高度彼此相同均勻為特徵者。 太發明謇嵌形篚 (著眼點） 對於上逑HDP-CVD法之同時沲行蝕刻與成膜所堆横之 膜，足以CMP法進行平坦化的習用技術（〗）之外，遨有對該 膜施行组合蝕刻法及CMP法之平坦化方法©。此種技術© 有如掲示於美鼷專利第5 498 56 5號之說明害者。該先行技 術②係在CMP法研磨之前，預先K照相製販法及鈾刻法將 研磨對象之凹凸處理至CMP法之研磨能力範園内，施加某 程度之平坦化處理。因此，此種先行技術②乃是MCMP法 研磨特性為基本•加Μ部份改良之構想。而且•此種乾式 蝕刻法及CMP法組合之方法•亦可使用於HDP-CVD法Κ外之 成膜方法技術，例如，對習用低壓CVD法所形成矽氧化膜 之研磨 <參照日本専利特開平3- 1 48 1 5 5號公報及美困專利 第5,006,482)之技術。 對此•本發明半導體裝置之製造方法係為了實規不使 用CMf>法，而比習用之僅W CMP法之平坦化技術①及蝕刻法 本紙張尺度適用中國國家搮準（CNS ) A4规格（210X297公釐） 7 3 9893 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 421846 A7 _B7 __ 五、發明説明（8 ) 輿CMP法組合之平坦化技術②•更平坦且均勻之元件分離 構造，由本發明申請人研磨所蝕刻。詳言之•侏Μ不使用 CMP為出發黏·本發明申請人乃提供下述更有效之平坦化 技術Μ取代上述之習知方法。因此，以下所述之本發明與 上述兩習用技術①及②，在技術思想的根本上即完全不同 。以此觀黏，本發明對近來利用CMP法取得平坦化之趨勢 *乍見之下似乎有開《(車之嫌。但是由下述實施形態1及 2之說明可知•本實施形態半導體之製逭方法，為比上述 習用技術①及②*都較廉價之方法，而可得平坦而均勻元 件分離構造之技術。 g撫形艤ΐ 第1〜7圖剖面圓為表示實施形態1半導體裝置之製造 製程之圖。Κ下即Μ此詳细說明本實腌形態1半導髏裝置 構造及其製造方法。 (第〗製程） 首先，例如Μ矽為工作基材*在半導體基扳1 一方之 表面1S上，例如Μ熱氧化法肜成10〜50πβ左右膜厚之矽氧 化_2 (以下籣稱「下層氧化_2j )。然後在該矽氧化膜 2表面上|形成約50〜300na程度之膜厚之多结晶矽膜5。 下篇氧化膜2及多结晶矽膜5在Μ後另有詳述*或為對 乾式蝕刻之阻播縝（硬遮罩）產生作用。所Μ在以下之說明 中，將下層氧化膜2及多结晶矽膜5合併稱為1個「硬遮軍 靥6」〇 (第2製程） 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) 8 3989 3 -------_——ί-------ΐτ------A .. .* - (請先閲讀背面之注意事項再填寫本頁) Γ a? 4 2184 6 B7 五、發明説明（9 ) 其次，Μ照相製販匾案為缠罩施行異向性蝕刻•如第 1圈所示，在多结晶矽膜5及下層氧化膜2 •成為元件分離 領域20(20A，20C· 20Ε)之領域開孔，由半導體基板1之表 面1S向內部•形成100〜500η»左右深度之溝渠 （trench) 21(21Α· 21C, 21E)。 Κ此方式，如第1豳所示•在半導體基板1内形成複數 個領域20A，20C，20E構成之元件分離領域20 ，及複數個 領域30B，30D· 30F所構成之活性領域30。 此處，元件分«領域20及活性領域30，並不僅是半導 髏基板1表面1S上之平面領域，係含有由上述表面1S向半 導體基板1厚度方向（3次元）領域之概念。於是，半専賭基 板1區分為元件分離領域20及活性領域30兩種領域。在以 下說明中，元件分雛領域2 0M外之領域均作為活性領域。 當元件分離領域20及活性領域30要特別區分時，如第 1匾中，元件分離領域20A，20C，20E及活性領域30B，30D • 30F所示，在緬號後附註英文字母。並且也對元件分離 領域20内及活性分離領域30内之構成要素，將構成要素所 鼷領域參照編號後所加字母•加於該構成要素參照钃號之 後，以明白區別該辑成要素。第2圖K後·亦使用同樣標 記方式。 (第3製程） 其次*如第2H所示，例如MHDP(High Density Plasia)-CVD(Cheiical Vapor Deposition)·法，使姓刻與 成膜同時雎行之成_法·在多结晶矽膜5之表面上及溝渠 本紙張尺度適用t國國家標準（CNsT^»^ (2iox297公釐）~ 9 3989 3 ----------装------1T------0 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 2M846 A7 A7 B7 五、發明説明（10 ) 21之内部堆積矽氧化臢U。如此，在各對懕矽氧化膜1}之 溝渠21內胞行填埋（埋人氧化物11A,ilC，：llE)。換言之 ，即在溝渠21内，將各該矽氧化臢11 b · 11 D，11 E ，充垓 至多结晶矽5表面之高度。此時，在多结晶矽膜5上所形成 矽氧化膜11之臢厚之最大值，約等於矽氧化膜11腰厚之最 大值*多结晶矽臢厚5之謓厚，矽氧化膜2之膜厚及溝渠21 由半導鱷基板1表面1S起之深度（高度）之合計（約160〜850 111)»以下，舉例銳明以1^?-(^0法施行矽氧化膜11成膜之 情形。 以下，將溝渠21内部所埋入之矽氧化膜•稱為「埋入 氧化物11」〇 埴樣的埋入（矽）氧化_11具有元件分離功能*亦即使 相鄰活性領城内所形成之元件間之披此電氣干擾消失之功 眭。此種功能，對將介霣《埋入溝渠21内部效果良好。而 對矽氧化供之外，例如HDP-CVD法形成ft氧化矽（SiON)膜 或氮化矽棋等介霣髏亦可使用。 以下，以蝕刻及成膜同時施行之一例•就HDP-CVD法 做簡單說明。此棰成瞋法係Μ离密度霣漿·同時腌行成膜 及蝕刻之成瞑方法。此種HDP-CVD法對高深宽比（aspect ratio)之溝渠*可Μ不產生間隙（seaiB)地如上所述埋«矽 氧化物為其特微。閨於HDP-CVD法更詳细之說明，請參関 例如 Solid S-tate Technology(1996 年 4 月_)63 〜73 頁。 (第4製程） 其次•如第3釀所示，在矽氧化臢11表面全部•形成 本紙張尺度適用中困爾家標準（CNS ) A4洗格（210X297公釐） 39893 ---------I笨------tr------A . 勢 (請先閲讀背面之注f項再填寫本頁) - at 4 2ί.β4& Β7 五、發明说明（η ) •. ... * .. · 抗鈾膜（resist fiUMlS。然後，再K照相製販法在抗蝕 膜41S形成案，如第4圓所示，僅在形成溝塑元件分離領 域的全埋入氧化膜U(11A，11C，11Ε)之表面上·形成抗 蝕膜 41(41A ， 41C ， 41E)。 (第5製程） 然後》Μ第4園之抗鍤模41為遮軍，例如以使用CF4氣 體之乾式牲刻法，去除未形成抗蝕膜41領域上之矽氧化膜 1U參照第5圖）。此時，多结晶矽_5對矽氧化膜11之蝕刻 選擇比非常高，所Κ其本身不受蝕刻。如此*多结晶矽膜 5即產生當作矽；Κ化_11之乾式蝕刻的硬遮罩（阻擋膜）功 能*多结晶矽5即成為對矽氧化膜之乾蝕刻並不易蝕刻 之在上述硬罩層6内至少一層。此處也可使用多结晶矽膜 5以外之非單结晶矽膜，例如，不定形（amorphous)矽膜（ 非结晶矽_ >。 (第6製程） 在將第5圔之抗独膜41全部去除後，即可Μ例如以C12 氣體乾蝕刻法，只將多結晶矽膜5去除（參照第6圖）。此時 ，與上述第5製程相反•矽氧化瞋2即成為下曆氧化膜2對 多结晶矽5乾蝕刻時之硬遮罩（阻播膜stopper fila)。 如此，多结晶矽5及下曆氧化瞑2，即可做為第5製程 及第6製程乾蝕刻之硬遮罩（姐播膜）之功能。如上所述， 第1製程即可考處為形成包含將活性領域30上的矽氧化瞑 11選擇性去除的硬遮軍功能層之硬遮罩層6形成製程。 _將第6團所示下靥氧化膜矽氧化膜2，KS氟酸湄式独 本紙張尺度適用中國國家搮準（CNS ) A4規格（210X297公釐） 11 39893 裝 I 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 421846 ' 4； A7 B7 五、發明説明（12 ) 刻去除•則如第7圖所示，在溝榘21內形成由矽氧化_11 所成之楔狀元件分離介電艚》Μ後將埋入氧化膜11稱為「 楔型元件分離介電髓11」。 由Μ上述製程所得具備元件分離檐造之半導體装置* 其矽氧化膜11元件分離介霣»頂上都份及半導體基板1之 一方之表面1S*與經習用CMP法平坦化之元件分離介霣體 及半導體表面相比•具有較佳平坦性。而且，在半専體基 板内複數涸元件分離介電膻中*由半導體基板1之上述表 面1S至元件分雛介««(矽氧化議U)之頂上部間之高度* 比經習用CMP法平坦化之元件分鐮者更為均勻。 窗嫵形應1夕坊里 如上所述，本實施形態1半導«装置製造方法，在元 件分離領域20内矽氧化膜11表面上被覆抗蝕膜41，僅將g 出於活性領域30内之矽氧化瞋11乾蝕刻，而在該乾蝕刻時 ，多结晶矽膜5係產生做為岨搞臢功能，所K不舍發生如

請 先I 閱 I 讀· 背I 面 | Ϊ 事I 項I ί， I f 1 I 經濟部智慧財產局員工消費合作社印製 A 習用CMP對矽氧化im(參照第2圓）研磨工作時如第24圔所 f 示連帶將诅擋膜（第24画之矽氮化膜103)也加Μ研磨之情 丨 i I 形。從而•不畲發生使①多结晶矽膜5消失或使半導體基 | 板1之一部被蝕刻等事情，所Κ可施行必要之大量矽氧化 1 瞋11之蝕刻〇 | I 另一方面•由於M HDP-CVD法同時施行蝕刻與成膜之 I I 成膜法的成嫫特性*不依存於元件分離領域20内溝渠21之 | I 寬度，而且，不舍產生間隙•可在溝栗21内部埋填相同瞬 | 厚之平坦之矽氧化物U*因而，在溝渠21内部所形成埋入 本紙張尺度逋用中囷國家標準（CNS ) A4規格（210X297公釐） 12 398 9 3 421846 A 7 B7 五、發明説明q3 ) (請先閲讀背面之注意事項再填寫本頁) 氧化物1]之膜厚，完全不依存於由活性領域30及元件分離 元件領域20所形成而形成在半導體基板1表面1S上之（平面 的）圈案。於是，如第7圓所示，埋入在半専體基板1内的 埋入氧化物11之高度（半専體1表面1S至埋入氧化膜11之頂 上部[最上面]間之距離）之參差，或從溝渠21之底部至埋 入氧化膜11之頂上部[最上面]之距離之參差，比習用CMP 法研磨所得埋入氧化物UU參照第26圖）小很多•所Μ② 元件分饑領域20之平坦性極佳。 再加上，在活性領域30及元件分離領域20之平坦化製 程，並未使用CMP法，所以不會產生前述之因CMP法導致而 產生之問題。因此*③活性領域30内之半導體基板1之表 面1S之平坦性亦極佳。 因為上述②及③之效果*使形成在活性領域30内之半 導體基板1表面1S上*及元件分離介電體埋入氧化物11上 之層間絕緣膜或霄搔配線層等之平坦性亦良好，所Μ本實 胞形態1半導髏裝置之製造方法，搔適合具有多層化配線 構造半導體裝置之製造。 經濟部智慧財產局員工消f合作社印製 如上所逑，本發明因為可Κ避免CMP法所產生平坦化 之不均勻及不安定等問題，所以可提高④上述半導體裝置 之產品成功率。而且•因為不必使用⑤高成本之CMP法， 可Μ減低製程之成本。並且，將⑥钱刻法與CMP法組合而 成之方法，與上述謀求矽氧化膜11平坦化之習用技術（美 國專利第5498565號）相比較，因為不使用CMP法，製程較 單純，故可滅低工程管理成本。 _ 本紙張尺度逋用中國國家標準（CNS > A4規格（2IOX297公釐） 39893 13 4 2 18 4 6 s '.. / 1、 . _ ”〆’λ ' Α7 Β7 五、發明説明（1 4 ) 由Μ上效果①〜⑥可知*本實施形態1之半導體裝置 製造方法為可實現動作安全*超微细化，高積賸化半導趙 裝置的低成本之製造方法。 以下實拖形戆2半導體装置之製造方法，基本上與實 施形態1之思考方法相同。本實施形態2之製造方法，如即 將在下面敍及，係迎合Μ遮軍縝之照相製版製程配對位置 之精確度的製造方法•故為精確良好之形態。 以下參照第8〜14鬮所示之褽造製程之剖面圖*就本 實施形態2半導體裝置之梅造及其製造方法，Κ與實腌形 態1製造方法之不同黏為重點說明之。而與實施形態1相同 之構成部份，均附註栢同之编號。 與實施形態1同樣地*如第8圏所示•相對於元件分離 領域20及活性領域30 ，檷註元件分離領域為20A，20C， 20E，活性領域為30&，30D，及30F。除此之外，元件分離 領域20内及活性領域30內之構成要素，亦使用同樣註記方 法◊此點在第9圖Μ後亦相同。 (第1製程） 首先，在例如以矽為母材之半導《基板1之ΐ方之表面 1S上，例如Μ熱氧化法形成約10〜50nai膜厚矽氧化膜2(以 下簡稱「下層氧化膜2j )，繼而在矽氧化膜2表面上形成 比預定值大的膜厚之多结晶矽膜15。此處所謂預定值為「 該半導髑裝萱對準邊際（align^nt margin)(相當於可能 發生之對準偏差最大值。Μ下稱該值為a)之2倍值（2a) j -------r---γν 装-- (請先閱贫背面之·注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） 14 398 93 A7 B7 421846 五、發明説明P ) (請先閱讀背面之注意事項再填寫本頁) K及「對準邊際3輿最小設計尺寸（M下稱該值為Γ·)之2分 之1相加之值（a +「/2)j中，相當於兩者中較大一方之值的 膜厚。將多结晶矽臟5之膜厚規定如上之理由及其效果* 為如下所埃。 (第2製程） 其次，Μ照像製販圖案為遮覃之異尚性蝕刻（ anisotropic etching)，如第8 Η所示*在形成元件分期 領域20領域之多结晶矽膜15及下層氧化膜2開口，由半導 體基板1表面1S向内部形成約100〜500ηιη深之溝渠21。 在實施形態1及2半辱«装S製造方法中•用Κ形成上 述溝渠之對抗異向性蝕刻用之遮軍可使用在多结晶矽5 ， 經濟部智慧財產局員工消費合作社印製 15表面上以熱氧化法或CVD法形成之矽氧化膜。但是，在 此情況下，爾留意下述各點。首先，為了對要當作遮罩而 使用之上述矽氧化膜之圔案化，更箱要使用照相製販法的 一點。其次*本實施形態2半導臞裝置製造方法中，該矽 氧化膜係與由HDP-CVD法所形成矽氧化膜11F(參照第9圖） 成為一體，而以後述濕式蝕刻製程，將一體之矽氧化膜消 除。該時*突起部（與第11圈所示突起部11T相當）之形狀 與後述突起部11T之形狀不同•所Μ必須對後述濕蝕刻製 程之蝕刻量之規定施加變更。 (第3製程） 其次，如第9豳所示，例如MHDP-CVD法，在多结晶矽 膜15表面上及溝渠21内部·堆積矽氧化膜11·以將該矽氧 化膜11(埋人氧化物11Α· UC，UE)埋人。亦即，在溝渠 398 9 3 本紙張尺度適用中國國家梯準（CNS ) Α4規格（210Χ297公嫠） (14 2 V8 4 6 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明ί6 ) 21内部K矽氧化_11，充填至多结晶矽膜15之表面高度。 此時，多结晶矽膜15上所形成矽氧化膜11B* UD，11E膜 厚之最大值，由於HDP-CVD法之成豔特性*成為相當於多 结晶矽旗15之膜厚Μ及矽氧化膜2之膜厚Μ及由溝渠21半 導體基板1表面1S起之深度（高度）之鐮和。以下再Μ使用 HDV-CVD法旛行矽氣化膜11成膜之情形為例說明之。 (第4製程） 其次，於矽氧化棋11全表面形成抗蝕瞑41S(參照第3 圖）。接著•再Μ照栢製版法將抗_腠41 S形成圈案（ patterning)而形成如第10圃所示之預定抗触膜41 。此處 所諝預定形狀之抗蝕膜41·為如第10画所示*由元件分離 領域20之皤部向活性領域30側伸張相當於對準邊際a之距 離範麵之形狀*形成圔案。以下*將抗蝕膜41之從元件分 離領域20之端部向活性領域30侧伸出部份·箱要特別區別 時，稱為「第2抗蝕部份42j (參照第10·)。 但是*撤细之活性領域30 *钶如第10圃之活性領域 30B中*由鄰接活性領域30B之元件分離領域20A* 200之端 部向活性領域30B嫌伸出•而成為使活性領域30B上留存第 2抗蝕膜部份42之结果*當活性領域30B内所殘留領域幅度 t成為半導體装置之最小設計尺寸rM下時•如第10圖所示 ，在活性領域30B上全面形成抗蝕鼷41。此時，因為在活 性領域30 B上存有第2抗蝕瞑部份42之鑌果，活性領城30 B 内殘留之領域帼度t成為最小設計尺寸rM下之部份*如有 特別霈要S別此部份時，即稱為「第3抗輓嘆部份43 j (參 請 I 先I 閱 I 讀， 背I 面 I 之· 注

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賓I 訂

A 本紙張尺度適用中國國家標隼（CNS > A4規格（210X297公釐） 16 3 989 3 經濟部智慧財產局員工消費合作社印製 A7 4 218 4 6 B7五、發明説明“） 照第10圈）。上述第2及第3阻播膜部份之形成理由及其效 果，在以後另有詳述。 (第5製程） 其次，將第10團之抗蝕縝41為遮罩* K例如使用CF4 氣髓之乾蝕刻法，如第11圓所示，將矽氧化膜11之不被抗 蝕膜41覆蓋之部份之矽氧化膜11去除•而使多结晶矽膜15 之表面露出。此時*多结晶矽膜15本身幾乎不被蝕刻。所 Μ，與實施形態1相同*可做為矽氧化膜U乾蝕刻時之硬 遮軍（阻樓膜）之功能，而多结晶矽15即彤成為對矽氧化膜 11之乾蝕刻不易被蝕刻之上述硬遮罩層16内之一曆。 (第6製程） 次 其 酸0 氫 除法 去刻 在蝕 , 濕 氧為 矽成 , 定 留設 殘係 所量 部刻 端蝕 值 倍 2 的 a 際 m 準 值 加 相 之 ΊΧ 之 11將膜如或中 第，化，8)2 t 之 示上 所15 圃膜 12砂 第晶 如结 ， 多 後及 4 6 •I 0 1 独膜 抗化 之氧 圖矽 之對 時置 此裝 〇 饉 除専 去半 T 於 11當 部相 起， 突述 之敕 成所 形後 11M 如 分 2 的 Γ 寸 尺 計 設 小 最 及 際 邊 準 對 完Μ 可 膜 化 氧 矽 之 厚 膜 的 者 大 較 之 用 使 如 例 示 所 匯 3 第 。 如 度再 程 ， 之後 除然 去 全 膜 矽 晶 结 多 除 去 法 訂 . 線 (請先閲讀背面之注意事項再填寫本頁) 刻 蝕 乾 的 體 氣 2 膜 化 氧 層 下 時 此 單 遮 « 之 時 刻 蝕 乾 在 5 1 矽 晶 结 多 作 當 有 樣1 1 態之 形丨 施膜 實播 與阻 第 之 11 態 形0 實 本 述 上 樣 同 態 形 施 實 與 此 因 ο 能 功 用 11 1* 膜 化 氧 矽 之 上 〇 30程 域製 領成 性形 活之 6 除 1 去層 性罩 擇遮 選之 備層 具能 有功 含軍 係遮 程硬 製之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 17 398 93 42 1846 A7 B7 五、發明説明（18 )於是，如第13圖所示，Μ氧氟酸濕蝕刻去除下曆氧化 膜2 ，而在溝渠21内部形成矽氧化物11之楔形元件分離介電通》 形糖2之太醫以下Μ第15〜17麵詳ffi說明本發明實施形態2之半導 髓裝置製造方法。 首先* M HDP-CVD法堆稹矽氧化_ *例如•如第9圖所 示*在多结晶矽15表面上（亦即*如第8麵所示活性領域30 上）矽氧化瞑11之剖面形狀•成為如前所述之三角形。該 突起部11Β，HD之剖面的斜邊•由活性領域端，亦即硬體 缠軍Β16之表面（即多结晶矽15表面）的端部起*對半導體 基板1之表面1S成為約45β傾斜角。在第15圖所示該突起 部1H UD之棋式蘭中*假設活性領域寬度為X時，其高 度為X/2 〇則活性領域寬度比成膜矽氧化膜11之膜厚的2倍 0 化 氧 矽 之 示 所 画 9 第 。 如狀 , 形 如台 例為 * 成 為狀 成形 即面 ’ 剖 時之 大部 更起 突 請 先 閱 请 背 面 之‘ 注

I 旁 装 訂 ιι^Λ.， 第 2 戆 形 廉 實 為 画 6 第 經濟部智慧財產局員工消費合作社印製 明 說 程 製 5 第 之 2 態 形 施 實 與 ο 匪 面矽 剖 晶 級结 的多 置’ 裝中 體圖 導11 半第 之之 後 Η 程 製 5 領 性 活 度 寬 之 中 園 6 1Λ 第 在 ο 同 不 邊 準 對 為 度 寬 之 a+時 (2此 加 同 度 高 之 Γ 寸 尺 設 小 最 與 a 2 /V 倍 2 部,2 寬 ί 域際 域 領 性 活 而 域 領 性 活 在 域相 領之 性 活 ;部 (2起 述突 上之 於膜 大化 則氧 度矽 寬之 之成 OF形 上 有倍 具 2 際 中 邊 1 準 部對 起於 突當 —相 度 寬 〇 Μ 2 冷 / 妒 +r在 (a存 及- 2 D / 1 Γ 1 為部 別起 分突 ，之 度 高大最 此 因 本紙張尺度適用中國因家標準（CNS ) Α4規格（210X297公釐） 18 39893 A7 4 2 1.8 4 δ B7 五、發明説明（19 ) (2a)與最小設計尺寸（r)之相加值（2a + r·)之活性領域上。 (請先閲讀背面之注意事項再填寫本頁) 此時*依上述第4製程•如第16圔所示•因為以第2及 第3抗蝕膜部份42及43形成被覆該活性領域30B及30D上全 面之抗独膜41，所Μ突起部11B，11D不會在第5製程乾蝕 刻被去除。 另一方面，在具有（2a + r)M上寬度之活性領域30上· 钶如，第16圖之活性領域30F上矽氧化膜11F(參照第9圖） *因為在以上述第5製程乾蝕刻被去除，所Μ在第16匾階 段*在露出之多结晶矽15F之表面上並不存在矽氧化膜之 突起部。但是，多结晶矽膜15F表面上之端部（各邂邊至寬 度a所表示之領域）·則殘留由第2抗牲膜部份42所軍住而 做出之突起部11T (高度a>。 如此*如第16圔所示，K抗鈾膜41做遮罩時·在乾蝕 刻後殘留之突起部中•具有最大高度之突起部為在活性領 域30D(寬度=2aT)上形成之突起部11D(高度=a”/2)。從 而，在第6製程去除抗触膜41後之濕蝕刻，只要將蝕刻時 間等製程參數設定成可以將突起部11D去除即可。 經濟部智慧財產局員工消費合作社印製 其次，在如第17鼷所示照相製販製程（第4製程）考慮 重叠對準鴒移最大董（對準邊際a>鵂差蛋之情形，則在第 17圓抗蝕膜41之Η案與第16_所示之情況相對，表示如面 對紙面右側偏移時之情形。 在此情況下*與第ΙβΗ情形一樣•兩突起部11Β(高度 = r/2) * 11D(离度=a+r/2)·在上逑第5製程則不會被牲刻 。對此*多结晶矽H15F上之矽氧化膜11F<參照第9圓> 中 本紙張尺度適用+國圉家標準（CNS ) Α4規格（210X297公釐） 398 93 19 4 Α7 Β7 五、發明説明ί 20 ) • · · ... Λ;« '·, - . . I .., (請先閲換背面之ίΐ·意事項再填寫本頁) *多结晶矽臢1 5 P之表面土之元件分雛領域2 0 E側（M寬度 2a表示）之皤部的矽氧化膜。為被第2抗蝕贓部份42被覆， 所以不被蝕刻，而殘留為突起部11T (高度z2a)。 在此情形下，對突起部11D (高度=a+r/2)及突起部11T (高度=2a) ·將第6製程氣酸濕餘刻之胜刻參败（牲刻時間 等）設定成可以去除兩者中高度較高突起部即可。 至於MHDP-CVD法，即使是用輿突起部斜璏傾斜為45° 不同之成膜條件時*只要是K相同的幾何學觀點設定濕触 刻參數即可。 經濟部智慧財產局員工消资合作社印製 另一方面，在第6製程从兩次氫氟酸瀏蝕刻•可Μ將 元件分離介霣髖埋入氧化物11之頂上部蝕刻，在此2次蝕 刻製程之後·有必要設定成使埋入氧化物11之頂上部在比 半導體基板1表面1S較高之位置。因此，本實腌形態2之半 導體装置製造方法之第1製程_將第8圔所示多结晶矽_ 15 之膜厚•設定成比上述第6製程中第1次蝕刻量Μ上，亦即 ，最大突起部高度以上之值。但是•多結晶矽瞋15之瞑厚 如設定為最大突起部高度Μ上之值時，溝渠21之深寬比變 离*躭必須注意矽氣化贓U之成臟，所以上述多结晶矽贓 15之膜厚，最大設成相當於最大突起部之高度之值。 假設將第鼸中所示之抗触臢41Μ具有第2抗胜膜部 份42而不含第3抗蝕膜部份43的抗敝膜為遮單•將砂氧化 乾触刻法去除畤，上述多结晶矽膜15之膜厚，只要 有對準邊嫌a之2倍（2a) Μ上即可（但是*上述多结晶矽膜 15之臟厚為對準邊際a之2倍（2a)時為最佳）》 本紙浪尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 20 39893 at 421846 B7 t 經濟部智慧財產局員工消費合作社印製 五、 發明説明（21 ) 1 I S. 形 應2夕#粜 1 如 上所述 本 實 施 形 m 2 之 半 導 體 裝置之 製 造 方 法 1 1 I 可 Μ 獲 得輿實 m 形 態 1 半 m 體 裝 置 製 造 方法相 同 效 果 ① 請 1 I 之 同 時*理 可 Η 有 以 下 顯 著 之 效 果 0 先 閱 1 1 讀 1 ( )首先 在 本 實 施 形 態 2 半 導 體 裝置製 造 方 法 上 背 ir i I 之 ! 因 為抗牲膜41包含第2 抗 蝕 膜 部 份 42 故如第 17圖所 示 注 意 1 1 ψ ! 如 果 產 生對準 偏 差 » 此 種 偏 差 之 最 大 值 為a * 所 Μ 經 常 會 項 再 ! % 1 被抗蝕膜41覆蒹 0 因 此 埋 入氧化物11不會被第5 製 程 乾 為 本 頁 Μ Ι 鼪 刻 所 去除。 於 是 S 可 確 保 埋 入 氧 化 物 11頂上 部 之 平 坦 性 ! I ι 0 而 且 •獲得 使 半 導 體 基 板 1 之 高 度 全 面均匀 的 元 件 分 離 1 1 介 電 髓 矽氧化 物 11之效果 〇 1 並 且，第 2 抗鈾膜部份42之寬度 係定為 對 準 邊 際 值 訂 I a •如果該寬度比a 小 時 明 顯 地 不 能 獾 得上述 ⑴ 之 效 果 1 1 0 又 > 如果比 上 述 寛 度 a大時 雖然可Μ獲得上逑（U之效 1 I 果 但第17國 中 之突起部11Τ 之 高 度 會 變高。 因 此 在 該 1 1 線 突 起 部11T成 為 最 高 突 起 部 時 就 需 增 加濕蝕 刻 矽 氧 化 膜 1 11之蝕 刻量。 此 種 增 加 將 使 埋 入 氧 化 物 11之頂 上 部 蝕 刻 為 1 1 設 定 值 以上之 狀 態 Ο 為 了 避 免 上 述 情 形 *將多 结 晶 矽 膜 15 1 1 ，之 膜 厚 增加* 則 溝渠21之深寬 比 即 變 大 。由此 可 知 * 使 第 1 1 2 抗 独膜部份42之寬度為 對 準 邊 際 a時為最佳 5 1 I (U )又， 即使抗蝕_42含有第2及第3抗蝕瞑部份時 f f ί I 在矽氧化膜1 1以 乾 蝕 刻 去 除 後 所 殘 留 之 突起部 ( 例 如 第 1 1 I 17醣 之 突起部 UB 1 1 D 11T)之高度 沒有超 遇 装 置 ( 1 1 De V i c e )之對準遏際a 之 2 倍（2a ) >或對準邊際a 與 最 小 尺 寸 1 1 本紙張尺度適用中國國家標準（CNS M4規格（2丨OX297公釐） 21 39893 421846 A7 B7 經濟部智慧財產局員工消費合作社印製 五、 發明説明（2 2 ) 1 I r*之2分 之 1的合計（a+r/2)中之任 1 項值 故 依 據 上 述 對 m 1 I 蝕 刻 蝕 刻 參 數 之規定，瑄些突起 部 即全 部 被 去 除 1 而 不 殘 1 1 留 於 後 製 程 0 請 先 閲 1 | (扭）又 因為將第8圈多结晶矽膜15 之 膜 厚 設 定 為 1 I 讀. 背 i* 意 1 1 半 導 體 裝 置 對 準邊際a之2倍（2a) » 或對 準 邊 際 a 與 最 小 設 1 1 計 尺 寸 r之2分 之2的合計（a+r/2) 1 較大 之 值 K 上 0 所 在 1 事 1 去 除 上 述 突 起 部·及去除下曆氧 化 m 2 時 的 氫 氟 酸 濕 蝕 刻 項 再 1 填 後 不 舍 有 元 件 分雜介罨體埋人氧 化 物1 1之 頂 上 部 成 為 比 半 寫 頁 ί 導體基板1之表面1S的高度更低 而可得與上述（i ) 相 同 1 的 效 果 0 1 (iv >除 此 之外，依本簧施形 態 2之 製 造 方 法 在 微 緬 1 活 性 領 域 中 活性領域30上存在有第2 抗 蝕 膜 部 份 42 對 訂 活性領域30内殘留領域寬度為最 小 設計 尺 寸 Μ 下 部 份 * 全 1 1 面 形 成 抗 m 膜 41。因此*不會產 生 最小 設 計 尺 寸 Μ Τ之 圖 1 I 案 而 依 本 實 睢形態2之半導體 裝 置之 m 造 方 法 » 躭 沒 有 A 必 要 錨 小 設 計 尺規（Design rule ) >因此 >本實施形態2半 1 I 導 裝 置 m 造 方法，方法簡便而 可 得上 逑 ( 1 )之效果 ΰ 1 1 έ m m «1 1 β 2夕醣用例 * 1 | 第 18 21圓為Μ上述實腌形態1及2半導鱧裝置製造方 - 1 法 中 任 何 1 製造方法所形成元 件 分離 領 域 所 分 離 活 性 領 1 I 域 上 例 如 * 製造DRAM記憧睢（ e η 〇 p y c e 1 1) 之 製 程 的 級 1 I 剖 面 腦 0 Μ 下 K第18〜21团詳细說 明DRAH記憶胞 之 製 造 製 1 1 I 程 » 期 示 本 製 造製程所得满型元 件 分離 構 造 在 半 導 體 裝 置 1 1 I 之 優 貼 0 1 1 本紙張尺度適用中國國家標準（CNS > Μ規格（210X 297公釐） 22 3989 3 4 2184¾ A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（23 ) 1 I 首 先 >λ 上 述實 m 形 態 1或2中任何 -種 半 Mgr 导 體 裝 置 之 1 1 I 製 造 方 法 如 第 18圓所 示 在 P型矽基板1之 內 部 形 成 楔 型 1 1 1 元 件 分 嫌 介 電 體 51 · Μ 在 矽 基 板1內形成元件分離領域80 y—< I 請 1 I 及 活 性 領 域 90 〇 先 閲 1 I 讀 1 | 然 後 如 第 18圏所示 形 成P型井（ ve 1 I圖未明 7J\ ) * 背 & I I 之 1 在 矽 基 板 1 之活性領域90内 之 表面上， Μ熱 氧 化 法 形 成 約 注 意 1 1 事 1 100埃（Α a η 8S tr 〇«)膜厚 用以形成閛（ gate ) 氧 化 m 之 矽 項 再 1 填 1 氧 化 膜 接 著 在上 述 矽 氧 化 膜表面* M CVD 法 使 當 作 禽 本 袭 I 閛 電 極 材 料 約 1 0 00 A 程 度 膜 厚 之多結晶 矽瞑 成 膜 0 頁 1 1 1 其 次 以 照 相製 版 法 在 預 定領域形 成之 抗 蝕 膜 ( fat 圖 未 1 1 顯 示 ) 為 遮 軍 % Κ異 向 性 触 刺 將多结晶 矽K 彤 成 圖 案 如 1 1 第18圓所 示 % 形 成多 结 晶 矽 m 之閘電槿 62 * 閛 氧 化 膜 之 閘 訂 1 氧 化 膜 60 0 然 後 ，再 去 除 上 述 抗雖膜。 1 | 其 次 Η 溝 型 元件 分 離 領 域 51，閘電極62及閘氧1膜60 1 I 為 遮 罩 將 砷 As >λ 50Ke V 5 X 1 0 1 3 / C B 2 之條 件 施 行 離 子 植 1 1 線 入 如 第 18圖所 示， 形 成 湄 極 (source)領域 或 汲 極 ( I D r a i η )領域 之 η型曆61 < > 1 1 - 其 次 以CVD法將約1000Α之矽氧化膜（圖未明示） 堆 1 1 積 覆 蓋 矽 基 板 1全表面{ >如此| 如第1 8 圖所 示 對 刖 述 矽 1 | 氧 化 膜 施 行 異 向 性蝕 刻 形 成 側壁絕緣 膜63 0 1 I 然 後 K CVD 法 將 矽 氧 化 膜在矽基 板上 全 面 地 堆 積 1 1 I 約 700 0 A 程 度 之 層間 絕 緣 m 71 。於是* 在預 定 位 置 開 孔 位 1 1 1 元 線 接 觴 孔 並 在位 元 線 接 觸 孔内*及 全面 MB 層 間 ta PCS 緣 膜 上 1 1 堆 稹 用 Μ 做 為 位元 線 配 媒 ψ 含有不純 构， 約 1 000 A m 厚 1 1 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 2 3 3 9 8 9 3 4^W46 A7 B7 五、發明説明（24) 之矽化鎢（wsi)。然後 > 將上述多结晶矽及矽化鏑形成圈 莱* Μ便只在預定領域形成位元線S3線72。 其次，如第2〗圖所示* WCVD法將層間絕緣膜*再度 堆積約700 0 Α矽氧化臟•全面被覆上述層間絕緣膜Ή及配 嬝72上。矽氧化膜輿矽氧化膜71成為一體Μ形成層間絕緣 膜91·如此，在該層間絕緣膜内之預定位置開儲存節點接 觸孔（storage node contact hole) ° 然後•將8000Α 含 有不纯物之多结晶矽（霣容器下儀霣極材料）·堆積在層間 絕緣上及髂存黏接觭孔内部之全面。將多结晶矽圃案 化，如第20圔所示•只在預定領域形成儲存節點81。 其次· W第21圖所示CVD法*將欲成為霣容介霉膜之 氮氧化矽膜82·堆積約70 A ·被覆在曆間絕緣瞑91及儲存 節點81全面。接著，如第21_所示，MCVD法•將欲形成 電容上俩電極，含不純物之多结晶矽》堆積約500A·。使 該多结晶矽園案化*只在預定領域形成胞板（cell plate) 83 〇 如上述製程所述完成DRAM装置之胞體（cell)部。然後 ，DRAM裝置可K配線連接邊霣路。K本應用例來說，並 非本質製程*故省略其說明。 Μ上所述製程製造之DRAM裝置，有Μ下優點。即，因 此上迷實施形戆1及2半導《装置之製造方法，製造楔形元 件分雛介電體51·該楔形元件分II介霄體51，在溝渠内部 不產生間隙（sea·)·而且•使該頂上部有良好平坦度•基 板1表面内有均勻之高度。此外•活性領域90内矽基板1之 本紙張尺度適用中國國家揉準（CNS)A4规格（ 210X297公嫠） 〇4 3 989 3 ________U___^--- (請先閱7#-背面之注意事項再填寫本頁) • 丁 H _ 經濟部智慧財產局員工消費合作社印製 A7 421 84 © B7 c 經濟部智慧財產局員工消費合作社印製 五、 發明説明（25 ) i j 表 面 平 坦 性 亦 高 〇 因 此 即 不 會 在 各 活 性 領 域間 產 生 電 氣 1 I 干 播 而 各 元 件 可 獨 立 動 作 使DRAM裝置成為可Μ實現 1 1 I 非 常 穩 定 動 作 之 裝 置 〇 請 先 閱 1 I 此 外 因 DRAM裝置係Μ上 述 實 腌 形 態 1或2半導體裝置 1 1 锖 1 之 製 造 方 法 製 造 係M CMP法或乾鈾刻法與CMP法組合 之 方 背 面 1 I 之 1 I 法 形 成 〇 與 習 用 之 利 用 溝 型 (t r e n c h)分離所形成之DRAM裝 注 意 1 1 事 1 置 相 比 本 發 明 具 有 成 本 更 低 » 而 且 可 Μ 更 高產 品 成 功 率 項 再 1 導 i 製造DRAH裝置 之 優 點 Q 尤 其 與 使 用 乾 鈾刻法與CMP 法 組 合 寫 本 頁 之 習 用 方 法 相 比 本 製 程 即 單 純 又 簡 單 使DRAM裝置實現 1 t I 更 一 步 的 低 價 格 化 〇 1 1 本 播 明 效 果 I 本 發 明 之 第 1 發 明 可 以 製 造 具 有 將 元 件 分離 領 域 由 介 1 訂 1 罨 價 所 形 成 之 半 導 體 裝 置 〇 具 有 可 製 造 在 超 微细 化 且 高 積 1 I 體 化 半 導 體 装 置 動 作 時 使 各 活 性 領 域 間 沒 有電氣干播 9 1 I 而 實 現 穩 定 動 作 之 半 導 體 裝 置 之 效 果 0 1 1 .線 而 且 本 發 明 之 第 1 發 明 中 上 述 介 電 體係 Μ 蝕 刻 與 t 成 膜 同 時 施 行 之 成 挺 瞬 法 形 成 故 與 溝 渠 之 開 口寬 度 <lw»- m 關 » I 1 - 可 在 全 部 溝 渠 内 Μ 相 同 m 厚 之 介 電 體 大 致 平坦 地 填 埋 1 而 且 當 該 開 P 寬 度 為 極 小 之 溝 時 亦 可 將 介 罨體 埋 入 溝 渠 1 1 内 部 而 不 產 生 間 隙 0 I 又 在 本 發 明 之 第 1 發 明 中 係 以 照 相 製 販技 術 將 硬 1 1 I m 罩 層 表 面 上 之 上 述 介 電 體 去 除 與 Μ 習 用 CMP 法 將 基 板 1 1 I 表 面 平 坦 化 Μ 形 成 溝 型 元 件 分 離 者 相 比 具 有可 製 造 含 有 1 1 其 高 度 ( 半 導 體 基 板 之 表 面 或 溝 底 部 至 該 元 件分 離 頂 上 部 1 1 本紙張尺度適用中國國家標準（CNS > A4规格（210X297公釐） 25 3989 3 421846 A7 B7 五、發明説明（26 ) 經濟部智慧財產局員工消費合作社印製 的置述用低價 介< 乾在因且得 所 髓於之果程 離裝上習且低 對程為法。而， 明 電當厚故製 分 體升用純之 暦製即 Ρ 形 k 下 發 介相» 述 5 件導提使單置 一除層CM情果形 2 述於定所第 元 半步與常裝 用去罩用之效情。第 前，預項以 。 形 埴 一 ，非體 使之遮習掉之的果之 之内有m3, 果 溝製進且程導 少體硬生磨} 刻效明 内域具~ 時效 之 法更而製半 至電-發起(1蝕之發 域領成項差之 JPHP葫？ 其瑪 中介時於一述被刻本 領性形 1僱刻 均 C 可法 * 實 覃述刻致S).上板》 述 性活亦第準蝕 部用，方比· 遮上姓不想有基實上 活述，明對» 全習純造相本 硬而乾ΜΗ 具份確與 述前域發生電 面Μ單製法成 在 * 該所 <只部體得 前向領本產介 表 與常的方理 ，膜在，膜不使電獲 在，之述在之 板 U 非率造管 為之故能蝕-會介可 係域內上使上 基1S程功製程 明刻，功抗明不之明 明領園 了即域 在 第製成置製 發蝕法實同發，t 發 發離範除如領 ) 之，品装減 2 被刻確連 2 層份 3 4 分之 Μ 例離 離 明比產體削 第易III的 •第軍充第 第件離所揮分 距。發相之専幅 之不乾膜時之遮要之。之元距。發件 之置本法置半大 明刻為蝕體明硬必明果明述之膜以元 >裝有方裝之以 發蝕^)抗霣發失將發效發前際蝕可使 面體遢造髓法可。本乾 Η 之介本淌 Μ 本同本由邊抗薄脅 a±導 製導 P* 化«5 刻磨’不可 相 ，準 2 外不 ί 半 之半CM廉格 霣第触研此在到 述 上對第以亦 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） 26 3 989 3 Β 421846 r_. -C- 經濟部智慧財產局員工消費合作社印製 五、發明説明（27 ) 而 旦 本 發 明 之 第 4 發 明 在 上 述 硬 避 單 曆 之 表 面 上 * 所 形 成 上 述 介 電 體 突 起 部 之 高 度 不 會 成 為 tb 該 裝 置 之 對 準 邊 際 之 2倍值或對準邊際之值與最小設計尺寸2分 之 1 的 值 之 合 計 之 值 兩 者 中 較 大 —- 方 之 值 更 大 之 值 所 具 備 能 氫 氟 酸 去 除 介 電 m 之 製 程 » 將 上 述 突 起 部 完 全 去 除 之 效 果 0 本 發 明 之 第 5 發 明 係 在 上 述 第 1至第4發 明 之 效 果 Μ 外 堪 有 前 述 T*Sft 遮 單 Iff# 價 之 膜 厚 bb 前 述 對 準 邊 際 之 2 倍 之 值 更 厚 很 多 所 以 在 以 氪 氟 酸 對 介 電 艚 去 除 製 程 有 不 會 使 溝 渠 內 部 之 介 電 體 % 亦 即 元 件 分 維 m 最 上 面 不 會 沈 下 到 基 板 表 面 位 置 Μ 下 之 效 果 0 本 發 明 之 第 6發明 係相鄰上述第2抗 蝕 m 間 之 距 離 比 該 半 導 體 裝 置 之 最 小 設 計 尺 寸 小 時 » 上 述 栢 鄰 第 2 抗 蝕 膜 間 領 域 上 之 介 電 賸 之 表 面 會 形 成 第 3 抗 蝕 膜 0 所 以 該 半 導 體 裝 置 之 製 造 不 會 產 生 比 最 小 設 計 尺 寸 更 小 的 圖 案 形 狀 0 因 此 除 了 具 有 上 述 本 發 明 之 第 1〜4發 明 所 述 效 果 外 ， 埵 有 不 必 嫌 小 設 計 尺 規 之 效 果 〇 本 發 明 之 第 7 發 明 可 獲 得 與 上 述 本 發 明 之 第 1〜6發 明 所 述 相 同 之 效 果 〇 本 發 明 之 第 8 發 明 > 在 半 導 體 基 板 内 所 形 成 複 數 個 溝 渠 内 埋 入 的 介 電 體 之 頂 上 部 均 為 平 坦 而 且 » 其 至 上 述 介 罨 體 頂 上 部 之 高 度 均 勻 所 以 半 導 體 基 板 上 之 上 述 表 面 及 介 電 髁 頂 上 部 上 可 Μ 形 成 平 坦 性 極 為 良 好 之 面 曆 間 絕 緣 膜 及 霣 極 配 線 磨 等 m Ο 而 且 當 該 裝 置 在 動 作 時 在 有 上 述 介 請 先 聞 線 3989 3 背ώ 之 注 意 事 項 再 填 本 頁 裝 訂 張 紙 本 國 國 中 用 適 釐 公 97 2 7 2 421 &4 6 A7 B7 間餌 件微 元超 成規 形實 所K 上哥 面有 表故 之 ， 方作 一 動 之定 0 0 導現 半實 述可 上 -), 援 28下干 W況氣 X5情霄 _之生 體產 、電不 五 果 效 之 置 裝 嫌 導 半 化明 體銳 積遛 高簡 且_ 化附 装戆裝 體狀鑲 導成導 半形半 1 渠 1 態溝態 形示形 施揭雎 實中實 為其為 囫 ，圈 1 圖 2 第面第 剖 級 之 程 過 各 中 程 製 造 製 置 之 程 過 各 中 程 製 造 製 置 之膜 程 蝕 。 過抗 憨各有 狀中成 之程形 膜製面 化造表 氣製個 矽置整 有裝之 積髗膜 堆導化 内半氣 渠 1 矽 溝態在 示形示 掲豳揭 中實中 其為其 I 麵 1 圈 CO 圓 面第面 剖 剖 級 級 半 1* 態 形 施 實 為 SB ο 4 態第 吠 之 杜 抗 將 示 揭 中 其 圔 面 剖 縱 半 110 形0 〇 實 態為 吠圈 之 5 域第 領 0 Μ全 示之 揭上 中域 其區 , 之 圓膜 面蝕 剖抗 縱有 第 矽 部 請 先 閱 Hl· 背 面 之 注· 意 事 項 再 頁 經濟部智慧財產局員工消費合作社印製 半 態 形 豳 實 為 圈 6 第 II ί ϋ ]- 體肜 體 U 化纽 導 _ 導a氧導 之 程 過 各 中 程 製 造0 置 装 分 件 元 型 溝 成 形 Μ 案 圖 成.‘ 之 程 過 各 中 程 缑 造 製 置 裝 成 形 未 使 單 塘 為 膜 蝕 之 〇 程 態過 狀各 之中 除程 去製 刻造 独製 11置 K裝

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 28 3989 3 訂

A A7 421846 B7五、發明説明（29) 之 程 過 各 中 程 製 。 造 慇製 狀置 之裝 渠髖 溝導 有半 成 2 形態 示形 掲施 中實 其為 * 圈 圈 9 面第 剖 級 之 程 。 過 態各 狀中 之程 膜製 化造 氧製 砂置 有裝 積體 堆導 内半 栗 2 溝態 示形 揭施 中實 其為 , 豳 圏10 面第 剖 縱 後 膜 蝕。 抗態 成狀 形之 面域 表領 涸嫌 整分 之件 膜元 化成 氧形 矽而 在 -示案 揭圖 中成 其形 , 膜 圓蝕 面抗 剖將 縱 ， 之被 程未 過將 各並 中 程罩 製遮 造為 製膜 置蝕 裝抗 體之 導圖 半10 2 第 態 K 形示 腌掲 實中 為其 圈 ， II圖 第面 剖 縱 矽 晶 结 多 出0 而 除 去 刻 蝕 1 膜 化 氧 矽 之 分。 部態 蔽狀 遮之 41面 瞑表 独15 抗膜 之殘 程由 遇去 各除 中並 程 -製 4 造膜 製蝕 置抗 裝之 趙圃 導11 半第 2 去 慇除 形示 施揭 實中 為其 圔 ， 12圖 第面 縱 形 所 > 模 化 氧 矽 之 部 蟠 上 5 1A0 矽 晶 结。 多戆 及狀 1B之 11 T1 辑11 化部 氧起 矽突 於之 留成 之 程 遇 各。 中態 程狀 製之 造15 製膜 置矽 裝晶 體结 導多 半除 2 去 態已 肜示 施揭 買中 為其 圖 13圖 第面 剖 0 (請先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 半刻物 2独化 態以氧 形示矽 施揭成 實中形 為其部 圃 ，内 14圓21 第面渠 剖满 縱在 態 1 形部 豳起 實突 為示 画顧 15式 第横 Μ 中 2 半 半 2 戆 形 梅 實 為 0 6 1. ο 第Β 明 說 « 除楔 « 。« 導去之 導1D辱 之並 程 ， 遇 _ 各化 中氧 程層 製下 埴之 製圈 置13 裝第 態 狀 之 體 電 介 離 分 件 元 形 其 圖 明 說 程0 造 製 置 裝 程 製 5 第 之 程 製 埴 製 置 裝 本紙張尺度適用中國囷家揉準（CNS ) A4規格（210X297公釐） 29 39893 I421,846 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（30 ) 第 17嚙 為 實 施 形 態 2 半 導 體 裝置製 造 製 程 中 第 4製程 之 ;照 相 製版 m 程 說 明 圈 〇 1 第 18ϋ 為 用 以 說 明 實 施 形 態 1及2之 應 用 例 分 別 表 示 半 導 體 裝置 製 造 製 程 中 各 過 程 之 級剖面 ten 圃 1 其 中 揭 示 在 P 型 矽 基 板1內部形成楔型元件分離介霣應51、 元件分離領 域 80及 活性 領 域 90 之 狀 態 0 第 19圖 為 用 Η 說 明 實 施 形 態 1及2之 應 用 例 » 分 別 表 示 半 専 體 裝置 製 造 製 程 中 客 程 之 嫌剖面 圖 1 其 .中 揭 示 僅 在 預 定 領 域形 成 位 元 線 配 線 72 之 狀 態。 第 20圓 為 用 Μ 說 明 實 施 形 態 1及2之 應 用 例 分 別 表 示 半 導 装置 製 造 製 程 中 各 通 程 之 嫌剖面 圔 « 其 中 揭 示 僅 在 預 定 領 域形 成 健 存 節 點 (81) 之 狀 慇。 第 21圈 為 用 說 明 資 施 形 態 1及2之 應 用 例 » 分 別 表 示 半 導 體 裝置 製 造 製 程 中 各 遇 程 之 縱剖面 圖 9 其 中 揭 示 僅 在 預 定 領 域形 成 胞 板 83 之 狀 態 0 第 22圖 為 習 用 半 導 體 裝 置 製 造製程 中 各 過 程 之 縱 剖 面 画 0 第 23圔 為 習 用 半 導 髖 裝 置 製 造製程 中 各 過 程 之強 剖 面 圖 0 第 24匾 為 習 用 半 導 體 装 置 m 造製程 中 各 通 程 之 m 剖 面 Η 〇 第 25· 為 習 用 半 導 體 装 置 製 造製程 中 各 程 之 嫌 剖 面 匾 0 第 26Η 為 習 用 半 導 « 装 置 製 造製程 中 各 遇 程 之 嫌 剖 面 請 先I 聞 I 褸 背I 面 I I { 事 項 再i 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X 297公釐） 30 39893 貪

A

訂 I I I A7 421846 B7 五、發明説明（3 1 ) 圓。 符諕銳明 1,101 半辱體基板 15 表面 2 下麕氧化膜（矽氧化瞑） 5 多结晶矽膜 6 硬塘箪靥 t (請先閲讀背面之注意事項再填寫本頁) .裝. 11 矽氧化膜（埋入氧化縝） IIA, 11C, UE 埋人氧化犋 IIB, 11D 矽氧化膜（突起部） 11F. 102, 111 , 111F, 111B 矽氧化瞋 1 1T 突起部 15, 15F 多结晶矽瞋 ； 16 硬遮罩層 20,20A.20C.20E,51,120,120A.120C.120E 元件分雄領域 21,121 溝渠 經濟部智慧財產局員工消費合作社印製 30,30B,30D,30F,90,130,130B,130D,130F 活性領域 41,41A,41E,41S 抗蝕膜 42 第2抗杜膜部份 43 第3抗牲膜部份 51 分離介 霣體 60 闸氧化 m 61 η型層 62 閛霣槿 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 31 39893 421846· .'.乂 A7 ' .['.v#::.:」_B7 '声、黄聪説明(3 2 ) 63 傷釋播緣膜 •v 71 靥間每族(矽氧化膜） 2 0 12 1 7 8 8 8 9 . 媒.鴒 〉:κ\'離黏 ‘ 分節 元件存 位元儲 a ''0,'··寸 膜膜 ' ;ν··;·,.Ύ 尺 矽錄'1|:\際計 化絕Κ邊設 氧間氮準小 氮唐矽對最 ------^^丨Γ装i (請先聞Tie背面之·注意事項再填寫本莧}

.1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家揉準< CNS ) 規格（210X297公釐） 32 3 989 3

Claims (1)

1. 421846 經濟部中央標準局負工福利委貝會印製 第 8711 0827 號 專 利 申 請 案 申 請 專 利 範 圔 修 正 本 (89年 7月4曰） 1 . 一 種 溝 渠 分 離 及 平 坦 化 之 半 導 體 裝 置 之 製 造 方 法 t 具 備 下 列 各 製 程 在 半 導 體 基 板 — m 表 面 上 形 成 至 少 由 — 曆 膜 所 構 成 硬 遮 罩 層 之 第 1製程； 將 刖 述 Τ7>» AS 遮 罩 層 表 面 内 由 預 定 領 域 至 前 述 基 板 — 部 份 蝕 刻 1 在 前 述 半 専 體 基 板 内 部 » 形 成 元 件 分 離 領 域 溝 渠 及 前 述 元 件 分 離 領 域 Μ 外 領 域 所 形 成 之 活 性 領 域 的 第 2製程； 在 刖 述 硬 遮 罩 層 之 前 述 表 面 上 及 前 述 溝 渠 內 部 » 以 同 時 施 行 蝕 刻 及 成 膜 之 成 膜 法 堆 積 介 電 體 將 前 述 介 電 ΜΛ 腊 埋 入 > > 刖 逑 溝 渠 内 部 至 與 刖 述. 硬 遮 罩 蘑 前 述 表 面 同 高 的 第 3製程； 至 少 在 前 述 元 件 分 雛 領 域 上 之 前 述 介 電 am 通 表 面 上 > 形 成 抗 蝕 膜 之 第 4製程； Μ > Γ,Ι 刖 述 抗 蝕 膜 為 遮 罩 » 將 未 形 成 前 述 抗 蝕 膜 之 JuA» 刖 述 活 性 領 域 上 之 前 述 介 電 體 去 除 之 第 5製程； 及 將 前 述 抗 独 膜 及 刖 述 硬 遮 罩 層 依 序 去 除 之 第 6製程= 2 .如 申 請 專 利 範 圍 第 1 項 之 溝 渠 分 離 及 平 坦 化 之 半 導 體 裝 置 之 製 造 方 法 其 中 月U 述 硬 m 罩 層 中 至 少 有 層 t 使 用 不 易 被 刖 述 介 電 體 乾 鈾 刻 所 蝕 刻 之 瞑 1 而 刖 述 第5 製 程 具 備 乾 蝕 刻 法 將 前 述 介 電 體 去 除 之 製 程 者 0 本紙張尺度速用中國躍家梯準（CNS )A4規格（210 X 297公董) 1 3 989 3 42l846 Η 體 導 半一 之含 化包 坦少 平至 及層 離罩 分遮 渠硬 溝述 之 前 項中 2 其 第 ’ 圍法 範方 利造 專製 請之 申 置 如裝 3 th TRs 層 者 膜 矽 晶 结 坦 平 及 離 分 渠 溝 之 項 任 中 項 3 至 1Λ- 第 園 範 利 專 請 Φ 如 含 包 程 製 4 第 述 前 中 其 法 方 造 製 之 置 裝 體 導 半 之 化 領 雛 分 件 元 述 前 由 上 揖 電 介 述 前 之 域 領 性 活 述 前 在 該 使 程 製 之 膜 触 抗 述 上 成 形 側 域 領 性 活 述 前 向 端 域 該 成 形 Μ 出 伸 圍 範 離 距 際 a 準 對 於 當 相 僅 在 膜 胜 抗 程 製 之 膜 蝕 抗 在 後 膜 蝕 抗 述 上 除 去 在 備 具 係 程 6 第 述 前 刻 蝕 體 電 介 述 上 將 酸 氟 氫Μ 前 之 層 罩 遮 -ί j 硬 述 上 除 去 槙 導 半 之 化 坦 平 及 離 分 渠 溝 之 項 4 第 ΓΕ 33 範 利 。 專 程請 製申 之如 5 上 比 為 厚 膜 之 層 罩 遮 fic 硬 述 上 中 其 法 方 造 製 之 置 裝 者 厚 更 值 倍 2 之 際 邊 準 對 述 體 導 半 之 化 坦 平 及 離 分 渠 溝 之 項 4 第 圍 範 利 專 請 如 6 之 間 膜 蝕 抗 述 上 之 接 鄰 相 當 中 其 法 方 造 製 之 置 裝 時 下% 寸 尺 計 設 最 之 置 裝 體 導 半 該 為 離 距 經濟部中央標準局員工福利委會印製 備 具 係 程 製 4 第 述 上 體 體形值 電 導，際 介 半厚邊 述 之膜準 上 化之對 之。坦曆述 上程 平罩前 域製及遮或 領之雜硬， 之膜 分述值 間蝕渠前之 膜抗溝將倍 蝕述之，2 抗上 項中之 述成 6 其際 上形第，邊 之也園法準 接上 範方對 鄰面利造述 相表專製前 在述請之比 上 申置為 之如装成 及前述最小設計尺寸之2分之1之值相加值中較大之值 | 本紙張尺度通用中躏β家楳準（CNS)A4規格（210父297公«) 2 39893 42 1846 ___. _ H3_ 的厚度更厚者。 8. —種溝渠分黼及平坦化之半導體裝置|具備： 半導體基板· 各在前述半導體一方之表面上形成向内至預定深 度而在前述半導體基板内部形成元件分雄領域的複數 個溝渠； 及在前述複數個溝渠各内部*無間隙地埋入至少 前述半導體基板前述一方之表面高度之複數個介電體； 前述複數個介電體各頂上部為平坦， 且前述複數個介罨體之各頂上部之高度，彼此均 勻為特激者。 經濟部中央標準局員工福利委貝會印製 本紙張尺度適用中國國家揉準（CNS )A4規格（210 X 297公f) 3 3 98 93