KR950000521B1 - 반도체 소자 분리방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자 분리방법

제 1 도 (a)~(h)는 이 발명에 따른 반도체 소자 분리 공정 순서를 나타낸 공정 순서도.

제 2 도 (a)~(d)는 종래의 공정 순서에 의한 반도체 소자 분리 공정 순서도이다.

본 발명은 반도체 집적 회로를 구현할 때 소자를 분리하는 방법에 관한 것으로서, 특히 소자 분리 기술을 사용하는 반도체 장치뿐만 아니라 미세화된 고집적 반도체 장치에 유용하게 적용될 수 있는 개선된 반도체 소자 분리 방법에 관한 것이다.

현재 가장 널리 알려진 반도체 소자 분리 기술은 소위 국부산화라고 하는 LOCOS 혹은 이 기술을 개량한 것들이며, 이것은 패드(pad) 산화막, 실리콘 나이트라이드(silicon nitride)막 따위를 마스크(mask)로 사용하여 실리콘 기판을 선택적으로 산화시켜 비활성 영역인 필드 산화막을 형성하는 기술이다. 비활성 영역에 대한 활성 영역이란 필드 산화막 사이의 반도체 소자 형성 영역을 의미하고 각각의 소자는 필드 산화막을 경계로 전기적으로 격리된다.

LOCOS 공정에서 대하여 발생할 수 있는 다수의 문제점을 해결하기 위해 개량 LOCOS 공정인 ALOCOS(Adbanced-LOCOS) 공정을 사용할 수 있는데, 이는 앞에서 설명한 기술 내용과 같이 필드 산화막을 성장시킬때 마스킹층으로 패드 산화층과 폴리실리콘(poly-silicon)층 및 실리콘 나이트라이드층을 사용하여 국부산화사키는 기술이다. 이에 따른 실례로는 첨부한 도면인 제 1 도에서와 같이 특허 ALOCOS 공정으로서 선택적 폴리실리콘 산화 기술(이하 SEPOX라 함)을 채택한다.

반도체 소자의 크기가 미세화함에 따라 버드 비크(bird's beak)영역이 생기지 않도록 소자를 분리하려는 노력 끝에 얻어진 것 중 하나가 언급한 SEPOX이며, 이 기술은 선택 산화 방법과는 달리 기판을 산화하는 대신 버퍼 산화층과 질화 실리콘층 사이에 다결정 실리콘층을 넣어 그 다결정 실리콘층을 산화하여 필드 산화막으로 만드는 것이 주요 내용이다. 그 내용은 아래에서 상세히 기술한다.

먼저, 제 2 도 (a)에서 예를들면 비교적 저저항률의 P형 기판(1)위에 잇달아 3개의 층, 즉, 패드 산화층(3), 다결정 실리콘층(5), 그리고 버퍼층으로서의 질화층(7)을 형성한다. 이때 쌓인 층의 두께는 참조 부호 3,5,7순으로 각각 500Å, 1000Å, 1500Å 정도가 적당하다.

다음, 제 2 도 (b)에 도시한 바와같이 비활성 영역, 즉, 필드 산화막이 형성될 부분에 개구부(9)를 형성한다. 상기 개구부(9)는 이를테면 통상의 사진 식각법으로 질화층(7)을 건식 식각하여 다결정 실리콘층(5)을 노출시켜 형성한다.

이어서, 내압 특성을 강하게 하기 위하여 상기 개구부(9)를 통하여 기판 계면 밑으로 보론 이온을 주입한다.

제 2 도 (a),(b)는 상기 내용의 공정이 진행된 후의 단면을 도시한 것이다. 이어서, 제 2 도 (c)와 같이 습식 산화법으로 필드 산화막(10)을 성장시킨다. 그리고 잔류하고 있는 질화층(7)을 인산으로 식각하고, 폴리실리콘층(5)을 건식 식각한 후, 패드 산화층(3)을 습식 식각함으로써 바라는 필드 산화막을 얻게 된다.

이와같이 SEPOX 기술을 사용하여 소자 분리용 필드 산화막을 형성하면, 기존의 LOCOS 공정에 따른 구조보다 새부리 형상으로 불리우는 버드 비크 및 미세패턴, 예를들면 0.5㎛급 이하의 반도체 장치에서 발견되는 3차원 산화층 효과와 같은 문제들을 폴리실리콘층을 산화시키는 소요 시간에 의해 다소 해소되나, 좁은 면적에 많은 소자를 형성하려는 경향에 따라 활성 영역이 침식당하는 원인인 버드비크를 효과적으로 감소시키는 것이 만족스럽지 않다.

더우기, 제 2 도(b)의 과정에서 제기되는 문제점은 폴리실리콘층 및 패드산화층을 따라 폴리실리콘 입자(grain)를 중심으로 산소가 소비되므로 버드비크 부분이 요철 형상으로 불규칙하게 산화된 모양을 갖게 되어, 앞서 제기한 문제점과 같이, 소자가 형성되는 영역인 활성 영역으로 버드 비크가 불규칙하게 침식함에 따라 그 침식 거리가 일정하지 않고, 이에 따라 후에 형성되는 소자의 특성이 저하하고, 신뢰도가 떨어진다.

요약하면, 언급한 ALOCOS 기술은 종래의 LOCOS 공정 기술에서 발생하는 문제를 다소 개선하나, 3차원 산화층, 버드 비크, 필드 산화막과 활성 영역과 그 계면의 물리적 형태(morphology), 층간 삽입층인 폴리실리콘층과 버퍼층인 질화층 사이의 자연 산화로 인한 불규칙한 산화막 형성 등의 공정 진행상의 문제로 고집적화 기술로는 적합하지 않은 것이다.

또한 제 2 도(c)의 단계에서 질화막(7)과 폴리실리콘층(5)을 습식 및 건식 식각 방법으로 각각 제거하고, 활성 영역에 대해서 스트레스로 인한 손상을 받은 기지 실리콘층을 없애기 위해서 도시는 없으나 기지 실리콘 영역 활성화에 대해 희생 산화후, 산화막을 모두 제거한다. 이때 이러한 공정에서 필드 산화막도 상당한 두께로 식각되어 필드 산화막의 두께가 작아진다. 그런데 칩 영역상에 필드 산화막이 차지하는 영역이 협소해질 때 필드 산화막의 두께 또한 비교적 작게 형성되는 것인데, 활성 영역을 위한 산화막을 제거함에 따라 비교적 얇은 두께의 필드 산화막의 두께가 더욱 얇아지게 된다. 이것은 기생 MOS 소자를 형성할 수 있게 하는 요인이 될 수 있기 때문에 소자 분리 특성의 악화를 초래할 수 있다.

본 발명은 이와같은 제문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 고집적화를 위한 반도체 장치 제조에 적합하도록 소자 분리 영역의 버드 비크가 활성 영역으로 침투하는 것을 억제하고 충분한 두께의 필드 산화막을 유지하도록 하는 미세한 구조에 적합한 반도체 소자 분리 방법을 제공하는 것이다.

더우기 이 발명은 기판 깊이 방향으로 필드 산화막이 리세스(recess)되는 정도를 완화시켜 이로 인한 스트레스에 기인한 누설 전류를 감소시키고, 또한 필드 산화막 형성후에 수행되는 다양한 공정에서 산화막을 식각 할 때에도 필드 산화막의 두께를 충분히 유지하도록 하는 소자 분리 방법을 제조하고자 하는 목적을 가지고 있다.

이와같은 본 발명의 목적을 실현하기 위한 공정 순서는, 반도체 기판 위에 산화막, 제 1 실리콘층, 질화막을 차례로 적층하고 상기 제 1 실리콘층을 노출하는 개구부를 상기 질화막 내에 형성하는 단계, 상기 개구부의 저부와 측부 및 상기 질화막 상에 제 2 실리콘층을 형성하는 단계, 포토레지스트를 상기 제 2 실리콘층 상에 코팅하고 에치백하여 상기 제 2 실리콘층이 형성된 상기 개구부 내에 잔류시키는 단계, 상기 개구부 내에 잔류된 포토레지스트를 식각 마스크로 사용하여 상기 제 2 실리콘층을 식각하여 상기 질화막을 노출시키고 개구부 내에 제 2 실리콘층을 잔류시키는 단계, 및 상기 포토레지스트를 제거하고 상기 개구부 내에 잔류한 상기 제 2 실리콘층과 제 1 실리콘층을 산화시키는 단계로 이루어진다.

본 발명의 공정에 대해 첨부한 제 1 도 (a)~(h)를 참조하여 아래에서 상세히 설명한다.

언급하였듯이 본 발명은 포토레지스트 식각 공정을 포함시켜 이후 형성되는 필드 산화막의 두께를 충분히 증가시키므로써 고집적화되는 반도체 장치 실현시 장치간 분리 기능을 강화하고자 하는 것이다.

반도체 소자를 형성하기에 앞서 반도체 칩상의 적당한 위치에서 소자 분리 영역을 마련하여야 한다.

이를 위해서 먼저 제 1 도(a)에 도시한 바와같이, 준비된 반도체 기판(11)상에 3중층, 즉, 패드 산화막(13)과 제 1 실리콘층(15)과 질화막17)을 차례로 적층한다. 상기 제 1 실리콘층(15)은 비정질 상태 또는 다결정 상태의 실리콘층으로 1,000Å~1,500Å 정도의 두께로 저압 화학기상증착(LPCVD)방법으로 형성하고, 이 위의 질화막(17)은 1,000Å~3,000Å 정도의 두께로 동일한 공정으로 형성한다.

형성된 각 층을 공정중의 기능면에서 살펴보면, 패드 산화막(13)은 질화막(17)에 대해 기판에 가해지는 스트레스를 완화하기 위한 완충제의 역할을 하고, 그 위의 실리콘층(15)은 버퍼층 또는 이후 필드 산화막을 형성할 때 사용될 층이며, 질화막(17)은 마스킹층으로서 기판 상에 소자 분리 영역을 여는 개구부를 형성할 때에 이용되는 층이다. 그런데 액티브 사진 식각 시 큰 단차가 요구될 때는 이를 고려하여 질화막(17)상에 CVD 기법에 의한 산화막을 더 형성할 수도 있다.

제 1 도 (b)와 같이 포토레지스트층을 스핀 코팅하고 마스크를 이용하여 노광, 현상하여 필드 산화막이 형성될 부분의 질화막(17)을 노출시킨 후, 노출된 질화막(17)을 다시 제 1 실리콘층(13)이 노출되도록 RIE(Reactive Ion Etching)와 같은 건식 식각 방법으로 식각하여 개구부(19)를 형성하고, 사용된 포토레지스트층을 제거한다.

이어서, 제 1 도(c)에 도시한 바와같이 기판 전면에 폴리실리콘 따위로 제 2 실리콘층(21)을 100~3,000Å 범위의 적정 두께로 적층한다. 그러면, 개구부(19)내에 제 2 실리콘층(21)에 의한 웰(well)(23)이 형성된다. 이때 질화막(17)의 두께와 제 2 실리콘층(21)의 두께가 웰(23)의 크기에 영향을 미치므로, 웰(23)의 크기를 조절하기 위하여 제 2 실리콘층(21)의 두께를 상기 범위 내에서 적절히 선택한다. 본 발명이 64M급의 고집적 반도체 기억장치의 특히 적합하게 활용될 수 있다는 점을 고려할 때, 필요한 소자 분리 영역의 크기에 대응하는 개구부(23)의 폭(W)이 좁으므로 개구부(19)내에 형성되는 제 2 실리콘층(21)의 두께는 웰(23)이 형성되는 정도로 하여 형성될 수 있다.

상기와 같이 하여 형성된 웰(23)은 제 1 도(d)와 같이 포토레지스트층(25)을 웰(23)을 덮을 수 있는 충분한 두께로 스핀 코팅한다.

다음, 포토레지스층(25)을 이방성 식각법으로 식각하되, 제 1 도(e)의 점선부분과 같이, 웰(23)의 내부에는 포토레지스트가 남아 있고 웰(23)의 상측 측벽부(24A) 및 기타 웰(23) 이외의 부분에서는 제 2 실리콘층(21)이 노출되도록 한다.

이어서 상기 웰(23)내에 남아 있는 포토레지스트를 마스크로 하여 이방성 식각법으로 제 2 실리콘층(21)을 질화막(17)이 노출되도록 건식 식각하면, 개구부(19)내에 제 2 실리콘층이 남아 있게 되고 이 남은 제 2 실리콘층은 개구부(19)의 측벽에 대해 마치 두개의 스페이서가 개구부(19)의 바닥에서 이어져 있는 형상을 하게된다.

여기서 남은 포토레지스트층(25)을 스트립하면 제 1 도(f)에 도시한 바와같이 질화막(17)으로 지지되는 개구부(19)내에 남은 제 2 실리콘층(21)의 표면이 노출된다.

이때 남은 제 2 실리콘층(21)은 제 1 실리콘층(15)과 함께 두께가 두꺼운 실리콘층을 이루게 된다. 이 상태에서 채널 저지층의 형성을 위해서 개구부(19)를 통해서 기판과 동일 도전형의 이온을 기판가지 주입한다. 그러면, n⁺또는 p⁺의 불순물층이 이루어지고 개구부(19) 측벽과 질화막(17)측에서는 이온의 길이 방향 진행이 저지되므로 소자 분리 영역에서만 채널 저지층(27)이 형성된다. 도면에서는 기판이 p형일때 p⁺층이 형성된 예를 도시하고 있다.

이어서 제 1 도(g)와 같이, 상기 개구부(19)내에 남은 제 2 실리콘층(21)을 습식 산화법으로 산화시켜 산화막을 형성한다. 이때 산화막은 실리콘층의 Si를 소모하면서 점차 산화막이 되므로 먼저 남은 제 2 실리콘층(21)이 산화되고 이어서 개구부에 대응하는 범위로 제 1 실리콘층(15)이 산화되기 때문에, 남은 제 2 실리콘층(21)이 산화 성장할 때에는 측면 성장없이 즉 버드비크가 생기지 않고 성장하고 제 1 실리콘층(15)이 산화될 때에만 버드브크가 옆으로 생긴다.

남은 제 2 실리콘층의 산화에 이온 제 1 실리콘층의 산화로 버드 비크가 종래보다 크게 감소하고, 또, 제 1 도(g)에서 볼 수 있듯이, 필드 산화막이 기판 방향으로 리세스된 정도가 크지 않으므로 이로 인한 스트레스가 경감되어 접합 누설 전류가 감소할 수 있으며, 형성된 필드 산화막(28)의 수직 두께가 상대적으로 두꺼우므로 후속 공정에서 공정의 여유가 확보된다.

이어서 제 1 도 (h)와 같이 공정 도중 질화막(17)위에 형성된 기생산화층, 질화막(17) 및 산화하지 않은 제 1 실리콘층(15)을 스트립하여 제거한 다음, 희생산화를 행하고 이때 생긴 산화막을 제거하면 본 발명에 따른 실시예가 완성된다. 이때 얻을 수 있는 필드 산화막(28)의 두께는 더욱 증가한다.

이러한 버드 비크를 억제하고 필드산화막을 두껍게 형성함으로써, 직접회로의 집적도가 높아지면서 나타나는 필드 산화막의 두께 감소 현상과 3차원 효과 현상등을 억제할 수 있으며 산화막을 형성할 때에 주로 개구부내의 다결정 실리콘층을 산화시키므로 산화시간이 줄고 버드 비크 문제 또한 해소된다.

그리고 필드 산화막이 리세스된 정도가 크지 않으므로 스트레스로 인한 누설 전류가 감소하며, 필드 산화막 형성후의 습식 식각 공정, 특히 산화막 식각 시에도 두꺼운 필드 산화막은 그 식각된 정도를 수용하므로 공정 여유가 확보된다.

Claims (9)

1. 반도체 기판(11) 위에 산화막(13), 제 1 실리콘층(15), 질화막(17)을 차례로 적층하고 상기 제 1 실리콘층(15)을 노출하는 개구부(19)를 상기 질화막(17)내에 형성하는 단계, 상기 개구부(19)의 바닥과 측부 및 상기 질화막(17)상에 제 2 실리콘층(21)을 형성하는 단계, 포토레지스트를 상기 제 2 실리콘층(21)상애 코팅하고 에치백하여 상기 제 2 실리콘층(21)이 형성된 상기 개구부(19)내에 잔류시키는 단계, 상기 개구부(19)내에 잔류된 포토레지스트를 식각 마스크로 사용하여 상기 제 2 실리콘층(21)을 식각하여 상기 질화막(17)을 노출시키고 개구부 내에 제 2 실리콘층(21)을 잔류시키는 단계, 그리고 상기 포토레지스트를 제거하고 상기 개구부(19)내에 잔류한 상기 제 2 실리콘층(21)과 제 1 실리콘층(15)을 산화시키는 단계를 포함하는 반도체 소자 분리 방법.
2. 제 1 항에 있어서, 상기 제 1 실리콘층(15)은 비정질 또는 다결정 실리콘층인 반도체 소자 분리 방법.
3. 제 1 항에 있어서, 상기 개구부(19) 형성전의 질화막(17)상에 화학기상 증착에 의해 산화막을 형성하여 상기 개구부(19)의 단차를 크게하는 단계를 더 포함하는 반도체 소자 분리 방법.
4. 제 1 항에 있어서, 상기 질화막(17)은 1,500~3,000Å의 두께로 형성하고 상기 개구부(19)내 상기 제 2 실리콘층(21)은 100~3,000Å의 두께로 형성하는 반도체 소자 분리 방법.
5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 제 2 실리콘층(21)은 다결정 실리콘층인 반도체 소자 분리 방법.
6. 제 1 항에 있어서, 상기 개구부(19)내에 잔류되는 포토레지스트를 에치백하는 단계에서 상기 포토레지스트를 과도 식각하여 상기 개구부(19)내의 상측 측부에 형성된 제 2 실리콘층(21)을 노출시키는 반도체 소자 분리 방법.
7. 제 1 항 또는 제 6 항에 있어서, 상기 제 2 폴리실리콘층(21)이 식각되어 상기 개구부(19)내의 측부에서 스페이서로 형성되는 반도체 소자 분리 방법.
8. 제 1 항에 있어서, 상기 제 2 실리콘층(21)이 잔류한 개구부(19)내에 기판과 동일 도전형의 이온을 주입하여 상기 기판(11)내에 채널 저지층을 형성하는 단계를 더 포함하는 반도체 소자 분리 방법.
9. 제 1 항에 있어서, 상기 제 2 실리콘층(21)과 제 1 실리콘층(15)을 산화시킨 후 상기 질화막(17)과 제 1 실리콘층(15)을 제거하고 기판 전면을 희생산화시키는 단계와 상기 희생산화막을 스트립하여 필드산화막(28)을 완성하는 단계를 더 포함하는 반도체 소자 분리 방법.