JP2012034350A - 固体撮像装置及び撮像システム - Google Patents

Abstract

【課題】互いに感度が異なる画素を含む固体撮像装置において、画素間の感度のばらつきを低減する技術を提供することを目的とする。
【解決手段】各々が光電変換素子を有する複数の画素と、複数の画素の信号を増幅して出力する増幅回路とを備える固体撮像装置が提供される。複数の画素は、第１感度を有する第１光電変換素子を含む第１画素と、第１感度よりも高い第２感度を有する第２光電変換素子を含む第２画素とを含む。増幅回路は、第１画素から出力された信号を第１ゲインで増幅し、第２画素から出力された信号を第１ゲインよりも小さい第２ゲインで増幅する。
【選択図】図７

Description

本発明は固体撮像装置及び撮像システムに関する。

近年、固体撮像装置に用いられるセンサパネルの大型化が進んでいる。センサパネルの大型化に伴って、複数の撮像素子ブロックをタイル状に貼り合わせることによって大型のセンサパネルを実現する技術が一般的になっている。複数の撮像素子ブロックを貼り合わせる際にいくつかの問題が生じることが知られている。特許文献１は、走査回路等が画素アレイの外周部に配置された撮像素子ブロックを貼りあわせた場合に、撮像素子ブロック間にライン欠陥が生じてしまうことを問題とする。この問題を解決するために、特許文献１では、図７に示されるように、単位セル内に走査回路等を配置する。単位セル内に走査回路等を配置した結果、走査回路等を含む単位セルの光電変換素子の平面視における面積は、走査回路等を含まない単位セルの光電変換素子の平面視における面積よりも小さくなる。また、特許文献２では、撮像素子ブロックの間の隙間を挟んで隣接する画素の間隔は、撮像素子ブロック内で隣接する画素の間隔よりも広くなるため、画像に歪みが生じることを問題とする。この問題を解決するために、特許文献２では図７に示されるように、撮像素子ブロックの縁に最も近い画素の光電変換素子の平面視における面積を他の画素の光電変換素子のものよりも小さくする。それにより、複数の撮像素子ブロックにわたって光電変換素子の重心間の距離を均一にしている。

特開２００２−９０４６２号公報 特開２００２−４４５２２号公報

上述のように、光電変換素子の面積が異なる画素を固体撮像装置が含む場合に、画素間で感度のばらつきが生じてしまう。さらに、上述の構成に関わらず、画素の感度が異なる場合がある。そこで、本発明は、互いに感度が異なる画素を含む固体撮像装置において、画素間の感度のばらつきを低減する技術を提供することを目的とする。

上記課題に鑑みて、本発明の一つの側面に係る固体撮像装置は、各々が光電変換素子を有する複数の画素と、前記複数の画素の信号を増幅して出力する増幅回路とを備える固体撮像装置であって、前記複数の画素は、第１感度を有する第１光電変換素子を含む第１画素と、前記第１感度よりも高い第２感度を有する第２光電変換素子を含む第２画素とを含み、
前記増幅回路は、前記第１画素から出力された信号を第１ゲインで増幅し、前記第２画素から出力された信号を前記第１ゲインよりも小さい第２ゲインで増幅する
ことを特徴とする。

本発明の別の側面に係る固体撮像装置は、各々が光電変換素子と前記光電変換素子の容量値を増やすように前記光電変換素子に接続された補助容量とを有する複数の画素と、前記複数の画素の信号を増幅して出力する増幅回路とを備える固体撮像装置であって、前記複数の画素は、第１感度を有する第１光電変換素子を含む第１画素と、前記第１感度よりも高い第２感度を有する第２光電変換素子を含む第２画素とを含み、前記第１光電変換素子に接続された補助容量の容量値は、前記第２光電変換素子に接続された補助容量の容量値よりも小さいことを特徴とする。

上記手段により、互いに感度が異なる画素を含む固体撮像装置において、画素間の感度のばらつきを低減する技術が提供される。

本発明の実施形態の固体撮像装置の概略構成例を説明する図。 本発明の実施形態の撮像ブロックの構成例を説明する図。 本発明の実施形態の画素の構成例を説明する図。 本発明の実施形態のシフトレジスタの構成例を説明する図。 本発明の実施形態のタイミングチャートの一例を説明する図。 本発明の実施形態の２種類の単位セルを説明する図。 本発明の別の実施形態の画素の構成例を説明する図。 本発明の別の実施形態の２種類の光電変換素子の説明する図。 本発明の別の実施形態の２種類の光電変換素子の説明する図。 本発明の別の実施形態の撮像ブロックの構成例を説明する図。 本発明の他の実施形態の撮像ブロックの構成例を説明する図。 本発明の実施形態の放射線撮像システムを例示する図。

＜第１実施形態＞
図１を参照しながら本発明の１つの実施形態としての固体撮像装置１００の概略構成を説明する。固体撮像装置１００は、例えば、複数の撮像ブロック１０１を配列して構成されうる。この場合、複数の撮像ブロック１０１の配列によって１つの撮像領域を有するセンサパネルＳＰが形成されうる。複数の撮像ブロック１０１は、支持基板１０２の上に配置されうる。固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、当該１つの撮像ブロック１０１によってセンサパネルＳＰが形成される。複数の撮像ブロック１０１の各々は、例えば、半導体基板に回路素子を形成したものであってもよいし、ガラス基板等の上に半導体層を形成し、その半導体層に回路素子を形成したものであってもよい。複数の撮像ブロック１０１の各々は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する。

固体撮像装置１００は、例えば、Ｘ線等の放射線の像を撮像する装置として構成されてもよいし、可視光の像を撮像する装置として構成されてもよい。固体撮像装置１００が放射線の像を撮像する装置として構成される場合は、典型的には、放射線を可視光に変換するシンチレータ１０３がセンサパネルＳＰの上に設けられうる。シンチレータ１０３は、放射線を可視光に変換し、この可視光がセンサパネルＳＰに入射し、センサパネルＳＰ（撮像ブロック１０１）の各光電変換素子によって光電変換される。

次に、図２を参照しながら各撮像ブロック１０１の構成例を説明する。なお、固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、１つの撮像ブロック１０１を固体撮像装置として考えることができる。撮像ブロック１０１は、複数の行および複数の列を構成するように複数の画素２０１が配列され、複数の列信号線２０８ａが配置された画素アレイＧＡを有する。複数の画素２０１の各々は、光電変換素子（例えば、フォトダイオード）２０２と、光電変換素子２０２で発生した電荷に応じた信号（光信号）を列信号線２０８ａに出力する画素内読出回路２０３とを含む。画素アレイＧＡには、複数の列信号線２０８ｂが更に配置されてもよく、画素内読出回路２０３は、画素内読出回路２０３のノイズを列信号線２０８ｂに出力するように構成されうる。行方向に沿って隣接する２つの画素２０１のそれぞれにおける画素内読出回路２０３は、例えば、当該２つの画素２０１の境界線を対称軸として線対称に配置されうる。

撮像ブロック１０１は、垂直走査回路２０４と水平走査回路２０５とを含む。垂直走査回路２０４は、例えば、隣接する２つの列の光電変換素子２０２の間に配置されうるが、画素アレイＧＡにおける最も外側の列の光電変換素子２０２の外側に配置されてもよい。垂直走査回路２０４は、例えば、第１クロックＣＬＫ１に従ってシフト動作する垂直シフトレジスタを含み、垂直シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の行を走査する。垂直シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第１クロックＣＬＫ１に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する行が、選択されるべき行である。

水平走査回路２０５は、例えば、隣接する２つの行の光電変換素子２０２の間に配置されうるが、画素アレイＧＡにおける最も外側の行の光電変換素子２０２の外側に配置されてもよい。水平走査回路２０５は、例えば、第２クロックＣＬＫ２に従ってシフト動作する水平シフトレジスタを含み、水平シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の列を走査する。水平シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第２クロックＣＬＫ２に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する列が、選択されるべき列である。

垂直走査回路２０４は、垂直シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位垂直走査回路ＶＳＲを垂直方向に配列して構成されうる。各単位垂直走査回路ＶＳＲは、ある列（図２では、最も左側の列（即ち、第１列）。）に属する画素の光電変換素子２０２とその列に隣接する列（図２では、左側から２番目の列（即ち、第２列）。）に属する画素の光電変換素子２０２とによって挟まれる領域に配置されうる。各単位垂直走査回路ＶＳＲは、垂直シフトレジスタを通してパルスが転送されてくると、それが属する行の画素２０１が選択されるように、行選択信号ＶＳＴをアクティブレベルに駆動する。選択された行の画素２０１の光信号、ノイズは、それぞれ列信号線２０８ａ、２０８ｂに出力される。ここで、図２では、列信号線２０８ａと列信号線２０８ｂとが１本の線で示されている。水平走査回路２０５、垂直走査回路２０４の不図示の入力端子には、パルス信号（スタートパルス）ＰＵＬＳＥ１、ＰＵＬＳＥ２がそれぞれ供給される。

水平走査回路２０５は、水平シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位水平走査回路ＨＳＲを水平方向に配列して構成されうる。各単位水平走査回路ＨＳＲは、１つの行（図２では、上から４番目の行（即ち、第４行）。）に属する隣接する２つの画素からなる各対（第１列の画素と第２列の画素からなる対、第３列の画素と第４列の画素からなる対、・・・。）における２つの光電変換素子２０２によって挟まれる領域に配置されている。しかし、各単位水平走査回路ＨＳＲは、列方向に隣接する２つの画素における２つの光電変換素子２０２によって挟まれる領域には配置されていない。このような構成は、列方向における光電変換素子２０２間の隙間を小さくするために有利である。単位水平走査回路ＨＳＲは、水平シフトレジスタを通してパルスが転送されてくると、それが属する列が選択されるように、即ち、当該列の列信号線２０８ａ、２０８ｂが水平信号線２０９ａ、２０９ｂに接続されるようにスイッチ２０７を制御する。即ち、選択された行の画素２０１の光信号、ノイズが列信号線２０８ａ、２０８ｂに出力され、選択された列（即ち、選択された列信号線２０８ａ、２０８ｂ）の信号が水平信号線２０９ａ、２０９ｂに出力される。これによりＸＹアドレッシングが実現される。水平信号線２０９ａ、２０９ｂは、出力アンプ２１０ａ、２１０ｂの入力に接続されていて、水平信号線２０９ａ、２０９ｂに出力された信号は、出力アンプ２１０ａ、２１０ｂによって増幅されてパッド２１１ａ、２１１ｂを通して出力される。

画素アレイＧＡは、それぞれ画素２０１を含む複数の単位セル２００が複数の行および複数の列を構成するように配列されたものとして考えることができる。単位セル２００は、いくつかの種類を含みうる。ある単位セル２００は、単位垂直走査回路ＶＳＲの少なくとも一部分を含む。図２に示す例では、２つの単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでいるが、１つの単位セル２００が１つの単位垂直走査回路ＶＳＲを含んでもよいし、３以上の複数の単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでもよい。他の単位セル２００は、単位水平走査回路ＨＳＲの少なくとも一部分を含む。図２に示す例では、１つの単位セル２００が１つの単位水平走査回路ＨＳＲを含んでいるが、複数の単位セル２００の集合が１つの単位水平走査回路ＶＳＲを含んでもよい。他の単位セル２００は、単位垂直走査回路ＶＳＲの少なくとも一部分および単位水平走査回路ＨＳＲの少なくとも一部分を含む。他の単位セル２００としては、出力アンプ２１０ａの少なくとも一部分を含む単位セル、出力アンプ２１０ｂの少なくとも一部分を含む単位セル、スイッチ２０７を含む単位セルなどを挙げることができる。

図３を参照しながら各画素２０１の構成例を説明する。前述のとおり、画素２０１は、光電変換素子２０２と、画素内読出回路２０３とを含む。光電変換素子２０２は、典型的にはフォトダイオードでありうる。画素内読出回路２０３は、例えば、第１増幅回路３１０、クランプ回路３２０、光信号サンプルホールド回路３４０、ノイズサンプルホールド回路３６０、第２増幅回路のＮＭＯＳトランジスタ３４３、３６３、行選択スイッチ３４４、３６４を含みうる。

光電変換素子２０２は、電荷蓄積部を含み、該電荷蓄積部は、第１増幅回路３１０のＰＭＯＳトランジスタ３０３のゲートに接続されている。ＰＭＯＳトランジスタ３０３のソースは、ＰＭＯＳトランジスタ３０４を介して電流源３０５に接続されている。ＰＭＯＳトランジスタ３０３と電流源３０５とによって第１ソースフォロア回路が構成されている。ＰＭＯＳトランジスタ３０３によってソースフォロア回路を構成することは、１／ｆノイズの低減に有効である。ＰＭＯＳトランジスタ３０４は、そのゲートに供給されるイネーブル信号ＥＮがアクティブレベルになるとオンして第１ソースフォロア回路を動作状態にするイネーブルスイッチである。第１増幅回路３１０は、電荷電圧変換部ＣＶＣの電位に応じた信号を中間ノードｎ１に出力する。

図３に示す例では、光電変換素子２０２の電荷蓄積部およびＰＭＯＳトランジスタ３０３のゲートが共通のノードを構成していて、このノードは、該電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧変換部ＣＶＣとして機能する。即ち、電荷電圧変換部ＣＶＣには、該電荷蓄積部に蓄積された電荷Ｑと電荷電圧変換部ＣＶＣが有する容量値Ｃとによって定まる電圧Ｖ（＝Ｑ／Ｃ）が現れる。電荷電圧変換部ＣＶＣは、リセットスイッチとしてのＰＭＯＳトランジスタ３０２を介してリセット電位Ｖｒｅｓに接続されている。リセット信号ＰＲＥＳがアクティブレベルになると、ＰＭＯＳトランジスタ３０２がオンして、電荷電圧変換部ＣＶＣの電位がリセット電位Ｖｒｅｓにリセットされる。

クランプ回路３２０は、リセットした電荷電圧変換部ＣＶＣの電位に応じて第１増幅回路３１０によって中間ノードｎ１に出力されるノイズをクランプ容量３２１によってクランプする。つまり、クランプ回路３２０は、光電変換素子２０２で光電変換により発生した電荷に応じて第１ソースフォロア回路から中間ノードｎ１に出力された信号から、このノイズをキャンセルするための回路である。この中間ノードｎ１に出力されるノイズはリセット時のｋＴＣノイズを含む。クランプは、クランプ信号ＰＣＬをアクティブレベルにしてＰＭＯＳトランジスタ３２３をオン状態にした後に、クランプ信号ＰＣＬを非アクティブレベルにしてＰＭＯＳトランジスタ３２３をオフ状態にすることによってなされる。クランプ容量３２１の出力側は、ＰＭＯＳトランジスタ３２２のゲートに接続されている。ＰＭＯＳトランジスタ３２２のソースは、ＰＭＯＳトランジスタ３２４を介して電流源３２５に接続されている。ＰＭＯＳトランジスタ３２２と電流源３２５とによって第２ソースフォロア回路が構成されている。ＰＭＯＳトランジスタ３２４は、そのゲートに供給されるイネーブル信号ＥＮ０がアクティブレベルになるとオンして第２ソースフォロア回路を動作状態にするイネーブルスイッチである。

光電変換素子２０２で光電変換により発生した電荷に応じて第２ソースフォロア回路から出力される信号は、光信号として、光信号サンプリング信号ＴＳがアクティブレベルになることによってスイッチ３４１を介して容量３４２に書き込まれる。電荷電圧変換部ＣＶＣの電位をリセットした直後にＰＭＯＳトランジスタ３２３をオン状態とした際に第２ソースフォロア回路から出力される信号は、ノイズである。このノイズは、ノイズサンプリング信号ＴＮがアクティブレベルになることによってスイッチ３６１を介して容量３６２に書き込まれる。このノイズには、第２ソースフォロア回路のオフセット成分が含まれる。

垂直走査回路２０４の単位垂直走査回路ＶＳＲが行選択信号ＶＳＴをアクティブレベルに駆動すると、容量３４２に保持された信号（光信号）が第２増幅回路のＮＭＯＳトランジスタ３４３および行選択スイッチ３４４を介して列信号線２０８ａに出力される。また、同時に、容量３６２に保持された信号（ノイズ）が第２増幅回路のＮＭＯＳトランジスタ３６３および行選択スイッチ３６４を介して列信号線２０８ｂに出力される。第２増幅回路のＮＭＯＳトランジスタ３４３は、列信号線２０８ａに設けられた不図示の定電流源とソースフォロア回路を構成する。同様に、第２増幅回路のＮＭＯＳトランジスタ３６３は列信号線２０８ｂに設けられた不図示の定電流源とソースフォロア回路を構成する。

画素２０１は、隣接する複数の画素２０１の光信号を加算する加算スイッチ３４６を有してもよい。加算モード時には、加算モード信号ＡＤＤがアクティブレベルになり、加算スイッチ３４６がオン状態になる。これにより、隣接する画素２０１の容量３４２が加算スイッチ３４６によって相互に接続されて、光信号が平均化される。同様に、画素２０１は、隣接する複数の画素２０１のノイズ信号を加算する加算スイッチ３６６を有してもよい。加算スイッチ３６６がオン状態になると、隣接する画素２０１の容量３６２が加算スイッチ３６６によって相互に接続されて、ノイズが平均化される。

画素２０１は、感度を変更するための機能を有してもよい。画素２０１は、例えば、第１感度変更スイッチ３８０および第２感度変更スイッチ３８２、並びにそれらに付随する回路素子を含みうる。第１変更信号ＷＩＤＥ１がアクティブレベルになると、第１感度変更スイッチ３８０がオンして、電荷電圧変換部ＣＶＣの容量値に第１付加容量３８１の容量値が追加される。これによって画素２０１の感度が低下する。第２変更信号ＷＩＤＥ２がアクティブレベルになると、第２感度変更スイッチ３８２がオンして、電荷電圧変換部ＣＶＣの容量値に第２付加容量３８３の容量値が追加される。これによって画素２０１の感度が更に低下する。

このように画素２０１の感度を低下させる機能を追加することによって、より大きな光量を受光することが可能となり、ダイナミックレンジを広げることができる。第１変更信号ＷＩＤＥ１がアクティブレベルになる場合には、イネーブル信号ＥＮｗをアクティブレベルにして、ＰＭＯＳトランジスタ３０３に加えてＰＭＯＳトランジスタ３８５をソースフォロア動作させてもよい。

垂直走査回路２０４は、種々の構成を有しうるが、例えば、図４（ａ）に示された構成を有しうる。図４（ａ）に示された垂直走査回路２０４は、各単位垂直走査回路ＶＳＲが１つのＤ型フリップフロップ４０１を含み、Ｄ型フリップフロップ４０１のクロック入力に対して第１クロックＣＬＫ１が供給される。初段の単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＤ入力には、パルス信号ＰＵＬＳＥ１が供給され、第１クロックＣＬＫ１によって第１パルス信号ＰＵＬＳＥ１が取り込まれる。初段のＤ型フリップフロップ４０１は、第１クロックＣＬＫ１の１周期分の長さを有するパルス信号をＱ出力から出力する。各単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＱ出力は、その単位垂直走査回路ＶＳＲが属する行を選択するために使用され、例えば、バッファ４０２を介して行選択信号ＶＳＴとして出力される。各単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＱ出力は、次段の単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＤ入力に接続されている。

水平走査回路２０５は、種々の構成を有しうるが、例えば、図４（ｂ）に示された構成を有しうる。図４（ｂ）に示された水平走査回路２０５は、各単位垂直走査回路ＨＳＲが１つのＤ型フリップフロップ４１１を含み、Ｄ型フリップフロップ４１１のクロック入力に対して第２クロックＣＬＫ２が供給される。初段の単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＤ入力には、第２パルス信号ＰＵＬＳＥ２が供給され、第２クロックＣＬＫ２によって第２パルス信号ＰＵＬＳＥ２が取り込まれる。初段の単位水平走査回路ＨＳＲは、第２クロックＣＬＫ２の１周期分の長さを有するパルス信号をＱ出力から出力する。各単位水平走査回路ＨＳＲのＱ出力は、その単位水平走査回路ＨＳＲが属する列を選択するために使用され、例えば、バッファ４１２を介して列選択信号ＨＳＴとして出力される。各単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＱ出力は、次段の単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＤ入力に接続されている。ここで、垂直走査回路２０４による走査期間である垂直走査期間は、水平走査回路２０５による水平走査期間に画素アレイＧＡの行数を乗じた時間である。そして、水平走査期間は、画素アレイＧＡの全ての列を走査するために要する期間である。よって、列を選択する列選択信号ＨＳＴを発生する水平走査回路２０５に供給される第２クロックＣＬＫ２の周波数は、行を選択する行選択信号ＶＳＴを発生する垂直走査回路２０４に供給される第１クロックＣＬＫ１の周波数よりも遙かに高い。

図５を参照しながら各画素２０１に供給される主な信号について説明する。リセット信号ＰＲＥＳ、イネーブル信号ＥＮ、クランプ信号ＰＣＬ、光信号サンプリング信号ＴＳ、ノイズサンプリング信号ＴＮは、ローアクティブの信号である。イネーブル信号ＥＮ０は、図５に示されていないが、イネーブル信号ＥＮと同様の信号でありうる。イネーブル信号ＥＮｗは、図５に示されていないが、第１変更信号ＷＩＤＥ１がアクティブにされる場合には、イネーブル信号ＥＮと同様に遷移しうる。

まず、画素アレイＧＡの全ての行についてイネーブル信号ＥＮがアクティブになり、次いで、光信号サンプリング信号ＴＳがパルス状にアクティブレベルになって、光信号が容量３４２に書き込まれる。次いで、リセット信号ＰＲＥＳがパルス状にアクティブレベルになって、電荷電圧変換部ＣＶＣの電位がリセットされる。次いで、クランプ信号ＰＣＬがパルス状にアクティブレベルになる。クランプ信号ＰＣＬがアクティブレベルであるときに、ノイズサンプリング信号ＴＮがパルス状にアクティブレベルになって、ノイズが容量３６２に書き込まれる。

その後、垂直走査回路２０４の第１行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ０）をアクティブレベルにする。これは、垂直走査回路２０４が画素アレイＧＡの第１行を選択することを意味する。この状態で、水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。これは、水平走査回路２０５が画素アレイＧＡの第１列から最終列までを順に選択することを意味する。これにより、出力アンプ２１０ａ、２１０ｂから画素アレイＧＡの第１行における第１列から最終列までの画素の光信号、ノイズが出力される。その後、垂直走査回路２０４の第２行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ１）をアクティブレベルにする。水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。このような動作を最終行まで行うことによって１つの画像が画素アレイＧＡから出力される。

図６は、図２に示された画素アレイＧＡの単位セル２００のうち、単位垂直走査回路ＶＳＲを含む第１単位セル２００ａと、単位垂直走査回路ＶＳＲと単位水平走査回路ＨＳＲとのいずれも含まない第２単位セル２００ｂとに着目した図である。

第１単位セル２００ａに含まれる画素を第１画素と呼び、第２単位セル２００ｂに含まれる画素を第２画素と呼ぶ。第１単位セル２００ａは単位垂直走査回路ＶＳＲを含んでおり、第１光電変換素子２０２ａは単位垂直走査回路ＶＳＲに隣接している。一方、第２単位セル２００ｂは単位垂直走査回路ＶＳＲと単位水平走査回路ＨＳＲとのいずれも含んでいない。すなわち、第２光電変換素子２０２ｂはいずれの走査回路にも隣接していない。単位垂直走査回路ＶＳＲが配置された領域に光電変換素子２０２を重ねて配置することはできないため、第１光電変換素子２０２ａの平面視における面積は第２光電変換素子２０２ｂの平面視における面積よりも小さくなる。そのため、それぞれの光電変換素子の全面に入射光６２０が照射される場合には、第１光電変換素子２０２ａの方が第２光電変換素子２０２ｂよりも感度が低くなりうる。そこで、本実施形態では、第１画素の画素内読出回路２０３と第２画素の画素内読出回路２０３とのゲインを調整することによって、第１画素と第２画素との感度の差を低減しうる。

本実施形態では、光電変換素子の平面視における面積が小さい第１画素の画素内読出回路２０３のゲインよりも、光電変換素子の平面視における面積が大きい第２画素の画素内読出回路２０３のゲインを小さくする。前述の通り、画素内読出回路２０３は、第１増幅回路３１０と、ＰＭＯＳトランジスタ３２２を含む第２ソースフォロア回路と、第２増幅回路のＮＭＯＳトランジスタ３４３とを含む。そこで、これらの増幅回路の少なくとも何れかを組み合わせて画素内読出回路２０３のゲインを調整しうる。均一な入射光が第１光電変換素子２０２ａと第２光電変換素子２０２ｂとに照射された場合に、第１光電変換素子２０２ａの方が面積が小さいため、第１画素の方が少ない量の入射光を受けることになる。その場合であっても、第１画素の画素内読出回路２０３の方がゲインが大きいため、第１画素の画素内読出回路２０３から出力される電圧と第２画素の画素内読出回路２０３から出力される電圧の差が低減される。均一な入射光が第１光電変換素子２０２ａと第２光電変換素子２０２ｂとに照射された場合に第１画素の画素内読出回路２０３から出力される電圧と第２画素のそれとが等しくなるように、各画素の画素内読出回路２０３のゲインが調整されてもよい。

図６では単位垂直走査回路ＶＳＲを含む第１単位セル２００ａと単位走査回路を含まない第２単位セル２００ｂとに注目した。同様に、単位水平走査回路ＨＳＲを含む単位セル２００や垂直・水平両方の単位走査回路を含む単位セル２００も第２単位セル２００ｂよりも光電変換素子の平面視における面積が小さい。そのため、これらの単位セル２００についても、第２単位セル２００ｂと比較して、画素内読出回路２０３のゲインが大きくなるように調整されてもよい。一般的には、本実施形態は、光電変換素子２０２の平面視における面積が異なる少なくとも２種類の画素を含む場合に適用しうる。光電変換素子２０２の平面視における面積の大きい画素２０１ほど、この光電変換素子２０２で生成される電荷に応じた電圧を増幅して出力する増幅回路としての画素内読出回路２０３のゲインが小さくなるように調整される。

以上のように、本実施形態によれば、光電変換素子２０２の平面視における面積の差が異なる画素に対して、画素内読出回路２０３から出力される電圧の差が低減される。

＜第２実施形態＞
本実施形態では、第１の実施形態の画素２０１の替わりに図７に示される画素７０１を用いる。それ以外の点は第１実施形態と同様のため、説明を省略する。画素７０１は補助容量７０２を有しており、補助容量７０２は光電変換素子２０２の電荷蓄積部およびＰＭＯＳトランジスタ３０３のゲートにより構成される共通のノードに接続される。画素７０１の他の要素は画素２０１の各要素と同様のため説明を省略する。

補助容量７０２は電荷電圧変換部ＣＶＣから見える容量の値を増やす働きをする。光電変換素子２０２の容量値が大きいほど、画素内読出回路２０３から出力される電圧は小さくなる。そこで、本実施形態では、光電変換素子２０２の平面視における面積の大きい画素７０１ほど、この光電変換素子２０２に接続される補助容量７０２の容量値を大きくする。均一な入射光が第１光電変換素子２０２ａと第２光電変換素子２０２ｂとに照射された場合に、第１光電変換素子２０２ａの方が面積が小さいため、第１画素の方が少ない量の入射光を受けることになる。すなわち、第１画素の方が少ない量の電荷が生成される。その場合であっても、第１画素の光電変換素子２０２に接続される補助容量７０２の方が容量値が小さいため、第１画素の画素内読出回路２０３から出力される電圧と第２画素の画素内読出回路２０３から出力される電圧の差が低減される。均一な入射光が第１光電変換素子２０２ａと第２光電変換素子２０２ｂとに照射された場合に第１画素の画素内読出回路２０３から出力される電圧と第２画素のそれとが等しくなるように、各画素の補助容量７０２の容量値が調整されてもよい。さらに、本実施形態に加えて、第１実施形態に示されたように画素内読出回路２０３のゲインを調整することによって、画素内読出回路２０３から出力される電圧の差を低減してもよい。

以上のように、本実施形態によれば、光電変換素子２０２の平面視における面積の差が異なる画素に対して、画素内読出回路２０３から出力される電圧の差が低減される。

＜第３実施形態＞
本実施形態では、光電変換素子の平面視における面積が等しくても、光電変換素子の感度が異なる場合を扱う。光電変換素子以外の構成は第１実施形態や第２実施形態と同様のため、重複する説明を省略する。以下の説明では信号電荷として電子を用いるが、ホールを用いてもよい。信号電荷としてホールを用いる場合には各半導体領域の導電型を反対にすればよい。

図８は互いに感度が異なる２つの光電変換素子８００ａ、８００ｂの構造の断面図を説明する。本実施形態に係る固体撮像装置の画素アレイＧＡは、互いに感度の異なる２つの光電変換素子８００ａ、８００ｂを備えうる。

光電変換素子８００ａは例えば埋め込み型のフォトダイオードであり、Ｎ型半導体領域８０１ａ、Ｐ型半導体領域８０２ａ、およびＰ型半導体領域８０３ａを含みうる。Ｐ型半導体領域８０２ａはＮ型半導体領域８０１ａの表面側（受光側）に配されており、絶縁膜界面の半導体領域側で生じる暗電流を抑制する領域として機能する。Ｐ型半導体領域８０３ａはＮ型半導体領域８０１ａの下部に配されている。光電変換素子８００ｂは例えば埋め込み型のフォトダイオードであり、Ｎ型半導体領域８０１ｂ、Ｐ型半導体領域８０２ｂ、およびＰ型半導体領域８０３ｂを含みうる。光電変換素子８００ｂは光電変換素子８００ａと同様の構成を有しうる。

２つの光電変換素子８００ａ、８００ｂについて、Ｐ型半導体領域８０２ａ、８０２ｂは同一の不純物濃度分布を有し、同じ深さの位置まで配されている。同様に、Ｐ型半導体領域８０３ａ、８０３ｂは同一の不純物濃度分布を有し、同じ深さの位置まで配されている。しかし、Ｎ型半導体領域８０１ｂの方が、Ｎ型半導体領域８０１ａよりも深い位置まで配される。信号電荷と同極性であるＮ型半導体領域が深い位置まで配されているため、光電変換素子８００ａの方が光電変換素子８００ｂよりも深い領域で生じた信号電荷を取り込みやすい構成となる。このため、平面視における面積が同一の場合でも、光電変換素子８００ｂの方が光電変換素子８００ａよりも感度が高くなる。

また、図９に示すような構成の違いによっても光電変換素子の感度は異なりうる。光電変換素子９００ａは例えば埋め込み型のフォトダイオードであり、Ｎ型半導体領域９０１ａ、Ｐ型半導体領域９０２ａ、およびＰ型半導体領域９０３ａを含みうる。Ｐ型半導体領域９０２ａはＮ型半導体領域９０１ａの表面側（受光側）に配されており、絶縁膜界面の半導体領域側で生じる暗電流を抑制する領域として機能する。Ｐ型半導体領域９０３ａはＮ型半導体領域９０１ａの下部に配されている。光電変換素子９００ｂは例えば埋め込み型のフォトダイオードであり、Ｎ型半導体領域９０１ｂ、Ｐ型半導体領域９０２ｂ、およびＰ型半導体領域９０３ｂを含みうる。光電変換素子９００ｂは光電変換素子９００ａと同様の構成を有しうる。

２つの光電変換素子９００ａ、９００ｂについて、Ｎ型半導体領域９０１ａ、９０１ｂは同一の不純物濃度分布を有し、同じ深さの位置まで配されている。同様に、Ｐ型半導体領域９０２ａ、９０２ｂは同一の不純物濃度分布を有し、同じ深さの位置まで配されている。しかし、Ｐ型半導体領域９０３ｂの方が、Ｐ型半導体領域９０３ａよりも深い位置まで配される。信号電荷と逆極性であるＰ型半導体領域が深くまで配されているため、光電変換素子９００ｂの方が光電変換素子９００ａよりも深い領域で生じた信号電荷を取り込みやすい構成となる。これは深くまで配置したＰ型半導体領域９０３ｂを空乏化して信号電荷を取り込むか、またはＮ型半導体領域９０１ｂに信号電荷が集まりやすいようなポテンシャル構造を構成することで実現できる。このため、平面視における面積が同一の場合でも、光電変換素子９００ｂの方が光電変換素子９００ａよりも感度が高くなる。

上述のように光電変換素子の構成の違いにより感度が異なる場合であっても、第１実施形態や第２実施形態と同様にゲイン等を調整することによって、感度の違いを抑制することが可能となる。また、第１実施形態から第３実施形態で説明された光電変換素子の感度を異ならせる要因が組み合わされてもよい。すなわち、光電変換素子の平面視における面積が異なるとともに、Ｎ型半導体の深さやＰ型半導体の深さが異なっていてもよい。さらに、光電変換素子で生じた電荷を読出回路へ読み出す際の転送効率などによっても実質的な感度が異なる場合がある。すなわち、均一な入射光が光電変換素子に照射された場合に読出回路まで到達する信号電荷の差を軽減するようにゲイン等を調整すればよい。

＜第４実施形態＞
図１０を用いて本実施形態に係る固体撮像装置を説明する。本実施形態の固体撮像装置は撮像ブロック１０１に替えて撮像ブロック１０００を用いる点で第１実施形態とは異なる。第１実施形態と重複する説明は省略する。撮像ブロック１０００はゲインを異ならせる増幅回路の配置場所が撮像ブロック１０１とは異なる。

撮像ブロック１０００は画素アレイ１００１、列並列処理回路部１００２、および出力部１００３を備えうる。画素アレイ１００１には画素が行列状に配されており、各画素行は垂直走査回路により所定の行が選択され、対応する垂直出力線に信号が略同時に読み出される。列並列処理回路部１００２は複数の垂直出力線に出力された信号を並列に処理可能である。出力部１００３は、水平走査回路により列並列処理回路部１００２で処理された後、シリアル出力に変換された信号を順次受ける。列並列処理回路部１００２および出力部１００３はそれぞれ、例えば演算増幅器のような増幅回路を含みうる。

撮像ブロック１０００は、列並列処理回路部１００２、出力部１００３に含まれうる増幅回路のゲインを不図示の制御回路からの信号により変化させ、感度の低い第１光電変換素子を有する第１画素からの信号を第１ゲインで増幅しうる。そして、第１光電変換素子よりも感度の高い第２光電変換素子を有する第２画素のからの信号を第１ゲインよりも小さい第２ゲインで増幅しうる。またこの場合、画素は増幅回路を有してもよいし有さなくてもよい。画素が増幅回路を有する場合に、画素、列並列処理回路部１００２、出力部１００３の複数の増幅回路で適宜ゲインを設定することができる。

図１１を参照しながら各撮像ブロック１０１の他の構成例を説明する。図１１は、各撮像ブロック１０１の等価回路の概念図である。各撮像ブロック１０１の撮像領域は、複数の列１１０１を有する。各列１１０１は、複数の行にそれぞれ対応する複数の画素を有する。各画素は様々な構成を取り得るが、例えば図３の構成をとることができる。

不図示の水平走査回路から供給される駆動パルスに応じて、各行の信号が順次に垂直信号線に出力される。ここで、各行に含まれる複数の画素の信号は、それぞれ対応する垂直信号線に同時に出力され得る。添字ｓが付された符号で示される構成要素は、ノイズ信号が重畳した光信号（以下、単に光信号とする）を取り扱う構成要素であり、添字ｎが付された符号で示される構成要素は、画素で生じるノイズ信号を取り扱う構成要素である。例えば、１１０２ｓは、光信号を伝達する垂直信号線であり、１１０２ｎは、画素で生じるノイズ信号を伝達する垂直信号線である。光信号とノイズ信号とを時分割で読みだす場合には各列に対応して垂直信号線は一本のみ設ければよい。１１０３ｓ、１１０３ｎは電流源であり、電流源１１０３ｓ、１１０３ｎは、画素に増幅回路を有する場合に、その増幅回路にバイアス電流を供給するものである。増幅回路の一例としてはソースフォロワ回路を用いることができる。

１１０４ｓ、１１０４ｎは、垂直信号線１１０２ｓ、１１０２ｎに対応して設けられている列増幅回路であり、この構成例では、ソースフォロワ回路である。１１０５ｓ、１１０５ｎは、選択スイッチであり、不図示の水平走査回路から供給される駆動パルスにより順次に、もしくはランダムにアクティブになる。１１０６ｓ、１１０６ｎはブロック水平信号線であり、ブロックを構成する複数の列ごとに電気的に分離されて設けられており、ブロックを構成する複数の列からの信号が読み出され得る。１１０７ｓ、１１０７ｎはブロック選択スイッチである。ブロック水平信号線１１０６ｓ、１１０６ｎに読み出された信号は、ブロック選択スイッチ１１０７ｓ、１１０７ｎを順次に、もしくはランダムにアクティブにすることによって水平信号線１１０８ｓ、１１０８ｎに読み出される。ブロック選択スイッチ１１０７ｓ、１１０７ｎは、不図示の水平走査回路からの駆動パルスにより制御され得る。この構成例では、ブロック水平信号線１１０６ｓ、１１０６ｎおよび水平信号線１１０８ｓ、１１０８ｎは、ソースフォロア回路である列増幅回路１１０４ｓ、１１０４ｎによって直接に駆動される。ここで、列増幅回路１１０４ｓ、１１０４ｎは、垂直信号線１１０２ｓ、１１０２ｎに読み出された信号に応じてブロック水平信号線１１０６ｓ、１１０６ｎおよび水平信号線１１０８ｓ、１１０８ｎを駆動する。

１１０９ｓ、１１０９ｎは、列増幅回路１１０４ｓ、１１０４ｎにバイアス電流を供給するための電流源である。電流源１１０９ｓ、１１０９ｎは、水平信号線１１０８ｓ、１１０８ｎ、ブロック選択スイッチ１１０７ｓ、１１０７ｎ、ブロック水平信号線１１０６ｓ、１１０６ｎ、列選択スイッチ１１０５ｓ、１１０５ｎを介して列増幅回路１１０４ｓ、１１０４ｎに電流を供給する。したがって、不図示の水平走査回路によって選択された列に対応する列増幅回路１１０４ｓ、１１０４ｎがブロック水平信号線１１０６ｓ、１１０６ｎおよび水平信号線１１０８ｓ、１１０８ｎを駆動する。１１１０ｓ、１１１０ｎは、水平信号線１１０８ｓ、１１０８ｎと不図示の出力パッドとの間の電気経路に配された増幅回路である。増幅回路１１１０ｓ、１１１０ｎは、図１１の構成例では、ソースフォロワである。増幅回路１１１０ｓ、１１１０ｎで増幅された後の信号が出力パッドを介して出力され後段の信号処理ＩＣにおいてＡＤ変換等の信号処理が行われる。信号処理ＩＣは複数の撮像ブロック１０１に共通に設けられていてもよいし、所定の数の撮像ブロック１０１ごとに複数設けられていてもよいし、各撮像ブロック１０１に対応して複数設けられていてもよい。１１１１ｓ、１１１１ｎは、増幅回路１１１０ｓ、１１１０ｎにバイアス電流を供給するための電流源である。１１１２ｓ、１１１２ｎは、チップ選択用スイッチである。

このような撮像装置において信号の読み出しは以下のようなシーケンスで行われる。不図示の垂直走査回路からの駆動パルスにより、所定の行の信号が略同時に対応する垂直信号線に読み出される。その後、不図示の水平走査回路からの駆動パルスにより、複数の垂直信号線に読み出された信号がブロック水平信号線を介して順次に水平信号線に読み出される。このような構成では、垂直信号線にパラレルに複数の信号が読み出された後、水平出力線に出力されるときにシリアルに変換される。このような構成の場合にはシリアルに変換して読み出す際のスピードが画像全体の信号を読み出しスピードを律速する場合がある。このときに行方向の長さが長いと、水平出力線の抵抗、負荷が高くなり更にスピードという観点で不利である。特に図１１の構成例のように、列に設けられた増幅回路により水平出力線を直接駆動するような構成では、特に水平出力線の抵抗、負荷がスピードに影響する。図１１の構成によれば、列増幅回路１１０４ｓ、１１０４ｎまたは増幅回路１１００ｓ、１１００ｎにおいてゲインを調整することができる。

＜放射線撮像システムへの応用＞
図１２は本発明に係る固体撮像装置をＸ線診断システム（放射線撮像システム）応用した例を示した図である。放射線撮像システムは、放射線撮像装置６０４０と、放射線撮像装置６０４０から出力される信号を処理するイメージプロセッサ６０７０とを備える。放射線撮像装置６０４０は、前述の固体撮像装置１００を図１（ｂ）に例示されるように放射線を撮像する装置として構成したものである。Ｘ線チューブ（放射線源）６０５０で発生したＸ線６０６０は患者あるいは被験者６０６１の胸部６０６２を透過し、放射線撮像装置６０４０に入射する。この入射したＸ線には被験者６０６１の体内部の情報が含まれている。イメージプロセッサ（プロセッサ）６０７０は、放射線撮像装置６０４０から出力される信号（画像）を処理し、例えば、処理によって得られた信号に基づいて制御室のディスプレイ６０８０に画像を表示させることができる。

また、イメージプロセッサ６０７０は、処理によって得られた信号を伝送路６０９０を介して遠隔地へ転送することができる。これにより、別の場所のドクタールームなどに配置されたディスプレイ６０８１に画像を表示させたり、光ディスク等の記録媒体に画像を記録したりすることができる。記録媒体は、フィルム６１１０であってもよく、この場合、フィルムプロセッサ６１００がフィルム６１１０に画像を記録する。

本発明に係る固体撮像装置は、可視光の像を撮像する撮像システムに応用することもできる。そのような撮像システムは、例えば、固体撮像装置１００と、固体撮像装置１００から出力される信号を処理するプロセッサとを備えうる。該プロセッサによる処理は、例えば、画像の形式を変換する処理、画像を圧縮する処理、画像のサイズを変更する処理および画像のコントラストを変更する処理の少なくとも１つを含みうる。

Claims (6)

1. 各々が光電変換素子を有する複数の画素と、前記複数の画素の信号を増幅して出力する増幅回路とを備える固体撮像装置であって、
   前記複数の画素は、第１感度を有する第１光電変換素子を含む第１画素と、前記第１感度よりも高い第２感度を有する第２光電変換素子を含む第２画素とを含み、
   前記増幅回路は、前記第１画素から出力された信号を第１ゲインで増幅し、前記第２画素から出力された信号を前記第１ゲインよりも小さい第２ゲインで増幅する
   ことを特徴とする固体撮像装置。
2. 前記増幅回路は各画素に含まれることを特徴とする請求項１に記載の固体撮像装置。
3. 各々が光電変換素子と前記光電変換素子の容量値を増やすように前記光電変換素子に接続された補助容量とを有する複数の画素と、前記複数の画素の信号を増幅して出力する増幅回路とを備える固体撮像装置であって、
   前記複数の画素は、第１感度を有する第１光電変換素子を含む第１画素と、前記第１感度よりも高い第２感度を有する第２光電変換素子を含む第２画素とを含み、
   前記第１光電変換素子に接続された補助容量の容量値は、前記第２光電変換素子に接続された補助容量の容量値よりも小さい
   ことを特徴とする固体撮像装置。
4. 前記第１光電変換素子の平面視における面積が、前記第２光電変換素子の平面視における面積よりも小さいことを特徴とする請求項１乃至３の何れか１項に記載の固体撮像装置。
5. 前記固体撮像装置は前記複数の画素から出力される信号を走査するための走査回路をさらに備え、
   前記第１画素は前記走査回路に隣接し、前記第２画素は前記走査回路に隣接しない
   ことを特徴とする請求項１乃至４の何れか１項に記載の固体撮像装置。
6. 請求項１乃至５の何れか１項に記載の固体撮像装置と、
   前記固体撮像装置から出力される信号を処理するプロセッサと
   を備えることを特徴とする撮像システム。