WO2022124019A1 - フォトディテクタ、フォトディテクタアレイおよび距離測定システム - Google Patents

フォトディテクタ、フォトディテクタアレイおよび距離測定システム Download PDF

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Abstract

フォトディテクタ（１）は、ＳＰＡＤ（１０）と、ＳＰＡＤ（１０）に直列に接続された第１抵抗（１１）とを備え、ＳＰＡＤ（１０）から第１抵抗（１１）を介して電荷が排出されるリチャージ時間において、ＳＰＡＤ（１０）の増倍領域から電荷が無くなる。

Description

フォトディテクタ、フォトディテクタアレイおよび距離測定システム
　本開示は、光検出器に関し、特に微弱な光を検出することが可能な固体撮像素子等のフォトディテクタ、フォトディテクタアレイおよび距離測定システムに関する。
　近年、医療、通信、バイオ、化学、監視、車載、及び、放射線検出など多岐に渡る分野において、ＳＰＡＤ（Single Photon Avalanche Diode）が利用されている。ＳＰＡＤは光電変換によって発生した信号電荷を、アバランシェ降伏（あるいは、アバランシェブレークダウン）現象を用いて増倍することで光の検出感度が高められたフォトダイオードである（特許文献１、非特許文献１～５参照）。
特開平７－１７６７８２号公報
　本開示は、クエンチングのデッドタイムを短縮するフォトディテクタ、フォトディテクタアレイおよび距離測定システムを提供することを目的とする。
　上記目的を達成するために、本開示の一態様に係るフォトディテクタは、シングルフォトンアバランシェダイオード（以下、ＳＰＡＤと記す）と、前記ＳＰＡＤに直列に接続された第１抵抗とを備え、前記ＳＰＡＤから前記第１抵抗を介して電荷が排出されるリチャージ時間において、前記ＳＰＡＤの増倍領域から電荷が無くなる。
　ここで、前記ＳＰＡＤに印加される余剰バイアス電圧は、前記ＳＰＡＤのブレークダウン電圧より小さく、前記第１抵抗の抵抗値Ｒは、後述の式（２１）を満たしてもよい。
　また、本開示の一態様に係るフォトディテクタアレイは、上記のフォトディテクタをＮ個備え（Ｎは２以上の整数）、前記Ｎ個のフォトディテクタに含まれるＮ個の直列回路は並列に接続され、前記Ｎ個の直列回路のそれぞれは、直列接続された前記ＳＰＡＤおよび前記第１抵抗を有し、前記Ｎ個の直列回路の一端であって前記ＳＰＡＤ側のＮ個の一端は互いに接続され、さらに、前記互いに接続されたＮ個の前記一端に接続され、かつ、前記Ｎ個のフォトディテクタと直列に接続される第２抵抗を備え、前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値のＮ分の１よりも小さい。
　また、本開示の一態様に係る測距測定システムは、フォトディテクタを有する受光部と、測定対象物に向けて発光する発光部と、前記受光部および前記発光部を制御する制御部と、を備え、前記制御部は、前記測定対象物で反射した反射光に対応する信号を前記受光部から受け、前記測定対象物までの距離を算出する。
　本開示のフォトディテクタ、フォトディテクタアレイおよび距離測定システムによれば、クエンチングのデッドタイムを短縮することができる。
図１Ａは、実施の形態に係るフォトディテクタの回路例を示す図である。 図１Ｂは、図１Ａのシミュレーションに用いた物理量の一覧を示す図である。 図１Ｃは、図１Ａのシミュレーションに用いた物理定数の一覧を示す図である。 図２は、シミュレーションから計算される電圧変動と空乏層内の電荷数の時間変化を示す図である。 図３は、アバランシェ増倍が発生したときの逆バイアス電圧の時間変化を示す図である。 図４は、実施の形態１に係るフォトディテクタの回路例を示す図である。 図５は、実施の形態１に係るフォトディテクタの変形例を示す図である。 図６は、余剰バイアス電圧および第１抵抗の抵抗値に対し、クエンチングの可否を示した図の一例である。 図７は、第１容量の容量値および第１抵抗の抵抗値に対し、クエンチングの可否を示した図の一例である。 図８は、実施の形態２に係るフォトディテクタを含む制御システムの構成例を示すブロック図である。 図９は、実施の形態２に係るフォトディテクタを含む制御システムの別の構成例を示すブロック図である。 図１０は、図８あるいは図９の制御システムを実現するフォトディテクタの回路図である。 図１１は、実施の形態３に係るフォトディテクタアレイの回路例を示す図である。 図１２は、実施の形態３に係る固体撮像装置の回路例を示す図である。 図１３は、図１２Ａの固体撮像装置を平面視したレイアウト例を示す図である。 図１４は、図１３の固体撮像装置を平面視したレイアウトの変形例を示す図である。 図１５は、図１３のＸＶ－ＸＶ線における固体撮像装置の断面構成例を示す図である。 図１６は、図１３のＸＶ－ＸＶ線における固体撮像装置の断面構成の変形例を示す図である。 図１７は実施の形態３に係る固体撮像装置の別の断面構成例を示す図である。 図１８は、図１７の固体撮像装置の全体を平面視した模式的なレイアウト図である。 図１９は、本開示に係るフォトディテクタあるいはフォトディテクタアレイを用いた距離測定システムの一例を示すブロック図である。 図２０は、図１９の測距測定システムにおけるタイミングチャート例を示す図である。
　（本開示の基礎となった知見）
　本発明者は、「背景技術」の欄において記載した、ＳＰＡＤ（Single Photon Avalanche Diode）に関し、以下の問題が生じることを見出した。
　非特許文献１では、ＳＰＡＤのアバランシェ降伏による電荷の増倍を瞬時に止める（クエンチング）ため、クエンチング素子と呼ばれる抵抗やトランジスタなどの回路素子（クエンチング素子、あるいは、クエンチング抵抗）がＳＰＡＤに直列に接続される構成が提示されている。さらに、シミュレーション結果が記載され、１３１ページ目には抵抗値が３００ｋオームと記載されている。しかし、ＳＰＡＤのデバイス構造や、回路定数に対する、具体的な表式や関係性は開示されていない。
　非特許文献２では、ＳＰＡＤからの出力に応じてＳＰＡＤ両端の逆バイアス電圧を制御することで、クエンチングのデッドタイムを短縮する構成が開示されている。ここで、クエンチングのデッドタイムとは、アバランシェ増倍の開始から、ＳＰＡＤに印加される逆バイアス電圧が変動した後、再度増倍が可能になるまで逆バイアス電圧が戻るまでの時間をいう。
　しかし、ＳＰＡＤのクエンチング抵抗を制御する構成は開示されておらず、また、クエンチング抵抗に要求される抵抗値と、ＳＰＡＤの構造あるいは特性値あるいはバイアス条件、具体的にはＡＰＤの容量、ブレークダウン電圧（ＶＢＤ）、空乏層幅、余剰バイアス電圧（excess voltage（Ｖｅｘ））の間の関係性は示されていない。
　特許文献１では、ＡＰＤに流れる電流に応じて、ＡＰＤに印加される逆バイアス電圧を制御する構成が提示されているが、クエンチング抵抗や、ＡＰＤの容量などの制御については示されていない。
　ここで、クエンチングとはＳＰＡＤの動作原理の１つでアバランシェ増倍を一定の増倍率で即座に停止させることを指す。ＳＰＡＤとは、アバランシェフォトダイオードであって、ブレークダウン電圧以上で用いられ、単一光子から発生した電子をアバランシェ増倍により増倍し検出できる素子である。
　本発明者らは、ＳＰＡＤのクエンチング抵抗に求められる要件が、「クエンチングのリチャージの過程において、空乏層内からキャリアがなくなること」であると、クエンチングにおける動力学シミュレーションより見出し、後述の式（２１）のとおり、抵抗の条件を見出した。
　この発見に基づけば、クエンチング抵抗の抵抗値をより低く設定し、あるいはクエンチング抵抗を能動的に制御し、クエンチングのリチャージ時間すなわちデッドタイム（Dead time）を従来のＳＰＡＤに対して短縮できる。これにより、ＳＰＡＤの感度向上およびダイナミックレンジ拡大を実現できる。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。
　（本開示の基になったシミュレーション）
　まず、本開示の基になったシミュレーションについて説明する。
　図１Ａは、実施の形態に係るフォトディテクタ１の回路例を示す図である。同図では、フォトディテクタ１の他に電源１３も示されている。この回路例は、本開示の基になったシミュレーションに係る回路図である。
　フォトディテクタ１は、ＳＰＡＤ１０と、ＳＰＡＤ１０のアノードに直列に接続された第１抵抗１１と、ＳＰＡＤ１０に並列に接続された第１容量１２とを備える。図１Ａでは第１抵抗１１はＳＰＡＤ１０のカソード側に接続しているが、アノード側でもよい。ＳＰＡＤ１０には、少なくとも、電荷が空乏層内に存在しないアイドリング状態においては、ブレークダウン電圧以上の逆バイアス電圧が印加される。第１容量１２は、ＳＰＡＤ１０カソードの容量であって、ＳＰＡＤ１０の寄生容量を含む容量である。すなわち、第１容量１２は、ＳＰＡＤ１０の接合容量、配線容量などの寄生成分を含み、外部容量である必要はなく、種類は限定されない。言い換えれば、第１容量１２は、外部容量がない場合はＳＰＡＤ１０の寄生容量、外部容量がある場合はＳＰＡＤ１０の寄生容量とＳＰＡＤ１０に並列な容量成分の和である。
　図１Ａの回路を用いたシミュレーションでは、ＳＰＡＤ１０内のキャリアの時間変化をシミュレーションしている。シミュレーションに用いた物理量を図１Ｂに示す。また、シミュレーションに用いた物理定数を図１Ｃに示す。なお、図１Ｃの（＊１）付きの物理定数は、非特許文献３を参考にしている。（＊１）あるいは（＊２）付きの物理定数は、材料、温度などに依存して異なる値を取り得る。（＊３）付きの物理定数は任意に設定されるパラメータで、外部印加電圧や、デバイスの構造、不純物濃度などによって決まる。このシミュレーション、および図１Ｃの物理定数はシリコンを想定しているが、材料を限定するものではなく、材料を変更してもよい。この場合には図１Ｃの物理定数を材料に応じて変更すれば良い。他の材料の例として、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、セレンなどの材料が挙げられる。
　１個の光子によりアバランシェ増倍が起きたときの、ＳＰＡＤ１０における空乏層内の電子数および正孔数の時間変化は、式（１）および式（２）の微分方程式によって記述される。
Figure JPOXMLDOC01-appb-M000003
　ここで、インパクトイオン化率には下記の関係式が成り立つ。
Figure JPOXMLDOC01-appb-M000004
　アバランシェ増倍により発生した電荷は第１容量１２に一時的に保持され、第１抵抗１１を介して電源１３に排出される。この時、ＳＰＡＤ１０の両端に印加される電圧、およびＳＰＡＤ１０内の増倍領域における内部電界の大きさは式（５）～式（７）に従い変化する。
Figure JPOXMLDOC01-appb-M000005
　また、次の式（８）は、初期状態からの電圧変動ΔＶを示す。
Figure JPOXMLDOC01-appb-M000006
　図２は上記のシミュレーションから計算される電圧変動と空乏層内の電荷数の時間変化を示す図である。図２の（ａ）および（ｂ）の縦軸は、ＳＰＡＤ１０に印加される逆バイアス電圧に生じる電圧変動ΔＶの絶対値を示す。図２の（ｃ）および（ｄ）の縦軸は空乏層内の電子数ｎを示す。横軸はいずれも時間変化を示している。図２では、初期電圧Ｖ０＝２９Ｖのシミュレーション結果である。図１Ｃの物理定数より得られるＳＰＡＤ１０のブレークダウン電圧は、２７．５Ｖであり、Ｖｅｘ＝１．５Ｖである。ｔ＝０はアバランシェ増倍開始の時刻であり、増倍領域に電子・正孔対が１組生成された時刻を意味している。図２の（ａ）は第１抵抗１１の抵抗値Ｒ＝６５ｋオームの結果で、クエンチングできない場合のシミュレーション結果の例である。１００～２００ｐｓにおいて、アバランシェ増倍により発生した電荷が容量に蓄積することで、ΔＶが約２．６Ｖ振幅する。その後、抵抗を介して電荷が排出（リチャージ）されることでΔＶが低下し、ｔ～７３０ｎｓでΔＶ～０．９Ｖとなった後、再度ΔＶが増大する。その後はΔＶが減衰振動を続け、最終的に１．５Ｖとなる。ΔＶが０に戻らないことから、アバランシェ増倍は停止しておらず、クエンチングできていない。
　一方、図２の（ｂ）は第１抵抗１１の抵抗値Ｒ＝７０ｋオームの結果で、クエンチングできる場合のシミュレーション結果の例である。ｔ～２００ｐｓで電圧がおよそ２．６Ｖ振幅した後、リチャージによりΔＶが低下し、ｔ～２ｎｓではΔＶ～０となることから、アバランシェ増倍が停止し、クエンチングできている。このように、本開示のフォトディテクタの、クエンチングにおける電圧振幅の最大値は余剰電圧Ｖｅｘより大きい。
　図２の（ｃ）のＲ＝６５ｋオームにおける空乏層内の電子数の時間変化によれば、リチャージにより、ΔＶが減少している間にも、空乏層内の電子数ｎ（ｔ）が必ず１以上であるため、空乏層内に残存した電子を基に再度アバランシェ増倍を起こしている。
　図２の（ｄ）のＲ＝７０ｋオームにおける空乏層内の電子数の時間変化によれば、リチャージの途中であるｔ～３８０ｐｓで空乏層内から電子が無くなるため、再度アバランシェ増倍を起こすことはない。
　このシミュレーションにより、ＳＰＡＤ１０でクエンチングを実現するための条件は、リチャージの過程において空乏層からキャリアがなくなること、であり、この条件に基づいて抵抗値を設定することでクエンチングを確実に実現できる。また、この条件を満たす範囲で抵抗値を低くすることで、デッドタイムを短縮し、感度向上およびダイナミックレンジ拡大を実現できる。
　ここで、クエンチングの条件である、リチャージの過程において空乏層からキャリアがなくなること、を満たす第１抵抗１１の抵抗値Ｒは、下記のように解析的に計算できる。インパクトイオン化率は、ＶｅｘがＶＢＤに対して十分に小さい場合には、式（９）および式（１０）のように線形に近似できる。
Figure JPOXMLDOC01-appb-M000007
　ただし、
Figure JPOXMLDOC01-appb-M000008
 である。また、ＶＢＤにおいて式（１２）および式（１３）の等式が成立することが非特許文献５により知られている。
Figure JPOXMLDOC01-appb-M000009
　さらに、ＶｅｘがＶＢＤに対して十分に小さい場合、Ｎｃ（ｔ）>>ｎ（ｔ）なので、式（６）は
Figure JPOXMLDOC01-appb-M000010
 と近似できる。式（９）～（１４）を用いると、式（１），式（２）は下記のように書き換えられる。
Figure JPOXMLDOC01-appb-M000011
　ただし、
Figure JPOXMLDOC01-appb-M000012
 式(１４)より、空乏層内の電子数 ｎ（ｔ）は、
Figure JPOXMLDOC01-appb-M000013
      
となる。ただし、
Figure JPOXMLDOC01-appb-M000014
      
はアバランシェ増倍による電圧変動の時定数であり、Ｔ０はｎ（ｔ）が最小となる時間である。
　ここで、式（１７）の右辺の積分は下記の通りとなる。
Figure JPOXMLDOC01-appb-M000015
　式（１９）における積分は図３を用いて近似的に行っている。具体的には、図３は、アバランシェ増倍が発生したときの逆バイアス電圧Ｖの時間変化を示す図である。領域Ａの面積と領域Ｂの面積の差分をτｑＶｅｘにより除算した値が式（１７）の右辺の積分値であり、領域Ａは縦Ｖｅｘ、横ｔＢＤの四角形として近似、領域Ｂは高さＶｅｘ、底辺ＲＣｌｎ（２）の三角形として近似できることを利用している。ただし、
Figure JPOXMLDOC01-appb-M000016
 は、アバランシェ増倍が開始してから、ΔＶ＝Ｖｅｘとなるまでの時間である。
　式（１９）が１を下回ることがクエンチングの条件であるので、第１抵抗１１の抵抗値Ｒの要件は下記の通りである。
Figure JPOXMLDOC01-appb-M000017
　式（１９）の条件は、アバランシェ増倍を開始してからすべての電荷が排出されるまでの時間よりリチャージによって電圧が戻るまでの時間が短いこと、とほぼ同じである。式（２１）の右辺に、図１Ｃの物理定数を代入して計算される抵抗値Ｒは６８ｋオームであり、図２の結果と整合する。ここで、式（２１）より得られるデッドタイムは第１抵抗１１によるリチャージ時間であるＲＣであり、
Figure JPOXMLDOC01-appb-M000018
 である。これによると、デッドタイムは、（ｉ）余剰バイアス電圧Ｖｅｘ、（ｉｉ）第１容量１２の容量Ｃ、（ｉｉｉ）空乏層幅Ｗ、（ｉｖ）ブレークダウン電圧ＶＢＤ、に依存する。特に、余剰バイアス電圧Ｖｅｘに対しては、ほぼ反比例するため、Ｖｅｘを増大することで、さらにデッドタイムを短縮できる。本シミュレーションから求められるクエンチング抵抗としての第１抵抗１１の抵抗値Ｒを用いれば、例えば図２の例ではデッドタイムを２ｎｓまで低減できる。非特許文献１のFig.７．４では、デッドタイム、すなわちRe-chargeと表記のある期間は３００ｎｓ程度と読み取れる。本開示を用いることによって、デッドタイムを１００分の１以下に短縮できる。
　これまで、非特許文献３に示されるインパクトイオン化率の値に基づき解析したが、インパクトイオン化率の値はＳＰＡＤ１０の温度、内部電界、デバイス構造によって変わるため、文献によっては異なる値が記されている場合がある。この場合には、式（２１）の表記が変更されても良い。例えば、非特許文献４でのインパクトイオン化率は下記の式（９－１）の通りである。
Figure JPOXMLDOC01-appb-M000019
　但し、下付き文字のｉはキャリアが電子の場合にｅ、正孔の場合にはｈで表現する。この場合には、式（２１）は下記の式（２１－１）の通りに書き換えてよい。
Figure JPOXMLDOC01-appb-M000020
      
　但し、
Figure JPOXMLDOC01-appb-M000021
 である。このように、クエンチング抵抗としての第１抵抗１１の抵抗値Ｒの満たすべき要件は参照する文献によっては異なっていても良く、温度、電界、デバイス構造によって限定されない。
　（実施の形態１）
　図４～７を用いて実施の形態１に係るフォトディテクタ１について説明する。
　図４は、実施の形態１に係るフォトディテクタ１の回路例を示す図である。このフォトディテクタ１は、ＳＰＡＤ１０と、ＳＰＡＤ１０のカソードに直列に接続された第１抵抗１１と、ＳＰＡＤ１０に並列に接続された第１容量１２と、ＳＰＡＤ１０のカソード電圧を出力する出力部１４とを備える。第１抵抗１１の一端は第１電源Ｖ１に接続される。ＳＰＡＤ１０のアノードは第２電源Ｖ２に接続される。なお、第１容量１２は、ＳＰＡＤ１０の寄生容量でもよいし、ＳＰＡＤ１０とは別個の容量素子でもよいし、それらの両者でもよい。
　ＳＰＡＤ１０に光が入射すると、アバランシェ増倍により、逆バイアス電圧が大きく変動するので、入射光子の有無や、入射光子数を出力することができる。ここで、第１容量１２や、第１抵抗１１はＬＳＩプロセスで形成しても、外付けの回路素子で構成しても良い。第１容量１２の両端が、ＳＰＡＤ１０の両端と接続される必要はなく、一方の端のみ接続されていても良い。この時には、式（２１）の容量Ｃに寄与するのは、第１抵抗１１とＳＰＡＤ１０の接続された端に接続された容量であり、図４では、ＳＰＡＤ１０のカソードに接続された第１容量１２である。
　図５は実施の形態１に係るフォトディテクタ１の変形例を示す図である。図５のフォトディテクタ１は、図４の構成に対して、第１抵抗１１がＰ型チャネルのトランジスタである、第１トランジスタ１５のチャネル抵抗である点と、第１可変電源１６を備える点とが異なっている。以下、異なる点を中心に説明する。
　第１可変電源１６は、可変の電圧を第１トランジスタ１５のゲート電圧として供給する。この時、ゲート電圧による第１トランジスタ１５のチャネル抵抗はクエンチング抵抗の要件、すなわち、式（２１）を満たすように設定する。ここでは、ＳＰＡＤ１０のカソードに第１トランジスタ１５を接続する構成としているが、導電型は限定せず、例えば、ＳＰＡＤ１０のアノードにＮ型導電型のトランジスタを接続しても良い。
　次に、図６、７を用いて、クエンチング抵抗の決め方を説明する。クエンチングの要件は、（ｉ）クエンチング抵抗の抵抗値、（ｉｉ）ＳＰＡＤ１０の容量Ｃ、（ｉｉｉ）余剰バイアス電圧Ｖｅｘ、（ｉｖ）空乏層幅Ｗ、（ｖ）ブレークダウン電圧ＶＢＤ、によって決まり、式（２１）を満たすように、上記の（ｉ）～（ｖ）を設定する。図６は余剰バイアス電圧Ｖｅｘおよび第１抵抗１１の抵抗値Ｒに対し、クエンチングの可否を示した図の一例である。点線は、式（２１）の計算結果で、Ｖｅｘ、Ｒ以外について図１Ｃの条件を用いた。点線より右上の領域ではクエンチングを起こすことができる。しかし、左下の領域ではクエンチングを起こすことができず、ＳＰＡＤ１０はアバランシェ増倍を続ける。
　図７は第１容量１２の容量値Ｃおよび第１抵抗１１の抵抗値Ｒに対し、クエンチングの可否を示した図の一例である。点線は、式（２１）の計算結果で、Ｃ、Ｒ以外について図１Ｃの条件を用いた。点線より右上の領域ではクエンチングを起こすことができる。しかし、左下の領域ではクエンチングを起こすことができず、ＳＰＡＤ１０はアバランシェ増倍を続ける。
　図６、図７を利用することによって、クエンチングに要求される回路定数とデバイス構造の対応が図示される。特に、図６、７の点線に近づくように第１抵抗１１の抵抗値Ｒを設定することで、デッドタイムの短いＳＰＡＤ１０およびクエンチング回路を実現できる。
　以上説明してきたように実施の形態１に係るフォトディテクタ１は、ＳＰＡＤ１０と、ＳＰＡＤ１０に直列に接続された第１抵抗１１とを備え、ＳＰＡＤ１０から第１抵抗１１を介して電荷が排出されるリチャージ時間において、ＳＰＡＤ１０の増倍領域から電荷が無くなる。
　ここで、ＳＰＡＤ１０に印加される余剰バイアス電圧は、ＳＰＡＤ１０のブレークダウン電圧より小さく、第１抵抗１１の抵抗値Ｒは、上記の式（２１）を満たしてもよい。式（２１）中のＥＢＤは、ＳＰＡＤ１０内部の電界強度を、Ｃは、ＳＰＡＤ１０の寄生容量を含む容量を、Ｖｅｘは、余剰バイアス電圧であって、ＳＰＡＤ１０に印加される逆バイアス電圧とブレークダウン電圧との差分を、Ｗは、ＳＰＡＤ１０の空乏層幅を、α（ＥＢＤ）は、電界強度ＥＢＤの下での電子のインパクトイオン化率を、β（ＥＢＤ）は、電界強度ＥＢＤの下での正孔のインパクトイオン化率を、ａは、電子のインパクトイオン化率の係数を、ｂは、正孔のインパクトイオン化率の係数を、ｑは、電気素量を、ｖs,eは、電子の飽和速度を示す。
　（実施の形態２）
　図８は実施の形態２に係るフォトディテクタ１を含む制御システムの構成例を示すブロック図である。この制御システムは、電源１３とＳＰＡＤ１０とクエンチング抵抗１１ａと制御基準器１７と、出力部１４とを備える。ＳＰＡＤ１０およびクエンチング抵抗１１ａは、図５のフォトディテクタ１に相当する。例えば、クエンチング抵抗１１ａは、図５の第１トランジスタ１５および第１可変電源１６に相当する。第１可変電源１６は、制御基準器１７の制御に従って可変の電圧を第１トランジスタ１５のゲートに出力する。
　制御基準器１７は電源１３の電圧を参照し、式（２１）の関係式に従いクエンチング抵抗の抵抗値Ｒを制御する。具体的には、制御基準器１７はＣＰＵ（Central Processing Unit）等により構成され、あらかじめ記録したブレークダウン電圧と、電源電圧の差分からＶｅｘを算出する。算出されたＶｅｘに応じて、第１トランジスタ１５のゲート電圧を制御する。第１トランジスタ１５のチャネル抵抗がＶｅｘにほぼ反比例するように、ゲート電圧を制御してもよい。これにより、異なる逆バイアス電圧に対しても、クエンチング抵抗１１ａの抵抗値Ｒを低減し、デッドタイムをより短縮できる。特にＳＰＡＤ１０では、Ｖｅｘが大きいと光検出効率（Photon Detection Efficiency（PDE））が高く、Ｖｅｘが小さいとPDEが低くなるため、入射光量に応じて逆バイアス電圧を制御してもよい。例えば、入射光量の大きい条件ではＶｅｘを低く、入射光量の小さい条件ではＶｅｘを高く設定することで、ダイナミックレンジの広いフォトディテクタ１を実現できる。この時、実施の形態２に係る制御システムを用いることで、デッドタイムをより短縮し、さらにダイナミックレンジを拡大できる。
　図９は実施の形態２に係るフォトディテクタ１を含む制御システムの別の構成例を示すブロック図である。図９の構成では、図８の構成と比べて、制御基準器１７の制御対象がクエンチング抵抗１１ａからＳＰＡＤ容量１２ａに変更されている。
　図９の制御基準器１７は、ＳＰＡＤ１０の逆バイアス電圧の大きい時には、ＳＰＡＤ容量１２ａを小さくし、ＳＰＡＤ１０の逆バイアス電圧の小さい時には、ＳＰＡＤ容量１２ａを大きくする。これにより、異なる逆バイアス電圧の値に対してデッドタイムを短縮できる。
　図１０は、図８、あるいは、図９の制御システムを実現するフォトディテクタ１の回路図である。図１０は図５の構成と比べて、第２トランジスタ２１、第２可変電源２２、および第２容量２３が追加されている点が異なっている。以下異なる点を中心に説明する。
　ＳＰＡＤ１０のカソードにＮ型トランジスタである第２トランジスタ２１が接続される。第２トランジスタ２１の逆の端には第２容量２３が接続される。第２トランジスタ２１のゲートに第２可変電源２２が接続される。
　図１０のフォトディテクタ１が図８の制御システムに含まれる場合には、ＳＰＡＤ１０の逆バイアス電圧が大きいときには第１トランジスタ１５のゲート電圧を低くすることで、チャネル抵抗を低くし、ＳＰＡＤ１０の逆バイアス電圧が小さいときには、第１トランジスタ１５のゲート電圧を高くすることで、チャネル抵抗を高くする。
　図１０のフォトディテクタ１が図９の制御システムに含まれる場合には、ＳＰＡＤ１０の逆バイアス電圧が大きいときには、第２トランジスタ２１を非導通状態とすることで、ＳＰＡＤ１０のきを小さくし、ＳＰＡＤ１０の逆バイアス電圧が小さいときには、第２トランジスタ２１を導通状態とすることで、ＳＰＡＤ１０の容量を大きくする。これにより、異なるＶｅｘの値に対し、デッドタイムを最小化できる。クエンチング抵抗１１ａおよび、ＳＰＡＤ容量１２ａの両方を同時に制御してもよい。（ｉ）クエンチング抵抗の抵抗値、（ｉｉ）ＳＰＡＤ１０の容量Ｃ、（ｉｉｉ）余剰バイアス電圧Ｖｅｘ、（ｉｖ）空乏層幅Ｗ、（ｖ）ブレークダウン電圧ＶＢＤの内、いずれか１以上のパラメータを参照し、他の異なるいずれか１以上のパラメータを制御しても良い。また、温度に対して上記（ｉ）～（ｖ）のパラメータを制御しても良い。第１トランジスタ１５はチャネル抵抗が温度変化するため、温度に応じてゲート電圧を制御しても良い。特に、余剰バイアス電圧Ｖｅｘが同じであれば、デッドタイムは同じなので、第１トランジスタ１５のチャネル抵抗がほぼ温度変化しないように、ゲート電圧を制御すると良い。これにより、異なる温度に対しても、デッドタイムを短縮できる。
　以上説明してきたように実施の形態２に係るフォトディテクタ１は、制御基準器１７を備え、制御基準器１７は次の５つのパラメータ（ｉ）第１抵抗１１の抵抗値Ｒ、（ｉｉ）ＳＰＡＤ１０の寄生容量を含む容量Ｃ、（ｉｉｉ）余剰バイアス電圧Ｖｅｘ、（ｉｖ）ＳＰＡＤ１０の空乏層幅Ｗ、（ｖ）ブレークダウン電圧のいずれか１以上を参照し、参照したパラメータ以外の１以上のパラメータを制御する。
　ここで、第１抵抗１１は可変抵抗であり、制御基準器１７は、余剰バイアス電圧が大きいほど、第１抵抗１１の抵抗値を小さくしてもよい。
　ここで、第１抵抗１１は第１トランジスタ１５を含み、第１抵抗１１の抵抗値は、第１トランジスタ１５のチャネル抵抗に対応してもよい。
　ここで、ＳＰＡＤ１０の寄生容量を含む容量Ｃ、は可変であり、制御基準器１７は、余剰バイアス電圧が大きいほど、容量Ｃの容量値を小さくしてもよい。
　ここで、ＳＰＡＤ１０と第１トランジスタ１５の接続された端に第２トランジスタ２１を備え、第２トランジスタ２１の接続された端と逆の端には、第２容量を備え、ＳＰＡＤ１０の余剰バイアス電圧を参照し、第２トランジスタ２１のゲート電圧を制御してもよい。
　（実施の形態３）
　図１１は実施の形態３に係るフォトディテクタアレイの回路例を示す図である。このフォトディテクタアレイは、Ｎ個（Ｎは２以上の自然数）のフォトディテクタ１を並列に備え、さらに第２抵抗２４を備える。Ｎ個のフォトディテクタ１のそれぞれは、ＳＰＡＤ１０と、第１トランジスタ１５と、第１可変電源１６を備える。フォトディテクタ１が接続された端、すなわち、ＳＰＡＤ１０が接続された端には、ＳＰＡＤ１０と第２電源Ｖ２の間に第２抵抗２４が接続される。この時、第２抵抗２４は、Ｎ個のＳＰＡＤ１０すべてで発生した電荷を、ＳＰＡＤ１０のリチャージ時間より短時間で排出することが要求される。すなわち、第２抵抗２４の抵抗値ｒによる時定数ｒＮＣが第１抵抗１１の抵抗値ＲによるＳＰＡＤ１０のリチャージ時間ＲＣより短いことが求められる。すなわち、下記の式を満たすことが要求される。
Figure JPOXMLDOC01-appb-M000022
　式（２１）より、第２抵抗２４の抵抗値ｒは下記の式に従っても良い。
Figure JPOXMLDOC01-appb-M000023
　これにより、複数のＳＰＡＤ１０を並列に接続してもクエンチング特性を劣化させることがない。例えば、複数のフォトディテクタ１をアレイ状に配置した、イメージセンサやフォトンカウンタなどの用途に用いることができる。
　なお、図１１では、出力部１４を省略したが、各フォトディテクタ１が出力部１４を備えても良く、また、Ｎ個のフォトディテクタ１で出力部を共有しても良い。各フォトディテクタ１が出力部１４を備える場合には、ＳＰＡＤ１０のカソードと第１トランジスタ１５の接続部を出力ノードとしてもよい。また、Ｎ個のフォトディテクタ１で出力部を共有する場合には、ＳＰＡＤ１０のアノードと第２抵抗２４との接続部を出力部としてもよい。
　図１２は実施の形態３に係る固体撮像装置１００の回路例を示す図である。図１２の固体撮像装置１００は、複数のフォトディテクタ１に加えて、制御基準器４２、選択部４１、負荷部４３、信号処理部４４、信号出力線、出力部４５を備える。また、図１２のフォトディテクタ１は、図１１Ａのフォトディテクタ１と比べて、第３電源Ｖ３、第３トランジスタ３３、および第４トランジスタ３４が追加されている点が異なる。以下、異なる点を中心に説明する。
　第３トランジスタ３３は、ＳＰＡＤ１０のカソードに電荷量に応じた電圧を出力する増幅トランジスタである。詳しくは、第３トランジスタ３３は、第４トランジスタ３４がオンのとき、負荷部４３の負荷（例えば定電流源）とともにソースフォロワを構成する。
　第４トランジスタ３４は、選択部４１からの選択制御信号に応じてオンする選択用のスイッチトランジスタである。
　制御基準器４２、選択部４１、信号処理部４４は、半導体基板上に形成されても良く、これらをまとめて周辺回路部と呼ぶことがある。ＳＰＡＤ１０のカソードは第３トランジスタ３３のゲートに接続され、ＳＰＡＤ１０のカソード電圧に応じて電流量が変化する。選択部４１は第４トランジスタ３４のゲートに接続され、信号を出力するフォトディテクタ１を少なくとも１つ選択する。選択されたフォトディテクタ１からの信号は信号出力線を介して、信号処理部４４に出力される。信号処理部４４で処理された信号は、数値データまたは画像データとして出力部４５から出力される。出力部４５は例えばディスプレイなどである。これにより、フォトディテクタ１からの出力を画像形式などの形式で出力できる。図１２では、第３トランジスタ３３および第４トランジスタ３４の導電型はＰ型としたが、Ｎ型としてもよい。
　次に、図１２の固体撮像装置のデバイス構造について説明する。
　図１３～図１５に実施の形態３のフォトディテクタアレイおよび固体撮像装置のデバイス構造を示す。図１３は図１２の固体撮像装置１００を平面視したレイアウト例を示す図である。図１３では２×２画素分の構造を示している。図１３は、複数のフォトディテクタ１と、フォトディテクタ１内にＳＰＡＤ１０と、第１ウェルＷＬ１と、第１配線Ｗ１と、第１トランジスタ１５のゲートＧ１と、第３トランジスタ３３のゲートＧ３と、第４トランジスタ３４のゲートＧ４と、ＳＰＡＤ１０に含まれる１導電型の第１半導体層Ｌ１と、第２導電型の第３半導体層Ｌ３と、を備える。見やすさのため、第１配線Ｗ１以外の配線、および、第１半導体層Ｌ１、第３半導体層Ｌ３、第１ウェルＷＬ１以外の半導体層は省略している。第１トランジスタ１５と、第３トランジスタ３３と、第４トランジスタ３４は第１ウェルＷＬ１内に配置される。第１半導体層Ｌ１は第１配線Ｗ１により、第１トランジスタ１５のドレインおよび第３トランジスタ３３のゲートＧ３に接続される。第１トランジスタ１５のソースは第１電源Ｖ１に接続される。
　図１４は実施の形態３の固体撮像装置１００を平面視したレイアウトの変形例を示す図である。図１４のレイアウトでは、図１３のレイアウトと比べて、第１トランジスタ１５のゲートＧ１の面積が第３トランジスタ３３のゲートＧ３、および第４トランジスタ３４のゲートＧ４に比べて広い。
　このように、第１トランジスタ１５のゲートＧ１の面積は他のトランジスタ、すなわち第３トランジスタ３３、第４トランジスタ３４のゲート面積よりも広くなっている。これにより、第１トランジスタ１５の閾値電圧のばらつきが抑制でき、第１トランジスタ１５チャネル抵抗のばらつきが抑制できる。これにより、式（２１）の条件を満たしつつ、アレイ状に配置するフォトディテクタ１の数をより多くすることができ、ダイナミックレンジが広くなる。
　図１５は図１３のＸＶ－ＸＶ線における固体撮像装置１００の断面構成例を示す図である。半導体基板ＳＵＢと半導体基板ＳＵＢの第１主面Ｓ１側に接するように配置された配線層ＬＭと第２主面Ｓ２側に接するように配置された電極ＥＬと、配線層ＬＭの上部に接したレンズ層ＬＬを備え、光照射面は第１主面Ｓ１側である。図１５の断面では、図１３に加え、半導体基板ＳＵＢ内に、第２導電型の第２半導体層Ｌ２、第２導電型の第４半導体層Ｌ４を備える。第１半導体層Ｌ１、第２半導体層Ｌ２、第３半導体層Ｌ３、第４半導体層Ｌ４によって、ＳＰＡＤ１０が構成され、第１半導体層Ｌ１と第２半導体層Ｌ２の境界周辺が増倍領域ＭＰである。第２半導体層Ｌ２同士は、半導体基板ＳＵＢ、あるいは第４半導体層Ｌ４を通じて接続されている。配線層ＬＭは第１配線Ｗ１以外を省略している。また、レンズ層ＬＬはマイクロレンズＭＬを備える。ここで、ＳＰＡＤ１０のアノードへの電圧印加、すなわち、第２半導体層Ｌ２への電圧印加は、電極ＥＬを介して行われてよい。この場合、第２抵抗２４は半導体基板ＳＵＢと電極ＥＬ間の接合を含むため、半導体基板ＳＵＢと電極ＥＬ間の接合の抵抗が低いことが好ましい。例えば、半導体基板ＳＵＢが型シリコンである場合には、電極材料はＡｇ、Ｐｔ、Ｔｉ、Ａｕなどを用いてよい。これにより、第２抵抗２４を低くし、ダイナミックレンジを拡大できる。
　ここで、第３半導体層Ｌ３は、第１半導体層Ｌ１と第１半導体層Ｌ１の間の分離、および、第１半導体層Ｌ１と第１ウェルＷＬ１の間の分離の機能を有する。第３半導体層Ｌ３の第１主面Ｓ１と接する領域の少なくとも一部は空乏化していても良い。これにより、第１半導体層Ｌ１と第１半導体層Ｌ１の間、または、第１半導体層Ｌ１と第１ウェルＷＬ１の間の分離を狭め、フォトディテクタ１をより微細化できる。また、第３半導体層Ｌ３の配置された領域の第１主面Ｓ１と接する領域には、コンタクト、あるいはトレンチを配置しなくてよい。これにより、第３半導体層Ｌ３の欠陥を低減し、暗電流を低減できる。
　図１５では、第２半導体層Ｌ２、第３半導体層Ｌ３、第４半導体層Ｌ４を便宜的に異なる半導体層で表現しているが、必ずしも異なる不純物濃度、異なる不純物注入などで形成される必要はなく、例えば同一の不純物濃度であっても良い。
　図１６は図１３のＸＶ－ＸＶ線における固体撮像装置１００の断面構成の変形例を示す図である。図１６の変形例は、図１５の構成と比べて、光照射面を第１主面Ｓ１から第２主面Ｓ２側に変更したものである。レンズ層ＬＬは電極ＥＬの上部に接するように配置される。これにより、配線での光反射を防ぎ、感度向上できる。この時、電極ＥＬは光透過率が高い材料とするとよい。例えば、利用する波長域が可視～近赤外の場合には、ＩＴＯ（Indium Tin Oxide）などを用いてもよい。
　図１７は実施の形態３に係る固体撮像装置１００の別の断面構成例を示す図である。同図は、図１６に比べて広範囲の断面図を示している。複数のフォトディテクタ１の設けられた受光領域４６と、受光領域４６の外部であるコンタクト領域４７を備える。コンタクト領域４７には、フィルタＦＬ、第２配線Ｗ２および、第５半導体層Ｌ５を備える。ＳＰＡＤ１０のアノードには、第２配線Ｗ２および、第５半導体層Ｌ５、第４半導体層Ｌ４、電極ＥＬを介して、電圧を印加する。図１７では、コンタクト領域４７の第２主面Ｓ２に接する領域にフィルタＦＬを設けており、入射光が透過しないようにしており、これにより、コンタクト領域４７に入射した光に起因する誤検出を防止できる。図１７では、第２抵抗２４は第２配線Ｗ２および、第５半導体層Ｌ５、第４半導体層Ｌ４、電極ＥＬにより構成される。図１７の例では、必ずしも電極ＥＬを設けなくてもよい。電極ＥＬを設けない場合には、電極ＥＬの光反射および光吸収などによる、光感度の低下を防ぎ、感度を向上できる。ここで、第４半導体層Ｌ４、第５半導体層Ｌ５は拡散抵抗を低減するために、不純物濃度を高めても良く、これにより、第２抵抗２４の要件である式（２３）または式（２４）を満たしやすくなる。特に、第４半導体層Ｌ４は第１主面Ｓ１側から第２主面Ｓ２側に向けて、不純物濃度が徐々に高くなるようにしても良い。これにより、第４半導体層Ｌ４で発生した電荷が第４半導体層Ｌ４のビルトインポテンシャルにより増倍領域ＭＰまで転送され、感度を向上することができる。また、図１７では第２主面Ｓ２より光が照射される構成としているが、第１主面Ｓ１から光照射する構成としても良い。
　図１８は、図１７の固体撮像装置１００の全体を平面視した模式的なレイアウト図である。図１８は、チップと、チップ内に、受光領域４６と、コンタクト領域４７と、制御基準器４２と、選択部４１と、信号処理部４４と、を備える。コンタクト領域４７は受光領域４６に隣接して配置され、受光領域４６の周囲を囲むように配置される。制御基準器４２と、選択部４１と、信号処理部４４とは、コンタクト領域４７より外周に配置される。コンタクト領域４７と受光領域４６とが隣接して配置されることにより、第２抵抗２４をより低減することができ、ダイナミックレンジの広いフォトディテクタアレイを実現できる。第２抵抗２４の条件である式（２３）または式（２４）を満たす限りにおいては、コンタクト領域４７を制御基準器４２と、選択部４１と、信号処理部４４いずれかの外側に配置しても良い。
　以上説明してきたように、実施の形態３に係るフォトディテクタアレイは、上記のフォトディテクタ１をＮ個備え（Ｎは２以上の整数）、Ｎ個のフォトディテクタ１に含まれるＮ個の直列回路は並列に接続され、Ｎ個の直列回路のそれぞれは、直列接続されたＳＰＡＤ１０および第１抵抗１１を有し、Ｎ個の直列回路の一端であってＳＰＡＤ１０側のＮ個の一端は互いに接続され、さらに、互いに接続されたＮ個の一端に接続され、かつ、Ｎ個のフォトディテクタと直列に接続される第２抵抗２４を備え、第２抵抗２４の抵抗値は、第１抵抗１１の抵抗値のＮ分の１よりも小さい。
　ここで、Ｎ個のＳＰＡＤ１０は、同一の半導体基板上に配置され、互いに接続されたＮ個の一端は、半導体基板を介して接続されてもよい。
　ここで、半導体基板の主面であり、互いに接続されたＮ個の一端の側の主面である第２主面に接して配置された電極を介して、互いに接続されたＮ個の一端に電圧が印加されてもよい。
　ここで、Ｎ個のフォトディテクタの配された受光領域と、受光領域の外に配されたコンタクト領域と、コンタクト領域に、第２主面と逆側の主面である第１主面に接するように配された第２配線と、を備え、互いに接続されたＮ個の一端には第２配線を介して電圧が印加されてもよい。
　ここで、Ｎ個のフォトディテクタの制御、または信号処理を行う周辺回路部を備え、コンタクト領域は、受光領域と周辺回路部の間に配置されてもよい。
　ここで、Ｎ個のフォトディテクタのそれぞれは、第１トランジスタを含む少なくとも２つのトランジスタを備え、第１抵抗１１は第１トランジスタ１５のチャネル抵抗であり、第１トランジスタ１５のゲート面積はフォトディテクタの有する他のトランジスタのゲート面積より大きくてもよい。
　また、実施の形態３に係るフォトディテクタアレイは、上記のフォトディテクタ１をＭ個（Ｍは２以上の整数）備え、フォトディテクタ１同士は、ＳＰＡＤ１０の一方の端で接続され、接続された端に第３抵抗３１および、第３容量３２が接続され、第１抵抗１１は第１トランジスタ１５であり、第３抵抗３１の抵抗値ｒ’は、式（２５）を満たす。
　ここで、第１トランジスタ１５は、ＳＰＡＤ１０をリセットするリセット期間において導通状態であり、ＳＰＡＤ１０に入射した光を検出する露光期間において非導通状態であってもよい。
　ここで、第１トランジスタ１５のチャネルの導電型は、ＳＰＡＤ１０の、第１トランジスタ１５が接続された端の導電型と同一であってもよい。
　ここで、第３容量の容量値は、ＳＰＡＤ１０の容量より大きくてもよい。
　［フォトディテクタあるいはフォトディテクタアレイの応用例］
　以下、フォトディテクタあるいはフォトディテクタアレイの応用例について図面を参照しながら説明する。
　図１９はフォトディテクタあるいはフォトディテクタアレイの応用例であって、本開示に係るフォトディテクタ１あるいはフォトディテクタアレイを用いた距離測定システムの一例を示すブロック図である。
　フォトディテクタ１あるいはフォトディテクタアレイの応用例に係る距離測定システム５００は、パルス光を発光する発光部５１０と、反射したパルス光を受光する受光部５２０と、発光部５１０及び受光部５２０を制御する制御部５３０と、受光部５２０からの信号を出力する出力部５４０とを有している。
　発光部５１０は、発光ダイオード等の発光デバイスで構成され、制御部５３０からの制御信号によってパルス光を発生し、測定対象物６００に向けて照射する。発光部５１０は拡散光源でも良く、測定対象物６００は複数でも良い。
　受光部５２０は、上述した実施形態に係るフォトディテクタ１、フォトディテクタアレイ、あるいは固体撮像装置１００であり、測定対象物６００により反射されたパルス光を受光する。受光部５２０はレンズなどの光学系を備えても良く、フォトディテクタ１あるいはフォトディテクタアレイ面上で結像させても良い。
　制御部５３０は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等により構成され、発光部５１０と受光部５２０とが同期して動作するように両者を制御する。また、制御部５３０は、発光部５１０への制御信号と受光部５２０からの出力信号とに基づいて、パルス光が測定対象物６００から反射して、受光部５２０に戻るまでの時間を測定することにより、測定対象物６００までの距離を算出する。
　出力部５４０は、制御部５３０において算出された測定対象物６００までの距離を数値データ形式又は画像形式で出力する。出力部５４０は、通常、ディスプレイ、例えば、液晶ディスプレイ又は有機ＥＬディスプレイ等によって構成される。
　本実施形態に係る距離測定システム５００は、いわゆる、ＴＯＦ（Ｔｉｍｅ　Ｏｆ　Ｆｌｉｔｅ）方式の距離測定システムである。
　図２０は、図１９の測距測定システム５００におけるタイミングチャート例を示す図である。タイミングチャートは、発光部のパルス光と、反射光１と、反射光２と、余剰バイアス電圧Ｖｅｘと、第１トランジスタ１５のゲート電圧と、第１トランジスタ１５のチャネル抵抗と、ＳＰＡＤ１出力と、ＳＰＡＤ２出力とを含み、縦軸は、発光部のパルス光と、反射光１と、反射光２は光強度を表し、余剰バイアス電圧と、第１トランジスタ１５のゲート電圧と、ＳＰＡＤ１出力と、ＳＰＡＤ２出力は電圧、第１トランジスタ１５のチャネル抵抗は抵抗値を表す。横軸は時間を示している。ＳＰＡＤ１、ＳＰＡＤ２はフォトディテクタアレイ内のＳＰＡＤ１０の一つであり、それぞれ位置を限定するものではない。発光部は拡散光源であり、測定対象物は少なくとも２以上あり、比較的近方の測定対象物と、比較的遠方の測定対象物がある。反射光１は比較的近方の測定対象物に照射され、反射した後にＳＰＡＤ１に入射する光であり、反射光２は比較的近方の測定対象物に照射され、反射した後にＳＰＡＤ２に入射する光である。ここで、図２０のように、時間と共にＶｅｘを高めている。拡散光を被写体に照射し、被写体からの拡散反射光を受光する場合、光強度は距離の２乗に反比例して減少するため、近方の測定対象物からの反射光は光強度が高く、遠方の測定対象物からの反射光は光強度が低い。そのため、近方の測定対象物からの反射光を検出するときには、Ｖｅｘを低くし、光検出効率（Photon Detection Efficiency（ＰＤＥ））を低くすることで、二重カウントを防ぎつつ、暗電流による誤検出確率を低減できる。遠方の測定対象物からの反射光を検出するときには、Ｖｅｘを高くし、PDEを高くすることで、検出もれの可能性を低減できる。この時、デッドタイムを最小化しつつクエンチングを実現するために、時間と共に抵抗値を低下させてもよい。例えば、図１２Ａ、の回路では、クエンチング抵抗はＰ型トランジスタであるので、ゲート電圧を時間と共に下げていけばよい。
　また、実施の形態３に係る測距測定システム５００は、上記のフォトディテクタ１を有する受光部５２０と、測定対象物に向けて発光する発光部５１０と、受光部５２０および発光部５１０を制御する制御部５３０と、を備え、制御部５３０は、測定対象物で反射した反射光に対応する信号を受光部５１０から受け、測定対象物までの距離を算出する。
　ここで、発光部５１０の発光後に、余剰バイアス電圧を時間と共に増大させ、第１トランジスタ１５のチャネル抵抗を時間と共に低下させてもよい。
　以上、一つまたは複数の態様に係るフォトディテクタ、フォトディテクタアレイおよび距離測定システムについて、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、フォトディテクタ、フォトディテクタアレイおよび距離測定システムに利用可能であり、例えば、固体撮像装置、測距装置、カメラ等に利用可能である。
１　フォトディテクタ
１０　ＳＰＡＤ
１１　第１抵抗
１１ａ　クエンチング抵抗
１２　第１容量
１２ａ　ＳＰＡＤ容量
１３　電源
１４　出力部
１５、１５ａ　第１トランジスタ
１６、１６ａ　第１可変電源
１７　制御基準器
２１　第２トランジスタ
２２　第２可変電源
２３　第２容量
２４　第２抵抗
３１　第３抵抗
３２　第３容量
３３　第３トランジスタ
３４　第４トランジスタ
３５　第５トランジスタ
３６　第６トランジスタ
３７　第４容量
４１　選択部
４２　制御基準器
４３　負荷部
４４　信号処理部
４５　出力部
４６　受光領域
４７　コンタクト領域
４８　半導体チップ
１００　固体撮像装置
５００　測距測定システム
５１０　発光部
５２０　受光部
５３０　制御部
５４０　出力部
ＣＡ　コンタクト領域
ＥＬ　電極
ＦＬ　フィルタ
Ｇ１、Ｇ２、Ｇ３　ゲート
Ｌ１　第１半導体層
Ｌ２　第２半導体層
Ｌ３　第３半導体層
Ｌ４　第４半導体層
Ｌ５　第５半導体層
ＬＬ　レンズ層
ＬＭ　配線層
ＭＬ　マイクロレンズ
ＭＰ　増倍領域
Ｓ１　第１主面
Ｓ２　第２主面
ＳＵＢ　半導体基板
Ｖ１　第１電源
Ｖ２　第２電源
Ｗ１　第１配線
Ｗ２　第２配線
ＷＬ１　第１ウェル

Claims (21)

  1. 　シングルフォトンアバランシェダイオード（以下、ＳＰＡＤと記す）と、
    　前記ＳＰＡＤに直列に接続された第１抵抗とを備え、
    　前記ＳＰＡＤから前記第１抵抗を介して電荷が排出されるリチャージ時間において、前記ＳＰＡＤの増倍領域から電荷が無くなる
    フォトディテクタ。
  2. 　前記ＳＰＡＤの端のうち、前記第１抵抗と接続された端の電圧振幅の最大値は、前記ＳＰＡＤの両端に印加される電圧と前記ＳＰＡＤのブレークダウン電圧との差分である余剰電圧よりも大きい
    請求項１に記載のフォトディテクタ。
  3. 　シングルフォトンアバランシェダイオード（以下、ＳＰＡＤと記す）と、
    　前記ＳＰＡＤと並列に接続された容量と、
    　前記ＳＰＡＤに直列に接続された第１抵抗と、
    　前記ＳＰＡＤの端のうち、前記第１抵抗と接続された端の電圧を読み出す読み出し部を備える、
    フォトディテクタ。
  4. 　前記ＳＰＡＤに印加される余剰バイアス電圧は、前記ＳＰＡＤのブレークダウン電圧より小さく、
    　前記第１抵抗の抵抗値Ｒは
    Figure JPOXMLDOC01-appb-M000001
     を満たし、
    　式中のＥＢＤは、前記ＳＰＡＤ内部の電界強度を、
    　Ｃは、ＳＰＡＤの寄生容量を含む容量を、
    　Ｖｅｘは、前記余剰バイアス電圧であって、前記ＳＰＡＤに印加される逆バイアス電圧と前記ブレークダウン電圧との差分を、
    　Ｗは、前記ＳＰＡＤの空乏層幅を、
    　α（ＥＢＤ）は、電界強度ＥＢＤの下での電子のインパクトイオン化率を、
    　β（ＥＢＤ）は、電界強度ＥＢＤの下での正孔のインパクトイオン化率を、
    　ａは、電子のインパクトイオン化率の係数を、
    　ｂは、正孔のインパクトイオン化率の係数を、
    　ｑは、電気素量を、
    　ｖs,eは、電子の飽和速度を示す、
    請求項１または３に記載のフォトディテクタ。
  5. 　制御基準器を備え、
    　前記制御基準器は次の５つのパラメータ
    （ｉ）前記第１抵抗の抵抗値Ｒ、
    （ｉｉ）前記ＳＰＡＤの寄生容量を含むＣ、
    （ｉｉｉ）前記ＳＰＡＤの両端に印加される電圧と前記ＳＰＡＤのブレークダウン電圧との差分である余剰バイアス電圧Ｖｅｘ、
    （ｉｖ）前記ＳＰＡＤの空乏層幅Ｗ、
    （ｖ）前記ブレークダウン電圧のいずれか１以上を参照し、前記参照したパラメータ以外の１以上のパラメータを制御する、
    請求項２または３に記載のフォトディテクタ。
  6. 　前記第１抵抗は可変抵抗であり、
    　前記制御基準器は、前記余剰バイアス電圧が大きいほど、前記第１抵抗の抵抗値を小さくする、
    請求項５に記載のフォトディテクタ。
  7. 　前記第１抵抗は第１トランジスタを含み、
    　前記第１抵抗の抵抗値は、前記第１トランジスタのチャネル抵抗に対応する、
    請求項６に記載のフォトディテクタ。
  8. 　前記ＳＰＡＤの寄生容量を含む容量Ｃは可変であり、
    　前記制御基準器は、前記余剰バイアス電圧が大きいほど、容量Ｃの容量値を小さくする、
    請求項５に記載のフォトディテクタ。
  9. 　前記第１抵抗は第１トランジスタを含み、
    　前記ＳＰＡＤと前記第１トランジスタの接続された端に第２トランジスタを備え、
    　前記第２トランジスタの前記接続された端と逆の端には、第２容量を備え、
    　前記ＳＰＡＤの余剰バイアス電圧を参照し、前記第２トランジスタのゲート電圧を制御する、
    請求項８に記載のフォトディテクタ。
  10. 　請求項１～９のいずれか１項に記載のフォトディテクタをＮ個備え（Ｎは２以上の整数）、
    　前記Ｎ個のフォトディテクタに含まれるＮ個の直列回路は並列に接続され、
    　前記Ｎ個の直列回路のそれぞれは、直列接続された前記ＳＰＡＤおよび前記第１抵抗を有し、
    　前記Ｎ個の直列回路の一端であって前記ＳＰＡＤ側のＮ個の一端は互いに接続され、
    　さらに、前記互いに接続されたＮ個の前記一端に接続され、かつ、前記Ｎ個のフォトディテクタと直列に接続される第２抵抗を備え、
    　前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値のＮ分の１よりも小さい、
    フォトディテクタアレイ。
  11. 　前記Ｎ個のＳＰＡＤは、同一の半導体基板上に配置され、
    　前記互いに接続されたＮ個の前記一端は、前記半導体基板を介して接続される、
    請求項１０に記載のフォトディテクタアレイ。
  12. 　前記半導体基板の主面であり、前記互いに接続されたＮ個の前記一端の側の主面である第２主面に接して配置された電極を介して、
    前記互いに接続されたＮ個の一端に電圧が印加される、
    請求項１１に記載のフォトディテクタアレイ。
  13. 　前記Ｎ個のフォトディテクタの配された受光領域と、
    　前記受光領域の外に配されたコンタクト領域と、
    　前記コンタクト領域に、前記半導体基板の主面であり、前記互いに接続されたＮ個の前記一端の側の主面である第２主面と逆側の主面である第１主面に接するように配された第２配線と、を備え、
    　前記互いに接続されたＮ個の前記一端には前記第２配線を介して電圧が印加される、
    請求項１１に記載のフォトディテクタアレイ。
  14. 　前記Ｎ個のフォトディテクタの制御、または信号処理を行う周辺回路部を備え、
    　前記コンタクト領域は、前記受光領域と前記周辺回路部の間に配置される、
    請求項１３に記載のフォトディテクタアレイ。
  15. 　前記第１抵抗は第１トランジスタを含み、
    　前記Ｎ個のフォトディテクタのそれぞれは、前記第１トランジスタを含む少なくとも２つのトランジスタを備え、
    　前記第１抵抗は前記第１トランジスタのチャネル抵抗であり、
    前記第１トランジスタのゲート面積は前記フォトディテクタの有する他のトランジスタのゲート面積より大きい、
    請求項１０～１４のいずれか１項に記載のフォトディテクタアレイ。
  16. 　請求項１に記載のフォトディテクタをＭ個（Ｍは２以上の整数）備え、
    　前記フォトディテクタ同士は、前記ＳＰＡＤの一方の端で接続され、
    　前記接続された端に第３抵抗および、第３容量が接続され、
    　前記第１抵抗は第１トランジスタを含み、
    　前記第１抵抗は前記第１トランジスタであり、
    第３抵抗の抵抗値ｒ’は
    Figure JPOXMLDOC01-appb-M000002
     を満たす
    請求項４～９または１５のいずれか１項に記載のフォトディテクタアレイ。
  17. 　前記第１トランジスタは、
    前記ＳＰＡＤをリセットするリセット期間において導通状態であり、
    前記ＳＰＡＤに入射した光を検出する露光期間において非導通状態である、
    請求項１６に記載のフォトディテクタアレイ。
  18. 　前記第１トランジスタのチャネルの導電型は、
    前記ＳＰＡＤの、前記第１トランジスタが接続された端の導電型と同一である、
    請求項１６または１７に記載のフォトディテクタアレイ。
  19. 　前記第３容量の容量値は、前記ＳＰＡＤの容量より大きい
    請求項１６～１８のいずれか１項に記載のフォトディテクタアレイ。
  20. 　請求項１～１５のいずれか一項に記載のフォトディテクタを有する受光部と、
    　測定対象物に向けて発光する発光部と、
    　前記受光部および前記発光部を制御する制御部と、を備え、
    　前記制御部は、前記測定対象物で反射した反射光に対応する信号を前記受光部から受け、前記測定対象物までの距離を算出する、
    距離測定システム。
  21. 　前記第１抵抗は第１トランジスタを含み、
    　前記発光部の発光後に、前記ＳＰＡＤの両端に印加される電圧と前記ＳＰＡＤのブレークダウン電圧との差分である余剰バイアス電圧を時間と共に増大させ、
    前記第１トランジスタのチャネル抵抗を時間と共に低下させる、
    請求項２０に記載の距離測定システム。
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