JP2021197388A - 受光装置およびその製造方法、並びに、測距装置 - Google Patents

受光装置およびその製造方法、並びに、測距装置 Download PDF

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Abstract

【課題】各転送トランジスタの転送能力のバランスを保つことで、測距精度を向上させることができるようにする。【解決手段】受光装置は、基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタとを有する画素を備え、第２導電型の電荷蓄積層は、平面視において、転送トランジスタのゲートおよびサイドウォール、または、転送トランジスタおよび排出トランジスタのゲートおよびサイドウォールで囲まれて配置されている。本技術は、例えば、被写体までの距離を測定する測距モジュール等に適用できる。【選択図】図６

Description

本技術は、受光装置およびその製造方法、並びに、測距装置に関し、特に、各転送トランジスタの転送能力のバランスを保つことで、測距精度を向上させることができるようにした受光装置およびその製造方法、並びに、測距装置に関する。
測距センサは、物体に向かって照射された照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が照射されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出する。間接ToF方式の測距センサでは、受光した反射光を光電変換して生成した電荷を、例えば、対の転送トランジスタによって２つの電荷蓄積部に振り分け、その電荷量の比から、物体までの距離が算出される。
特許文献１には、埋め込みフォトダイオードの正孔蓄積層の外側に４個の転送トランジスタを配置した画素を用いて、２phase方式または４phase方式により、物体までの距離を算出する測距センサが開示されている。
特開２０１９−００４１４９号公報
特許文献１に開示の画素構造によれば、画素を微細化したときに、正孔蓄積層を形成する際の位置合わせ精度が低下することにより、各転送トランジスタの転送能力のバランスが崩れ、均等な電荷の振り分けができないことが考えられ、測距精度が低下するおそれがある。
本技術は、このような状況に鑑みてなされたものであり、各転送トランジスタの転送能力のバランスを保つことで、測距精度を向上させることができるようにするものである。
本技術の第１の側面の受光装置は、基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタとを有する画素を備え、前記第２導電型の電荷蓄積層は、平面視において、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールで囲まれて配置されている。
本技術の第２の側面の受光装置の製造方法は、基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタとを有する画素を備える受光装置の前記第２導電型の電荷蓄積層を、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールをマスクとしてセルフアラインで形成する。
本技術の第３の側面の測距装置は、所定の光源と、前記所定の光源から照射された照射光が物体で反射されて返ってきた反射光を受光する受光装置とを備え、前記受光装置は、基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタとを有する画素を備え、前記第２導電型の電荷蓄積層は、平面視において、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールで囲まれて配置されている。
本技術の第１および第３の側面においては、基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタとが画素に設けられ、前記第２導電型の電荷蓄積層が、平面視において、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールで囲まれて配置されている。
本技術の第２の側面においては、基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタとを有する画素を備える受光装置の前記第２導電型の電荷蓄積層が、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールをマスクとしてセルフアラインで形成される。
受光装置及び測距装置は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術を適用した測距装置の構成例を示すブロック図である。 図１の受光部（受光装置）の構成例を示すブロック図である。 第１の構成例に係る画素の回路構成例を示す図である。 図３の画素の動作について説明する図である。 第１の構成例に係る画素の断面図である。 第１の構成例に係る画素の画素トランジスタ形成面の平面図である。 図３の画素の製造方法を説明する図である。 画素アレイ部の平面配置を示す平面図である。 受光部の基板構成例を説明する図である。 受光部が１枚基板で構成される場合の断面図である。 受光部が積層基板で構成される場合の断面図である。 第１構成例に係る画素の変形例を示す断面図である。 第２の構成例に係る画素の回路構成例を示す図である。 第２の構成例に係る画素の断面図である。 第２の構成例に係る画素の画素トランジスタ形成面の平面図である。 第３の構成例に係る画素の回路構成例を示す図である。 第３の構成例に係る画素の画素トランジスタ形成面の平面図である。 第３の構成例に係る画素のその他の画素トランジスタの配置例を示す平面図である。 ２タップ構造の画素のその他の画素トランジスタ配置例を示す平面図である。 ４タップ構造の画素のその他の画素トランジスタ配置例を示す平面図である。 本技術を適用した電子機器の構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、添付図面を参照しながら、本技術を実施するための形態（以下、実施の形態という）について説明する。説明は以下の順序で行う。
１．測距装置の構成例
２．受光部の構成
３．画素の第１の構成例
４．画素の第２の構成例
５．画素の第３の構成例
６．その他の画素トランジスタ配置例
７．電子機器の構成例
８．移動体への応用例
なお、以下の説明で参照する図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
＜１．測距装置の構成例＞
図１は、本技術を適用した測距装置の構成例を示すブロック図である。
図１の測距装置１は、間接ToF方式による測距を行う装置であり、レンズ１１、受光部（受光装置）１２、信号処理部１３、発光部１４、および発光制御部１５を備える。信号処理部１３は、パターン切替部２１と距離画像生成部２２を備える。図１の測距装置１は、物体に対して光を照射し、その光（照射光）が物体で反射した光（反射光）を受光して、物体までの距離を測定する。
測距装置１の発光系は、発光部１４と発光制御部１５とからなる。発光部１４は、例えば、光源として赤外線レーザダイオードなどを有し、発光制御部１５から供給される駆動信号に応じて所定の周波数（発光パターン）で変調しながら発光し、物体に対して照射光（赤外光）を照射する。発光制御部１５は、パターン切替部２１からの発光制御信号に基づいて、所定の発光パターンで発光部１４を発光させる。発光制御信号は、例えば、所定の周波数（例えば、20MHzなど）でオンとオフを繰り返すパルス信号で構成される。
発光部１４は、測距装置１の筐体内に配置してもよいし、測距装置１の筐体外部に配置してもよい。レンズ１１と受光部１２の間にＩＲバンドフィルタを設け、ＩＲバンドパスフィルタの透過波長帯に対応する赤外光を発光部１４が発光する構成としても良い。
受光部１２は、レンズ１１を介して入射されてくる反射光を受光し、受光結果に基づく検出信号を信号処理部１３に出力する。
信号処理部１３のパターン切替部２１は、発光部１４が照射光を照射する際の発光パターンを規定する発光制御信号を生成し、発光制御部１５に供給する。また、パターン切替部２１は、発光パターンに合わせて受光部１２を駆動させるために、発光制御信号を受光部１２にも供給する。パターン切替部２１は、例えば、他の測距装置の発光パターンと重ならないように、複数の発光パターンを切り替えることができる。なお、パターン切替部２１は、発光パターンを切り替えできない構成であってもよい。
信号処理部１３の距離画像生成部２２は、受光部１２から供給される検出信号に基づいて、物体までの距離情報が画素毎に格納された距離画像を生成し、出力する。距離画像生成部２２は、測距装置１から物体までの距離を算出する算出部として機能する。
＜２．受光部の構成＞
図２は、図１の受光部１２の構成例を示すブロック図である。
受光部１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、システム制御部４５、および、信号処理部４６を含んで構成される。例えば、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に設けられている。
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部を有する画素５０が、行列状に２次元配置されている。
画素アレイ部４１にはさらに、行列状の画素配列に対して行毎に画素駆動線４７が図の左右方向（画素行の画素の配列方向）に沿って設けられ、列毎に垂直信号線４８が図の上下方向（画素列の画素の配列方向）に沿って設けられている。画素駆動線４７の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素５０を、全画素同時あるいは行単位等で駆動する画素駆動部である。垂直駆動部４２によって選択走査された画素行の各画素５０から出力される検出信号は、垂直信号線４８の各々を通ってカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列毎に、選択行の各画素５０から垂直信号線４８を介して入力される検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。例えば、カラム処理部４３は、信号処理として、AD（アナログデジタル）変換処理などを行う。
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された検出信号が順番に信号処理部４６に出力される。
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
信号処理部４６は、所定の演算処理機能を有し、カラム処理部４３から出力される検出信号に対して、所定の演算処理を必要に応じて行って、信号処理部１３（図１）に出力する。なお、信号処理部４６には、図１の信号処理部１３で行われる処理を実行する機能を含めてもよい。この場合、受光部１２および信号処理部１３は、１つの装置（受光装置）で構成することができる。
画素アレイ部４１において、行列状の画素配列に対して、画素行毎に画素駆動線４７が行方向に沿って配線され、画素列毎に垂直信号線４８が列方向に沿って配線されている。例えば画素駆動線４７は、各画素５０から検出信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図２では、画素駆動線４７について１本の配線として示しているが、実際には複数の配線が形成されている。垂直信号線４８についても同様に、１画素列に対して複数の配線が形成されている。
＜３．画素の第１の構成例＞
次に、受光部１２の画素５０の第１の構成例について説明する。
＜回路構成例＞
図３は、第１の構成例に係る画素５０の回路構成例を示している。
図３の画素５０は、反射光を光電変換して得られた電荷を蓄積する電荷蓄積部を、１画素内に２つ備える、２タップ構造と呼ばれる画素構造の画素回路である。
具体的には、画素５０は、フォトダイオード５１（以下、PD５１と記述する。）を備え、PD５１で生成された電荷を、第１タップ７１Aおよび第２タップ７１Bに交互に振り分ける。
第１タップ７１Aと第２タップ７１Bは、同一の構成を有しており、それぞれ、転送トランジスタ５２、FD（フローティングディフュージョン）５３、リセットトランジスタ５４、フィードバックイネーブルトランジスタ５５、排出トランジスタ５６、増幅トランジスタ５７、選択トランジスタ５８、切替トランジスタ５９、および、付加容量６０を有している。
より具体的には、第１タップ７１Aは、転送トランジスタ５２A、FD５３A、リセットトランジスタ５４A、フィードバックイネーブルトランジスタ５５A、排出トランジスタ５６A、増幅トランジスタ５７A、選択トランジスタ５８A、切替トランジスタ５９A、および、付加容量６０Aを有している。第２タップ７１Bは、転送トランジスタ５２B、FD５３B、リセットトランジスタ５４B、フィードバックイネーブルトランジスタ５５B、排出トランジスタ５６B、増幅トランジスタ５７B、選択トランジスタ５８B、切替トランジスタ５９B、および、付加容量６０Bを有している。
転送トランジスタ５２、リセットトランジスタ５４、フィードバックイネーブルトランジスタ５５、排出トランジスタ５６、増幅トランジスタ５７、選択トランジスタ５８、および、切替トランジスタ５９の各画素トランジスタは、例えば、N型のMOSトランジスタで構成され、ゲートに所定値以上の電圧（以下、Hiレベルとも称する。）が印加された場合に、アクティブ状態、すなわちオンとなり、GNDなどの所定値より低い電圧（以下、Loレベルとも称する。）が印加された場合に、非アクティブ状態、すなわちオフとなる。
図３に示される、定電流源６１Aおよび６１Bと、フィードバックアンプ６２Aおよび６２Bは、例えば、図２のカラム処理部４３等の画素アレイ部４１の外に配置され、同一画素列の他の画素５０と共有されるが、動作の説明のために図示されている。
以下では、第１タップ７１Aと第２タップ７１Bの構成は同一であるので、第１タップ７１Aについて説明し、第２タップ７１Bの説明は適宜省略する。
PD５１Aは、例えばPN接合のフォトダイオードからなる光電変換部であり、照射光が物体で反射されて返ってきた光（反射光）を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積する。
転送トランジスタ５２Aは、PD５１とFD５３Aとの間に接続され、ゲートに供給される駆動信号によりオンとされたとき、PD５１に蓄積されている電荷を読み出し、FD５３Aに転送する。
FD５３Aは、PD５１Aから転送された電荷を一時的に保持する電荷保持部である。FD５３Aに保持された電荷は、電気信号（例えば、電圧信号）に変換されて、増幅トランジスタ５７Aおよび選択トランジスタ５８Aを介して、垂直信号線４８Aへ出力される。FD５３Aには、転送トランジスタ５２Aのドレイン、増幅トランジスタ５７Aのゲート、リセットトランジスタ５４Aのソース、および、切替トランジスタ５９Aのドレインが接続されている。
リセットトランジスタ５４Aは、ゲートに供給される駆動信号によりオンとされたとき、FD５３Aをリセット電圧に初期化（リセット）するリセット部である。リセットトランジスタ５４Aのソースは、FD５３Aと接続され、ドレインは、フィードバックイネーブルトランジスタ５５Aのソースと接続されている。リセットトランジスタ５４Aのドレインは、接地との間に寄生容量C_STを形成し、増幅トランジスタ５７Aのゲートとの間に寄生容量（画素カップリング容量）C_FBを形成している。
フィードバックイネーブルトランジスタ５５Aは、リセットトランジスタ５４Aに供給するリセット電圧の制御を行うリセット電圧制御部である。フィードバックイネーブルトランジスタ５５Aのソースは、リセットトランジスタ５４Aのドレインと接続され、ドレインは、フィードバックアンプ６２Aの出力と接続されている。
フィードバックイネーブルトランジスタ５５Aは、ゲートに供給される駆動信号によりオンとされたとき、フィードバックアンプ６２Aから供給されるREF電圧を、リセット電圧としてリセットトランジスタ５４Aまたは寄生容量C_FBに供給する。フィードバックイネーブルトランジスタ５５Aがオンされたとき、フィードバックイネーブルトランジスタ５５A、リセットトランジスタ５４Aまたは寄生容量C_FB、増幅トランジスタ５７A、選択トランジスタ５８A、および、フィードバックアンプ６２Aによってフィードバックループが形成されることにより、リセットトランジスタ５４Aで発生したリセットノイズ（kTCノイズ）がキャンセルされる。
排出トランジスタ５６Aは、ゲートに供給される駆動信号によりオンとされたとき、PD５１に蓄積されている電荷を排出する。排出トランジスタ５６Aのドレインは所定の電圧VDDに接続され、ソースは、PD５１のカソードおよび転送トランジスタ５２Aのソースに接続されている。
増幅トランジスタ５７Aは、FD５３Aの電位に応じた検出信号を出力する。すなわち、増幅トランジスタ５７Aは、負荷MOS等で構成される定電流源６１Aとソースフォロワ回路を構成し、FD５３Aに保持されている電荷に応じたレベル（電圧）を示す電気信号が、検出信号として、選択トランジスタ５８Aを介して垂直信号線４８Aに出力される。垂直信号線４８Aの接続先は、カラム処理部４３（図２）である。
選択トランジスタ５８Aは、増幅トランジスタ５７Aと垂直信号線４８Aとの間に配置され、ゲートに供給される駆動信号によりオンとされたとき、増幅トランジスタ５７Aから供給される検出信号を、垂直信号線４８Aに出力する。垂直信号線４８Aに出力された検出信号は、カラム処理部４３へ供給される。
転送トランジスタ５２A、リセットトランジスタ５４A、フィードバックイネーブルトランジスタ５５A、排出トランジスタ５６A、および、選択トランジスタ５８Aの各ゲートに供給される駆動信号は、画素駆動線４７を介して、垂直駆動部４２から供給される。
切替トランジスタ５９Aは、ゲートに供給される駆動信号によりオンされたとき、付加容量６０Aを、FD５３Aに接続させる。付加容量６０Aは、浮遊拡散領域（FD）で構成され、切替トランジスタ５９Aがオンとされたとき、転送トランジスタ５２A を介してPD５１Aから転送された電荷を一時的に保持する。切替トランジスタ５９Aのドレインは、転送トランジスタ５２Aのドレイン、FD５３A、増幅トランジスタ５７Aのゲート、および、リセットトランジスタ５４Aのソースに接続され、ソースは、付加容量６０Aに接続されている。
垂直駆動部４２は、切替トランジスタ５９Aをオンオフし、FD５３Aの容量に付加容量６０Aを接続したり、切り離すことで、受光量に応じてFD５３Aの変換効率（受光感度）を変更することができる。
図３の画素５０の動作について、図４を参照しながら説明する。
まず、電荷蓄積期間の開始前に、PD５１が初期化される。具体的には、排出トランジスタ５６Aおよび５６Bがオンに制御され、PD５１に蓄積されている電荷がすべて排出される。
電荷蓄積期間が開始されると、図４に示されるように、照射時間T（１周期Tp＝2T）で発光のオン／オフを繰り返すように変調された照射光が、発光部１４から出力され、その反射光が、物体までの距離に応じた遅延時間ΔTだけ遅れて、PD５１で受光される。
垂直駆動部４２は、転送制御信号TXaを第１タップ７１Aの転送トランジスタ５２Aのゲートに供給して、転送トランジスタ５２Aのオン／オフを制御するとともに、転送制御信号TXbを第２タップ７１Bの転送トランジスタ５２Bのゲートに供給して、転送トランジスタ５２Bのオン／オフを制御する。この転送制御信号TXaは、例えば、照射光と同一位相の信号であり、転送制御信号TXbは、転送制御信号TXaを反転した位相となっている。
従って、図３の画素５０において、反射光を受光することによりPD５１が生成した電荷は、転送制御信号TXaに従って転送トランジスタ５２Aがオンとなっている期間ではFD５３Aに転送され、転送制御信号TXbに従って転送トランジスタ５２Bがオンとなっている期間ではFD５３Bに転送される。これにより、照射時間Tの照射光の照射が周期的に行われる所定の電荷蓄積期間において、転送トランジスタ５２Aを介して転送された電荷はFD５３Aに順次蓄積され、転送トランジスタ５２Bを介して転送された電荷はFD５３Bに順次蓄積される。すなわち、PD５１で生成された電荷が、FD５３AとFD５３Bに振り分けられる。切替トランジスタ５９Aおよび５９Bがオンとなっている場合には、PD５１から転送されてきた電荷は、付加容量６０Aおよび６０Bにも蓄積される。
そして、電荷蓄積期間の終了後、画素５０を選択する駆動信号に従って選択トランジスタ５８Aがオンとなると、FD５３Aに蓄積されている電荷量に応じた検出信号SIG1が、画素５０から垂直信号線４８Aを介してカラム処理部４３に出力される。同様に、画素５０を選択する駆動信号に従って選択トランジスタ５８Bがオンとなると、FD５３Bに蓄積されている電荷量に応じた検出信号SIG2が、画素５０から垂直信号線４８Bを介してカラム処理部４３に出力される。
FD５３Aに蓄積されている電荷は、リセット信号とフィードバック信号に従ってリセットトランジスタ５４Aおよびフィードバックイネーブルトランジスタ５５Aがオンになることによりリセットされ、FD５３Bに蓄積されている電荷は、リセット信号とフィードバック信号に従ってリセットトランジスタ５４Bおよびフィードバックイネーブルトランジスタ５５Bがオンになるとリセットされる。
垂直駆動部４２は、画素アレイ部４１の各画素５０に対し、FD蓄積型のグローバルシャッタ制御を行う。すなわち、垂直駆動部４２は、PD５１の受光と、FD５３Aおよび５３Bへの電荷振り分け動作を、画素アレイ部４１の全画素で同時に実行し、各画素５０に蓄積された電荷量に応じた検出信号SIG1およびSIG2の出力を、画素行単位に順次実行する。なお、垂直駆動部４２は、ローリングシャッタ制御を行うことも可能である。
以上のように、画素５０では、PD５１が受光した反射光により発生した電荷が、遅延時間ΔTに応じて第１タップ７１AのFD５３Aと第２タップ７１BのFD５３Bに振り分けられて、検出信号SIG1および検出信号SIG2として出力される。この遅延時間ΔTは、発光部１４で発光した光が物体まで飛行し、物体で反射した後に受光部１２まで飛行する時間に応じたもの、即ち、物体までの距離に応じたものである。従って、遅延時間ΔTに対応する検出信号SIG1と検出信号SIG2の比に基づき、物体までの距離（デプス値）を求めることができる。
上述したように、照射光の照射タイミングに対して、同じ位相（位相０°）で受光して得られた検出信号SIG1と、反転した位相（位相１８０°）で受光して得られた検出信号SIG2とを用いて、物体までの距離（デプス値）を求める方式は、２phase方式と呼ばれる。
これに対して、例えば、第１のフレームにおいて、上述した位相０°と１８０°の受光タイミングで受光し、次の第２のフレームにおいて、位相９０°と２７０°の受光タイミングで受光することにより、４位相の検出信号を取得し、物体までの距離（デプス値）を求める方式は、４phase方式と呼ばれる。
物体までの距離をデプス値dとすると、４phase方式において、デプス値dは、次式（１）で求めることができる。
Figure 2021197388
 式（１）のｃは光速であり、ΔTは遅延時間であり、fは光の変調周波数を表す。また、式（１）のφは、反射光の位相ずれ量[rad]を表し、次式（２）で表される。
Figure 2021197388
４phase方式では、式（２）のI,Qが、位相を０°、９０°、１８０°、２７０°に設定して得られた検出信号Q０乃至Q２７０を用いて、次式（３）で計算される。
I＝Q０−Q１８０
Q＝Q９０−Q２７０ ・・・・・・・・・（３）
＜画素構造例＞
次に、図５および図６を参照して、第１の構成例に係る画素５０の画素構造について説明する。
図５は、第１の構成例に係る画素５０の断面図を示している。
画素５０は、図５に示されるように、例えばシリコン（Si）等で構成される半導体基板１００に形成されており、半導体基板１００の一方の面（第１面）には、オンチップレンズ１１１が形成され、反対側となる他方の面（第２面）には、転送トランジスタ５２Aおよび５２B、リセットトランジスタ５４Aおよび５４Bなどの画素トランジスタを含む配線層（不図示）が形成されている。ここで、図５において上側となる半導体基板１００の上面（第１面）が、反射光が入射される光入射面であり、半導体基板１００の裏面となる。
半導体基板１００では、例えば、第２導電型（P型）のP型半導体領域１２１に、第１導電型（N型）のN型半導体領域１２２が画素単位に形成されることにより、PD５１が画素単位に形成されている。N型半導体領域１２２は、入射された反射光を、信号電荷としての電子に変換する光電変換領域である。半導体基板１００のおもて面側に形成された転送トランジスタ５２Aと５２Bの間の、基板界面からN型半導体領域１２２までの表面近傍領域には、正孔蓄積層となる高濃度のP型半導体領域（P＋半導体領域）１２３が形成されており、画素５０のPD５１は、いわゆる埋め込みPD構造を有している。
図５において下側となる半導体基板１００のおもて面には、転送トランジスタ５２Aおよび５２B、リセットトランジスタ５４Aおよび５４B、並びに、FD５３Aおよび５３Bが形成されている。
転送トランジスタ５２Aおよび５２BのゲートTGの周囲には、サイドウォールSWが、例えば、シリコン窒化膜（SiN）等によって形成されている。FD５３Aおよび５３Bは、高濃度のN型半導体領域（N＋半導体領域）で形成されている。
また、半導体基板１００の画素５０の境界部には、半導体基板１００の裏面側（オンチップレンズ１１１側）から、おもて面まで貫通し、隣接画素どうしを分離する画素分離部１２４が形成されている。画素分離部１２４は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の金属材料やポリシリコン、酸化シリコン等で形成することができる。画素分離部１２４は、半導体基板１００へ入射された入射光が隣の画素５０へ突き抜けることを防止し、自画素内に閉じ込めるとともに、隣接する画素５０からの入射光の漏れ込みを防止する。
図６は、図５において半導体基板１００の下側となる画素トランジスタ形成面の画素５０の平面図を示している。
図６において破線で示されるA-A’線は、図５に示した断面図の断面線を示している。
図６の矩形状の画素領域の外周部には、上述したように、画素分離部１２４が形成されており、画素分離部１２４によって画素５０の周囲が囲まれ、その内側に、PD５１を形成するP型半導体領域１２１が形成されている。
画素５０の中央部には、正孔蓄積層となるP＋半導体領域１２３が正方形状に形成されており、その周囲が、第１タップ７１Aと第２タップ７１Bの２つの転送トランジスタ５２と２つの排出トランジスタ５６とで囲まれている。具体的には、正方形状のP＋半導体領域１２３の左右方向の２辺の外側に、転送トランジスタ５２Aおよび５２Bが対向して配置され、P＋半導体領域１２３の上下方向の２辺の外側に、排出トランジスタ５６Aおよび５６Bが対向して配置されている。
対向配置された２つの転送トランジスタ５２Aおよび５２BのゲートTGは、平面視で、P＋半導体領域１２３に近い内側の辺を平行な一方の短辺とする台形形状に形成され、ゲートTGの周囲に、サイドウォールSWが形成されている。
対向配置された２つの排出トランジスタ５６Aおよび５６BのゲートOFGも、同様に、平面視で、P＋半導体領域１２３に近い内側の辺を平行な一方の短辺とする台形形状に形成され、ゲートOFGの周囲に、サイドウォールSWが形成されている。
正方形状のP＋半導体領域１２３の周囲において隣接する、転送トランジスタ５２のゲートTGのサイドウォールSWと、排出トランジスタ５６のゲートOFGのサイドウォールSWは、接触しないように離れて形成されている。ただし、図７を参照して説明するように、P＋半導体領域１２３を形成する際のイオン注入工程において、注入イオンが打ち込まれない程度に近接した極めて狭い間隔とされている。これにより、平面視において、転送トランジスタ５２のゲートTGのサイドウォールSWと、排出トランジスタ５６のゲートOFGのサイドウォールSWとの間の領域は、P＋半導体領域１２３ではなく、P型半導体領域１２１となっている。
P＋半導体領域１２３の周囲の２つの転送トランジスタ５２と２つの排出トランジスタ５６のさらに外側には、第１タップ７１Aと第２タップ７１BのFD５３、リセットトランジスタ５４、フィードバックイネーブルトランジスタ５５、増幅トランジスタ５７、選択トランジスタ５８、切替トランジスタ５９、および、付加容量６０が、第１タップ７１Aと第２タップ７１Bとで、画素５０の中心を基準に点対称となるように配置されている。
具体的には、対向配置された２つの転送トランジスタ５２Aおよび５２Bの外側に、同一タップ７１のリセットトランジスタ５４（５４Aまたは５４B）が配置され、転送トランジスタ５２のゲートTGと、リセットトランジスタ５４のゲートRSTとの間が、同一タップ７１のFD５３（５３Aまたは５３B）となっている。
リセットトランジスタ５４Aまたは５４Bの近傍には、ソースまたはドレインの一方を共有する、同一タップ７１のフィードバックイネーブルトランジスタ５５（５５Aまたは５５B）が配置されている。同一タップ７１のリセットトランジスタ５４のゲートRSTとフィードバックイネーブルトランジスタ５５のゲートFBENは、画素分離部１２４の所定の一辺に近い画素５０の外周側に配置されている。
一方、対向配置された２つの排出トランジスタ５６Aおよび５６BのゲートOFGの外側に、同一タップ７１の増幅トランジスタ５７（５７Aまたは５７B）が配置され、排出トランジスタ５６のゲートOFGと、増幅トランジスタ５７のゲートAMPとの間が、排出トランジスタ５６と増幅トランジスタ５７とで共有されたドレイン１２５となっている。
増幅トランジスタ５７Aまたは５７Bの近傍には、ソースまたはドレインの一方を共有する、同一タップ７１の選択トランジスタ５８（５８Aまたは５８B）が配置されている。同一タップ７１の増幅トランジスタ５７のゲートAMPと選択トランジスタ５８のゲートSELは、画素分離部１２４の所定の一辺に近い画素５０の外周側に配置されている。
同一タップ７１の選択トランジスタ５８（５８Aまたは５８B）とリセットトランジスタ５４（５４Aまたは５４B）との間の領域には、切替トランジスタ５９（５９Aまたは５９B）が配置されている。切替トランジスタ５９のソースは付加容量６０として機能し、ドレインは、配線層（不図示）に形成された接続配線１３１（１３１Aまたは１３１B）を介して、転送トランジスタ５２のゲートTGとリセットトランジスタ５４のゲートRSTとの間に形成されたFD５３、および、増幅トランジスタ５７のゲートAMPと接続されている。接続配線１３１上に示された矩形の図形は、ソースもしくはドレインとしてのN型拡散層またはゲートAMPとのコンタクトを表す。
画素５０の画素トランジスタ形成面は、以上のように構成されている。
このような画素５０の構造によれば、２つの転送トランジスタ５２と２つの排出トランジスタ５６のそれぞれが、画素５０の中心を基準に対向し、かつ、等距離で配置されている。これにより、電荷転送を実行する画素トランジスタ（転送ゲート）の転送能力が均等化される。
また、図６に示した画素トランジスタの配置によれば、排出トランジスタ５６と増幅トランジスタ５７のドレイン１２５が共有された構成となっている。これにより、限られた画素領域内で、各画素トランジスタを効率よく配置している。
＜画素トランジスタの形成方法＞
図７を参照して、図５および図６に示した第１の構成例に係る画素５０の製造方法について説明する。
例えば、図７のAに示されるように、支持基板１５１に仮接合された半導体基板１００のP型半導体領域１２１に対して、リン(P)やヒ素(As)等のN型不純物が、画素５０内の所定領域にイオン注入されることにより、N型半導体領域１２２が画素単位に形成され、PD５１が画素単位に形成される。
次に、図７のBに示されるように、半導体基板１００のおもて面の画素中央部付近に、ポリシリコン等によりゲート（電極）を形成し、さらにゲートの周囲に、シリコン窒化膜（SiN）等を用いてサイドウォールSWを形成することにより、転送トランジスタ５２Aおよび５２BのゲートTGとサイドウォールSW、並びに、排出トランジスタ５６Aおよび５６BのゲートOFGとサイドウォールSW（図７では不図示）が形成される。
次に、図７のCに示されるように、転送トランジスタ５２のゲートTGおよびサイドウォールSWと、排出トランジスタ５６のゲートOFGおよびサイドウォールSWとをマスクとして、ホウ素（B）等のP型不純物をイオン注入することにより、正孔蓄積層となるP＋半導体領域１２３が、２つの転送トランジスタ５２Aおよび５２Bと２つの排出トランジスタ５６Aおよび５６Bの内側の表層領域に、セルフアラインで形成される。ここで、２つの転送トランジスタ５２Aおよび５２Bと２つの排出トランジスタ５６Aおよび５６BそれぞれのサイドウォールSWは、接触はしていないが、極めて狭い間隔で配置されているため、イオン注入したときに、P型不純物が、隣接するサイドウォールSWの間を通過しない。
次に、図７のDに示されるように、転送トランジスタ５２のゲートTGを基準にP＋半導体領域１２３とは反対側の領域に、N型不純物をイオン注入することにより、FD５３Aおよび５３Bが形成される。また、図示は省略するが、FD５３Aおよび５３BとなるN＋半導体領域を形成するためのイオン注入と同時に、排出トランジスタ５６のゲートOFGを基準にP＋半導体領域１２３とは反対側の領域にもN型不純物がイオン注入されることによりN＋半導体領域が形成され、排出トランジスタ５６と増幅トランジスタ５７とで共有されるドレイン１２５が形成される。
次に、図７のEに示されるように、リセットトランジスタ５４Aまたは５４BのゲートRSTが、ポリシリコン等により形成される。
図７では、画素５０の境界部に形成される画素分離部１２４が省略されているが、画素分離部１２４は、PD５１が形成される図７のAの工程の前に形成してもよいし、PD５１や各画素トランジスタが形成された図７のEの工程の後に形成してもよい。
以上のように、２つの転送トランジスタ５２Aおよび５２Bと２つの排出トランジスタ５６Aおよび５６Bとで囲まれた内側には、正孔蓄積層となるP＋半導体領域１２３が形成されるが、このP＋半導体領域１２３は、転送トランジスタ５２のゲートTGおよびサイドウォールSWと、排出トランジスタ５６のゲートOFGおよびサイドウォールSWとをマスクとして、セルフアラインで形成される。これにより、画素５０が微細化された場合であっても、P＋半導体領域１２３の形成位置が目標位置からずれることなく、バランスよく形成することができる。これにより、電荷転送を実行する画素トランジスタの転送能力のバランスを保つことができるので、測距精度を向上させることができる。
＜受光部の基板構成例＞
図８は、上述した第１構成例に係る画素５０が行列状に配列された画素アレイ部４１の平面配置を示す平面図である。
なお、図８は、画素アレイ部４１の一部である、３ｘ３の９画素相当の平面図であり、図８では、紙面の都合上、各画素５０の画素内の各部の符号が省略されている。
画素アレイ部４１には、図８に示されるように、図６に示した画素５０が、行方向および列方向に規則的に配置されている。
図８に示したように画素５０が行方向および列方向に規則的に配置されている画素アレイ部４１は、他の回路と同一基板に形成される場合と、他の回路と異なる基板に形成される場合とがあり得る。
図９のAは、画素アレイ部４１が他の回路と同一基板に形成される場合の概略構成例を示している。
画素アレイ部４１が他の回路と同一基板に形成される場合、図９のAに示されるように、図８に示した画素アレイ部４１に対応する画素アレイ領域１７１と、画素アレイ部４１以外の回路、例えば、垂直駆動部４２や水平駆動部４４等の駆動回路や、カラム処理部４３や信号処理部４６の演算回路等に対応するロジック回路領域１７２とが平面方向に並んで、同一の基板１７３に形成される。
一方、図９のBは、画素アレイ部４１が他の回路と異なる基板に形成される場合の概略構成例を示している。
画素アレイ部４１が他の回路と異なる基板に形成される場合、図９のBに示されるように、画素アレイ領域１７１が第１の基板１７４に形成され、ロジック回路領域１７２が第２の基板１７５に形成され、第１の基板１７４と第２の基板１７５とが積層されて構成される。
図１０は、受光部１２が１枚基板で構成される図９のAに示した場合の、より詳細な断面構成を示している。
受光部１２は、画素アレイ領域１７１と画素アレイ領域１７１とを、１枚の基板１７３に形成して構成される。基板１７３において、シリコン等の半導体基板１００の光入射面となる裏面側にオンチップレンズ１１１が形成され、おもて面側に配線層１８１が形成されている。画素アレイ領域１７１と、ロジック回路領域１７２とは、１枚の基板１７３の平面視で異なる領域に形成されている。
図１１は、受光部１２が積層基板で構成される図９のBに示した場合の、より詳細な断面構成を示している。
受光部１２は、第１の基板１７４と第２の基板１７５とが積層されて構成される。
第１の基板１７４において、シリコン等の半導体基板１００の光入射面となる裏面側にオンチップレンズ１１１が形成され、おもて面側に配線層１８２が形成されている。第２の基板１７５は、シリコン等の半導体基板１８３と、その一方の面に形成された配線層１８４とで構成される。第１の基板１７４の配線層１８２と、第２の基板１７５の配線層１８４との接合面が、図１１では破線で示されており、プラズマ接合などにより、第１の基板１７４と第２の基板１７５が貼り合わされている。電気的には、Cu-Cu接合等の金属接合や貫通ビアにより、第１の基板１７４の配線層１８２と、第２の基板１７５の配線層１８４が接続されている。
画素アレイ領域１７１は、第１の基板１７４に形成され、ロジック回路領域１７２は、第２の基板１７５に形成されるので、画素アレイ領域１７１とロジック回路領域１７２とは平面視で重なる領域に形成されている。
＜第１構成例の変形例＞
図１２は、第１構成例に係る画素５０の変形例を示す断面図である。
図１２において、上述した図５と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図１２の画素５０を、図５に示した画素５０と比較すると、図５の転送トランジスタ５２Aおよび５２Bが、図１２では、転送トランジスタ５２A’および５２B’に変更されている。
図５に示した画素５０の転送トランジスタ５２Aおよび５２Bは、ゲートTGが半導体基板１００の上面に平板状に形成された平面型トランジスタであった。
これに対して、図１２の画素５０の転送トランジスタ５２A’および５２B’は、ゲートTGが半導体基板１００の深さ方向に埋め込んで形成された埋め込みゲート電極構造の縦型トランジスタとされている。
図１２では図示されていないが、図５の排出トランジスタ５６Aおよび５６Bについても、ゲートOFGが半導体基板１００の深さ方向に埋め込んで形成された埋め込みゲート電極構造の排出トランジスタ５６A’および５６B’とされている。
転送トランジスタ５２A’および５２B’のゲートTGおよび排出トランジスタ５６A’および５６B’のゲートOFGの埋め込み深さは、正孔蓄積層であるP＋半導体領域１２３と、N型半導体領域１２２との境界部またはその近傍までとなる。
このように、画素５０において、転送トランジスタ５２’および排出トランジスタ５６’を縦型トランジスタとすることで、N型半導体領域１２２に蓄積されている電荷をFD５３（N＋半導体領域）に転送する際の電荷読み出しを短時間で行うことができる。また、イオン注入により形成するP＋半導体領域１２３の周辺領域との分離性を向上させることができる。
＜４．画素の第２の構成例＞
次に、画素５０の第２の構成例について説明する。
＜回路構成例＞
図１３は、第２の構成例に係る画素５０の回路構成例を示している。
図１３において、第１の構成例として示した図３と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図１３の第２の構成例の画素５０は、PD５１から転送された電荷を、画素５０から読み出されるまでの間、保持するメモリ部（電荷保持部）をさらに設けた構成である。
具体的には、図１３では、第１タップ７１Aと第２タップ７１Bのそれぞれにおいて、転送トランジスタ５２とFD５３との間に、第２の転送トランジスタ６５が追加されている点が、図３に示した第１の構成例と異なる。すなわち、第１タップ７１Aでは、転送トランジスタ５２AとFD５３Aとの間に第２の転送トランジスタ６５Aが追加されており、第２タップ７１Bでは、転送トランジスタ５２BとFD５３Bとの間に第２の転送トランジスタ６５Bが追加されている。図１３のその他の構成は、図３に示した第１の構成例と同様である。なお、以下では、図３に示した第１の構成例と共通する転送トランジスタ５２を、第２の転送トランジスタ６５と区別するため、第１の転送トランジスタ５２と称する。
画素アレイ部４１の全画素５０において第１の転送トランジスタ５２が同時にオンされ、PD５１の蓄積電荷が、第１の転送トランジスタ５２と第２の転送トランジスタ６５の間のメモリ部に転送され、保持される。そして、各画素５０の信号読み出し期間において、第２の転送トランジスタ６５のゲートに供給される駆動信号によりオンとされたとき、メモリ部に蓄積されている電荷が、FD５３へ転送される。
＜画素構造例＞
図１４は、第２の構成例に係る画素５０の断面図を示しており、図１５は、第２の構成例に係る画素５０の平面図を示している。
図１４の断面図は、第１の構成例の図５に対応し、図１５の平面図は、第１の構成例の図６に対応する。図１４および図１５において、第１の構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図１４および図１５に示されるように、第１タップ７１Aの第１の転送トランジスタ５２AとFD５３Aとの間に、第２の転送トランジスタ６５Aが形成され、第２タップ７１Bの第１の転送トランジスタ５２BとFD５３Bとの間に、第２の転送トランジスタ６５Bが形成されている。
第２の構成例に係る画素５０では、第１の転送トランジスタ５２Aがオンされたとき、PD５１の蓄積電荷が、第１の転送トランジスタ５２と第２の転送トランジスタ６５の間のN＋半導体領域で形成されたメモリ部に転送され、保持される。第２の転送トランジスタ６５のゲートCGに供給される駆動信号により第２の転送トランジスタ６５がオンとされたとき、メモリ部に蓄積されている電荷が、N＋半導体領域で形成されたFD５３へ転送される。
第２の構成例のように、各画素５０の信号読み出し期間となるまでの間、電荷を保持する電荷保持部をさらに備えることにより、信号読み出しまでの間にFD５３で発生する暗電流ノイズを抑制することができる。
なお、図１４および図１５の例では、第１の転送トランジスタ５２を、図５と同様の平面型トランジスタの例としたが、図１２と同様の縦型トランジスタで構成してもよい。
＜５．画素の第３の構成例＞
次に、画素５０の第３の構成例について説明する。
図１６は、第３の構成例に係る画素５０の回路構成例を示している。
図１６において、第１の構成例として示した図３と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
上述した第１および第２の構成例は、１画素内に２つの電荷蓄積部を備える２タップ構造の画素であったが、図１６に示される第３の構成例に係る画素５０は、１画素内に４つの電荷蓄積部を備える４タップ構造の画素である。
すなわち、画素５０は、PD５１と、PD５１で生成された電荷の振り分け先である、第１タップ７１A乃至第４タップ７１Dを備える。
第１タップ７１A乃至第４タップ７１Dは、それぞれ、転送トランジスタ５２、FD５３、リセットトランジスタ５４、増幅トランジスタ５７、および、選択トランジスタ５８を有している。また、第１タップ７１Aと第２タップ７１Bは、排出トランジスタ５６を備え、第３タップ７１Cと第４タップ７１Dは、排出トランジスタ５６を備えていない。排出トランジスタ５６Aは、第１タップ７１Aと第３タップ７１Cに共通に設けられ、排出トランジスタ５６Bは、第２タップ７１Bと第４タップ７１Dに共通に設けられているとも言える。したがって、転送トランジスタ５２の個数はタップ７１の個数と同じ４個であるが、排出トランジスタ５６の個数は、２個である。
また、第３の構成例に係る画素５０では、フィードバックイネーブルトランジスタ５５、切替トランジスタ５９、および、付加容量６０が省略されている。
したがって、第３の構成例では、付加容量６０を接続したり、切り離したりことで、FD５３の変換効率（受光感度）を切り替えることはできない。また、リセットトランジスタ５４がオンされることにより、FD５３が電圧VDDにリセットされる。各タップ７１のその他の構成は、上述した第１の構成例と同様であるので、説明は省略する。
図１７は、第３の構成例に係る画素５０の画素トランジスタ形成面の平面図である。
画素５０の中央部に正方形状に形成された正孔蓄積層であるP＋半導体領域１２３の周囲の四辺のうち、左右方向の対向する２辺の一方の外側に、第１タップ７１Aと第２タップ７１Bの２つの転送トランジスタ５２Aおよび５２Bが配置され、他方の外側に、第３タップ７１Cと第４タップ７１Dの２つの転送トランジスタ５２Cおよび５２Dが配置されている。これにより、横に並んだ２個の転送トランジスタ５２Aおよび５２Bと、横に並んだ２個の転送トランジスタ５２Cおよび５２Dとが、対向して配置されている。
また、正孔蓄積層であるP＋半導体領域１２３の周囲の四辺のうち、上下方向の対向する２辺の外側に、第１タップ７１Aの排出トランジスタ５６Aと第２タップ７１Bの排出トランジスタ５６Bとが配置され、排出トランジスタ５６Aと５６Bとが対向して配置されている。
第１タップ７１A乃至第４タップ７１Dがそれぞれ個別に有する、転送トランジスタ５２、FD５３、リセットトランジスタ５４、増幅トランジスタ５７、および、選択トランジスタ５８が、転送トランジスタ５２と排出トランジスタ５６の外側の領域を、上下左右に４分割した各領域に、画素５０の中心を基準に点対称および線対称となるように配置されている。
第３の構成例に係る画素５０の動作について説明する。
第３の構成例に係る画素５０は、１画素内に４つの電荷蓄積部を備える４タップ構造の画素であるので、照射光の照射タイミングに対して、異なる４位相の検出信号を１フレーム期間で生成して、出力することができる。
例えば、画素５０は、照射光の照射タイミングに対して、位相０°の受光タイミングで受光した電荷を、第１タップ７１AのFD５３Aに転送して保持し、位相９０°の受光タイミングで受光した電荷を、第２タップ７１BのFD５３Bに転送して保持し、位相１８０°の受光タイミングで受光した電荷を、第３タップ７１CのFD５３Cに転送して保持し、位相２７０°の受光タイミングで受光した電荷を、第４タップ７１DのFD５３Dに転送して保持する。これにより、１フレームで４位相の検出信号を取得することができる。１フレームで４位相の検出信号を取得することで、２フレームで４位相の検出信号を取得する場合と比較して２倍のフレームレートで測距を行うことができる。また、２phase方式と比較して、測定可能距離を拡大することができる。
また、第３の構成例に係る画素５０は、例えば、斜め方向に対向する２つの転送トランジスタ５２をセットとして、２セットの転送トランジスタ５２を交互にオンすることで、上述した第１および第２の構成例と同様に、１フレーム期間で２位相の検出信号を取得する駆動も可能である。例えば、第１タップ７１Aの転送トランジスタ５２Aと第３タップ７１Cの転送トランジスタ５２Cを、位相０°の受光タイミングで同時にオンし、第２タップ７１Bの転送トランジスタ５２Bと第４タップ７１Dの転送トランジスタ５２Dを、位相１８０°の受光タイミングで同時にオンするような駆動が可能である。
第３の構成例に係る画素５０の画素構造によれば、４つの転送トランジスタ５２と２つの排出トランジスタ５６のそれぞれが、画素５０の中心を基準に対向し、かつ、等距離で配置されている。これにより、電荷転送を実行する画素トランジスタ（転送ゲート）の転送能力が均等化される。
また、図１７に示した画素トランジスタの配置によれば、排出トランジスタ５６と増幅トランジスタ５７のドレイン１２５が共有された構成となっている。これにより、限られた画素領域内で、各画素トランジスタを効率よく配置している。
＜６．その他の画素トランジスタ配置例＞
上述した第１乃至第３の構成例では、セルフアラインで形成した場合に、正孔蓄積層であるP＋半導体領域１２３の平面形状が正方形状となるように、複数の転送トランジスタ５２および複数の排出トランジスタ５６で正方形の四辺を形成するように配置したが、転送トランジスタ５２および排出トランジスタ５６の配置は、正方形に限られない。転送トランジスタ５２および排出トランジスタ５６の配置は、複数の転送トランジスタ５２および複数の排出トランジスタ５６のそれぞれが、画素５０の中心、より具体的にはPD５１の中心に対して等距離となるように、正三角形、正六角形、正八角形等の正多角形状や環状に配置されていればよい。これにより、P＋半導体領域１２３をセルフアラインで形成することができ、かつ、転送能力にばらつきが発生しないので、測距精度を向上させることができる。
例えば、図１６に示した第３構成例の画素回路において、複数の転送トランジスタ５２および複数の排出トランジスタ５６の配置を、図１７に示した正方形状ではなく、図１８に示されるように正六角形状に配置することもできる。転送トランジスタ５２のゲートTGおよび排出トランジスタ５６のゲートOFGの平面形状は、台形形状である。
すなわち、図１８は、図１６に示した第３構成例に係る画素５０の、その他の画素トランジスタ配置例を示す平面図である。
図１９は、２タップ構造の画素５０における、その他の画素トランジスタの配置例を示す平面図である。
図１９の画素５０の画素回路は、図示は省略するが、第１の構成例として示した図３の画素回路から、各タップ７１のフィードバックイネーブルトランジスタ５５、切替トランジスタ５９、および、付加容量６０を省略し、排出トランジスタ５６を１つとした画素回路となる。換言すれば、図１９の画素５０の画素回路は、第３の構成例として示した図１６の画素回路から、第３タップ７１Cおよび第４タップ７１Dと、第２タップ７１Bの排出トランジスタ５６Bを省略した回路に等しい。
図１９の画素５０の画素トランジスタ配置では、２つの転送トランジスタ５２Aおよび５２Bと１つの排出トランジスタ５６が正三角形状に配置されることにより、２つの転送トランジスタ５２Aおよび５２Bと１つの排出トランジスタ５６それぞれが、画素５０（のPD５１）の中心から等距離に配置されている。
図２０は、４タップ構造の画素５０における、その他の画素トランジスタ配置例を示す平面図である。
図２０の画素５０の画素回路は、図示は省略するが、第３の構成例として示した図１６の画素回路の第３タップ７１Cと第４タップ７１Dのそれぞれに、排出トランジスタ５６Cおよび５６Dをさらに追加した回路に等しい。したがって、図２０の画素５０の画素回路は、第１タップ７１A乃至第４タップ７１Dのそれぞれが、転送トランジスタ５２と排出トランジスタ５６とを有する。
図２０の画素５０の画素トランジスタ配置では、４つの転送トランジスタ５２A乃至５２Dおよび４つ排出トランジスタ５６A乃至５６Dが正八角形状に配置されることにより、４つの転送トランジスタ５２A乃至５２Dおよび４つ排出トランジスタ５６A乃至５６Dそれぞれが、画素５０（のPD５１）の中心から等距離に配置されている。
以上のように、複数の転送トランジスタ５２と１つ以上の排出トランジスタ５６の配置で形成される平面形状は、正多角形状、環状など、画素５０（のPD５１）の中心から等距離となる形状であればよく、その内側に形成されるP＋半導体領域１２３（正孔蓄積層）が、転送トランジスタ５２のゲートTGおよびサイドウォールSWと、排出トランジスタ５６のゲートOFGおよびサイドウォールSWとをマスクとして、セルフアラインで形成される構造とされる。
また、上述した各構成例では、P＋半導体領域１２３（正孔蓄積層）の周囲に、複数の転送トランジスタ５２と１つ以上の排出トランジスタ５６を配置したが、複数の転送トランジスタ５２のみを配置し、排出トランジスタ５６については、リセットトランジスタ５４や増幅トランジスタ５７などと同様に、転送トランジスタ５２よりも外側に配置してもよい。
なお、上述した説明では、転送トランジスタ５２のゲートTGおよびサイドウォールSWと、排出トランジスタ５６のゲートOFGおよびサイドウォールSWとで形成される平面形状を、正方形や正三角形、正六角形、正八角形など、正多角形として説明したが、厳密な正多角形のみに限定されるものではなく、角部に多少の丸みがあってもよく、全体として、正多角形状や環状とみなせる略正多角形または略環状であればよい。
＜７．電子機器の構成例＞
上述した測距装置１は、例えば、スマートフォン、タブレット型端末、携帯電話機、パーソナルコンピュータ、ゲーム機、テレビ受像機、ウェアラブル端末、デジタルスチルカメラ、デジタルビデオカメラなどの電子機器に搭載することができる。
図２１は、測距装置を搭載した電子機器としてのスマートフォンの構成例を示すブロック図である。
図２１に示すように、スマートフォン２０１は、測距モジュール２０２、撮像装置２０３、ディスプレイ２０４、スピーカ２０５、マイクロフォン２０６、通信モジュール２０７、センサユニット２０８、タッチパネル２０９、および制御ユニット２１０が、バス２１１を介して接続されて構成される。また、制御ユニット２１０では、CPUがプログラムを実行することによって、アプリケーション処理部２２１およびオペレーションシステム処理部２２２としての機能を備える。
測距モジュール２０２には、図１の測距装置１が適用される。例えば、測距モジュール２０２は、スマートフォン２０１の前面に配置され、スマートフォン２０１のユーザを対象とした測距を行うことにより、そのユーザの顔や手、指などの表面形状のデプス値を測距結果として出力することができる。
撮像装置２０３は、スマートフォン２０１の前面に配置され、スマートフォン２０１のユーザを被写体とした撮像を行うことにより、そのユーザが写された画像を取得する。なお、図示しないが、スマートフォン２０１の背面にも撮像装置２０３が配置された構成としてもよい。
ディスプレイ２０４は、アプリケーション処理部２２１およびオペレーションシステム処理部２２２による処理を行うための操作画面や、撮像装置２０３が撮像した画像などを表示する。スピーカ２０５およびマイクロフォン２０６は、例えば、スマートフォン２０１により通話を行う際に、相手側の音声の出力、および、ユーザの音声の収音を行う。
通信モジュール２０７は、通信ネットワークを介した通信を行う。センサユニット２０８は、速度や加速度、近接などをセンシングし、タッチパネル２０９は、ディスプレイ２０４に表示されている操作画面に対するユーザによるタッチ操作を取得する。
アプリケーション処理部２２１は、スマートフォン２０１によって様々なサービスを提供するための処理を行う。例えば、アプリケーション処理部２２１は、測距モジュール２０２から供給されるデプスに基づいて、ユーザの表情をバーチャルに再現したコンピュータグラフィックスによる顔を作成し、ディスプレイ２０４に表示する処理を行うことができる。また、アプリケーション処理部２２１は、測距モジュール２０２から供給されるデプスに基づいて、例えば、任意の立体的な物体の三次元形状データを作成する処理を行うことができる。
オペレーションシステム処理部２２２は、スマートフォン２０１の基本的な機能および動作を実現するための処理を行う。例えば、オペレーションシステム処理部２２２は、測距モジュール２０２から供給されるデプス値に基づいて、ユーザの顔を認証し、スマートフォン２０１のロックを解除する処理を行うことができる。また、オペレーションシステム処理部２２２は、測距モジュール２０２から供給されるデプス値に基づいて、例えば、ユーザのジェスチャを認識する処理を行い、そのジェスチャに従った各種の操作を入力する処理を行うことができる。
このように構成されているスマートフォン２０１では、上述した測距装置１を適用することで、例えば、測距精度を向上させた測距情報を生成、出力することができる。
＜８．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２３は、撮像部１２０３１の設置位置の例を示す図である。
図２３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。
マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、車外情報検出ユニット１２０３０や車内情報検出ユニット１２０４０に適用され得る。具体的には、車外情報検出ユニット１２０３０や車内情報検出ユニット１２０４０として測距装置１による測距を利用することで、運転者のジェスチャを認識する処理を行い、そのジェスチャに従った各種（例えば、オーディオシステム、ナビゲーションシステム、エアーコンディショニングシステム）の操作を実行したり、より正確に運転者の状態を検出することができる。また、測距装置１による測距を利用して、路面の凹凸を認識して、サスペンションの制御に反映させたりすることができる。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術の一部または全部を、他の実施の形態において説明した本技術の一部または全部と組み合わせて実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
また、例えば、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
上述した例では、第１導電型をN型、第２導電型をP型として、電子を信号電荷とした画素構造について説明したが、本技術は正孔を信号電荷とする画素構造にも適用することができる。すなわち、第１導電型をP型とし、第２導電型をN型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は、以下の構成を取ることができる。
（１）
基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、
前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、
前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタと
を有する画素を備え、
前記第２導電型の電荷蓄積層は、平面視において、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールで囲まれて配置されている
受光装置。
（２）
前記画素は、２つの前記転送トランジスタと、２つの前記排出トランジスタとを有し、
対向配置された２つの前記転送トランジスタおよびサイドウォールと、対向配置された２つの前記排出トランジスタおよびサイドウォールとで囲まれて配置されている
前記（１）に記載の受光装置。
（３）
前記第２導電型の電荷蓄積層は、略正方形状の平面形状を有し、
前記転送トランジスタおよび前記排出トランジスタのゲートは、台形形状の平面形状を有する
前記（１）または（２）に記載の受光装置。
（４）
前記画素は、前記転送トランジスタと同数の増幅トランジスタをさらに備え、
前記増幅トランジスタと前記排出トランジスタのドレインが共有される
前記（１）乃至（３）のいずれかに記載の受光装置。
（５）
前記転送トランジスタは、縦型トランジスタで構成される
前記（１）乃至（４）のいずれかに記載の受光装置。
（６）
前記画素は、前記転送トランジスタを第１の転送トランジスタとして、前記第１の転送トランジスタにより転送された電荷が前記画素から読み出されるまでの間、電荷を保持するメモリ部と、
前記メモリ部に保持された電荷を、FDに転送する第２の転送トランジスタと
を、前記第１の転送トランジスタに対応する数だけ、さらに備える
前記（１）乃至（５）のいずれかに記載の受光装置。
（７）
前記画素は、４つの前記転送トランジスタと、２つの前記排出トランジスタとを有し、
前記第２導電型の電荷蓄積層は、対向配置された４つの前記転送トランジスタおよびサイドウォールと、対向配置された２つの前記排出トランジスタおよびサイドウォールとで囲まれて配置されている
前記（１）に記載の受光装置。
（８）
横並びの２つの前記転送トランジスタおよびサイドウォールと、横並びの２つの前記転送トランジスタおよびサイドウォールとが対向して配置されている
前記（７）に記載の受光装置。
（９）
前記第２導電型の電荷蓄積層は、略正方形状の平面形状を有し、
前記転送トランジスタおよび前記排出トランジスタのゲートは、台形形状の平面形状を有する
前記（７）または（８）に記載の受光装置。
（１０）
前記第２導電型の電荷蓄積層は、略正六角形状の平面形状を有し、
前記転送トランジスタおよび前記排出トランジスタのゲートは、台形形状の平面形状を有する
前記（７）または（８）に記載の受光装置。
（１１）
前記画素は、２つの前記転送トランジスタと、１つの前記排出トランジスタとを有し、
前記第２導電型の電荷蓄積層は、略正三角形状の平面形状を有する
前記（１）乃至（１０）のいずれかに記載の受光装置。
（１２）
前記画素は、４つの前記転送トランジスタと、４つの前記排出トランジスタとを有し、
前記第２導電型の電荷蓄積層は、略正八角形状の平面形状を有する
前記（１）に記載の受光装置。
（１３）
前記画素は、２つの前記転送トランジスタを有し、
前記フォトダイオードに蓄積された電荷が、２つの前記転送トランジスタに交互に振り分けられる
前記（１）乃至（６）のいずれかに記載の受光装置。
（１４）
前記画素が行列状に２次元配置された画素アレイ領域と、前記画素から出力された信号を処理するロジック回路領域とが、１枚の基板の平面視で異なる領域に形成されている
前記（１）乃至（１３）のいずれかに記載の受光装置。
（１５）
前記画素が行列状に２次元配置された画素アレイ領域が形成された第１の基板と、前記画素から出力された信号を処理するロジック回路領域が形成された第２の基板とが積層されて構成され、
前記画素アレイ領域と前記ロジック回路領域が、平面視で重なる領域に形成されている
前記（１）乃至（１３）のいずれかに記載の受光装置。
（１６）
基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、
前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、
前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタと
を有する画素を備える受光装置の
前記第２導電型の電荷蓄積層を、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールをマスクとしてセルフアラインで形成する
受光装置の製造方法。
（１７）
隣接する前記転送トランジスタまたは前記排出トランジスタからなる２つの画素トランジスタのサイドウォールの間隔を、前記第２導電型の電荷蓄積層を形成するイオン注入工程において、注入イオンが通過しない間隔に形成する
前記（１６）に記載の受光装置の製造方法。
（１８）
所定の光源と、
前記所定の光源から照射された照射光が物体で反射されて返ってきた反射光を受光する受光装置と
を備え、
前記受光装置は、
基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、
前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、
前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタと
を有する画素を備え、
前記第２導電型の電荷蓄積層は、平面視において、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールで囲まれて配置されている
測距装置。
１ 測距装置， １２ 受光部（受光装置）， １４ 発光部， １５ 発光制御部， ４１ 画素アレイ部， ５０ 画素， ５１ PD， ５２，５２A乃至５２D 転送トランジスタ， ５３，５３A乃至５３D FD， ５４，５４A乃至５４D リセットトランジスタ， ５５，５５A，５５B フィードバックイネーブルトランジスタ， ５６，５６A乃至５６D 排出トランジスタ， ５７，５７A乃至５７D 増幅トランジスタ， ５８，５８A乃至５８D 選択トランジスタ， ５９，５９A，５９B 切替トランジスタ， ６０，６０A，６０B 付加容量， ６１A，６１B 定電流源， ６５，６５A，６５B 第２の転送トランジスタ， ７１A 第１タップ， ７１B 第２タップ， ７１C 第３タップ， ７１D 第４タップ， １００ 半導体基板， １２１ P型半導体領域， １２２ N型半導体領域， １２３ P＋半導体領域（正孔蓄積層）， １２４ 画素分離部， １２５ ドレイン， １３１，１３１A，１３１B 接続配線， ２０１ スマートフォン， ２０２ 測距モジュール

Claims (18)

  1. 基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、
    前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、
    前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタと
    を有する画素を備え、
    前記第２導電型の電荷蓄積層は、平面視において、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールで囲まれて配置されている
    受光装置。
  2. 前記画素は、２つの前記転送トランジスタと、２つの前記排出トランジスタとを有し、
    対向配置された２つの前記転送トランジスタおよびサイドウォールと、対向配置された２つの前記排出トランジスタおよびサイドウォールとで囲まれて配置されている
    請求項１に記載の受光装置。
  3. 前記第２導電型の電荷蓄積層は、略正方形状の平面形状を有し、
    前記転送トランジスタおよび前記排出トランジスタのゲートは、台形形状の平面形状を有する
    請求項１に記載の受光装置。
  4. 前記画素は、前記転送トランジスタと同数の増幅トランジスタをさらに備え、
    前記増幅トランジスタと前記排出トランジスタのドレインが共有される
    請求項１に記載の受光装置。
  5. 前記転送トランジスタは、縦型トランジスタで構成される
    請求項１に記載の受光装置。
  6. 前記画素は、前記転送トランジスタを第１の転送トランジスタとして、前記第１の転送トランジスタにより転送された電荷が前記画素から読み出されるまでの間、電荷を保持するメモリ部と、
    前記メモリ部に保持された電荷を、FDに転送する第２の転送トランジスタと
    を、前記第１の転送トランジスタに対応する数だけ、さらに備える
    請求項１に記載の受光装置。
  7. 前記画素は、４つの前記転送トランジスタと、２つの前記排出トランジスタとを有し、
    前記第２導電型の電荷蓄積層は、対向配置された４つの前記転送トランジスタおよびサイドウォールと、対向配置された２つの前記排出トランジスタおよびサイドウォールとで囲まれて配置されている
    請求項１に記載の受光装置。
  8. 横並びの２つの前記転送トランジスタおよびサイドウォールと、横並びの２つの前記転送トランジスタおよびサイドウォールとが対向して配置されている
    請求項７に記載の受光装置。
  9. 前記第２導電型の電荷蓄積層は、略正方形状の平面形状を有し、
    前記転送トランジスタおよび前記排出トランジスタのゲートは、台形形状の平面形状を有する
    請求項７に記載の受光装置。
  10. 前記第２導電型の電荷蓄積層は、略正六角形状の平面形状を有し、
    前記転送トランジスタおよび前記排出トランジスタのゲートは、台形形状の平面形状を有する
    請求項７に記載の受光装置。
  11. 前記画素は、２つの前記転送トランジスタと、１つの前記排出トランジスタとを有し、
    前記第２導電型の電荷蓄積層は、略正三角形状の平面形状を有する
    請求項１に記載の受光装置。
  12. 前記画素は、４つの前記転送トランジスタと、４つの前記排出トランジスタとを有し、
    前記第２導電型の電荷蓄積層は、略正八角形状の平面形状を有する
    請求項１に記載の受光装置。
  13. 前記画素は、２つの前記転送トランジスタを有し、
    前記フォトダイオードに蓄積された電荷が、２つの前記転送トランジスタに交互に振り分けられる
    請求項１に記載の受光装置。
  14. 前記画素が行列状に２次元配置された画素アレイ領域と、前記画素から出力された信号を処理するロジック回路領域とが、１枚の基板の平面視で異なる領域に形成されている
    請求項１に記載の受光装置。
  15. 前記画素が行列状に２次元配置された画素アレイ領域が形成された第１の基板と、前記画素から出力された信号を処理するロジック回路領域が形成された第２の基板とが積層されて構成され、
    前記画素アレイ領域と前記ロジック回路領域が、平面視で重なる領域に形成されている
    請求項１に記載の受光装置。
  16. 基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、
    前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、
    前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタと
    を有する画素を備える受光装置の
    前記第２導電型の電荷蓄積層を、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールをマスクとしてセルフアラインで形成する
    受光装置の製造方法。
  17. 隣接する前記転送トランジスタまたは前記排出トランジスタからなる２つの画素トランジスタのサイドウォールの間隔を、前記第２導電型の電荷蓄積層を形成するイオン注入工程において、注入イオンが通過しない間隔に形成する
    請求項１６に記載の受光装置の製造方法。
  18. 所定の光源と、
    前記所定の光源から照射された照射光が物体で反射されて返ってきた反射光を受光する受光装置と
    を備え、
    前記受光装置は、
    基板の光入射面である第１面と反対側の第２面の近傍領域に、光電変換領域の第１導電型と異なる第２導電型の電荷蓄積層を有する埋め込み型のフォトダイオードと、
    前記フォトダイオードに蓄積された電荷を転送する少なくとも２つの転送トランジスタと、
    前記フォトダイオードに蓄積された電荷を排出する少なくとも１つの排出トランジスタと
    を有する画素を備え、
    前記第２導電型の電荷蓄積層は、平面視において、前記転送トランジスタのゲートおよびサイドウォール、または、前記転送トランジスタおよび前記排出トランジスタのゲートおよびサイドウォールで囲まれて配置されている
    測距装置。
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