WO2021235222A1 - 受光装置およびその駆動制御方法、並びに、測距装置 - Google Patents

受光装置およびその駆動制御方法、並びに、測距装置 Download PDF

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拓郎 村瀬
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Definitions

  • the present technology relates to a light receiving device and its drive control method, and a distance measuring device, and particularly to a light receiving device capable of realizing high-speed transfer of electric charges, its drive control method, and a range measuring device.
  • the range-finding sensor detects the reflected light that is reflected by the surface of the object and returns, and is based on the flight time from the irradiation of the irradiation light to the reception of the reflected light. Calculate the distance to the object.
  • the charge generated by photoelectric conversion of the received reflected light with a photodiode or the like is distributed to two charge storage units by a pair of transfer gates (MOS transistors), and the ratio of the charges is used. , The distance to the object is calculated (see, for example, Patent Document 1).
  • the distance measurement accuracy can be significantly improved.
  • This technology was made in view of such a situation, and makes it possible to realize high-speed charge transfer.
  • the light receiving device on the first aspect of the present technology transfers a pixel that transfers the electric charge generated by the photoelectric conversion unit to a predetermined FD when a voltage equal to or higher than a predetermined value is simultaneously applied to the gates of at least two transfer transistors. Be prepared.
  • a light receiving device having a pixel having at least two transfer transistors is simultaneously applied with a voltage of a predetermined value or more to the gate of at least two transfer transistors of the pixel.
  • the electric charge generated by the photoelectric conversion unit is transferred to a predetermined FD.
  • the distance measuring device on the third side of the present technology includes a predetermined light source and a light receiving device that receives the reflected light that is reflected by an object and returned from the irradiation light emitted from the predetermined light source.
  • the apparatus includes pixels that transfer the charge generated by the photoelectric conversion unit to a predetermined FD when a voltage equal to or higher than a predetermined value is simultaneously applied to the gates of at least two transfer transistors.
  • the electric charge generated by the photoelectric conversion unit is transferred to a predetermined FD. Will be done.
  • the light receiving device and the ranging device may be independent devices or may be modules incorporated in other devices.
  • FIG. 1 is a block diagram showing a configuration example of a distance measuring device to which the present technology is applied.
  • the distance measuring device 1 in FIG. 1 is a device that performs distance measuring by an indirect ToF method, and includes a lens 11, a light receiving unit (light receiving device) 12, a signal processing unit 13, a light emitting unit 14, and a light emitting control unit 15.
  • the signal processing unit 13 includes a pattern switching unit 21 and a distance image generation unit 22.
  • the distance measuring device 1 of FIG. 1 irradiates an object with light, receives the light (reflected light) reflected by the object (irradiated light), and measures the distance to the object.
  • the light emitting system of the distance measuring device 1 includes a light emitting unit 14 and a light emitting control unit 15.
  • the light emitting unit 14 has, for example, an infrared laser diode or the like as a light source, emits light while being modulated at a predetermined frequency (emission pattern) according to a drive signal supplied from the light emission control unit 15, and irradiates an object with light. Irradiate (infrared light).
  • the light emission control unit 15 causes the light emission unit 14 to emit light in a predetermined light emission pattern based on the light emission control signal from the pattern switching unit 21.
  • the emission control signal is composed of, for example, a pulse signal that repeatedly turns on and off at a predetermined frequency (for example, 20 MHz).
  • the light emitting unit 14 may be arranged inside the housing of the distance measuring device 1 or may be arranged outside the housing of the distance measuring device 1.
  • An IR band filter may be provided between the lens 11 and the light receiving unit 12, and the light emitting unit 14 may emit infrared light corresponding to the transmission wavelength band of the IR bandpass filter.
  • the light receiving unit 12 receives the reflected light incident through the lens 11 and outputs a detection signal based on the light receiving result to the signal processing unit 13.
  • the pattern switching unit 21 of the signal processing unit 13 generates a light emission control signal that defines a light emission pattern when the light emitting unit 14 irradiates the irradiation light, and supplies the light emission control signal to the light emission control unit 15. Further, the pattern switching unit 21 also supplies a light emitting control signal to the light receiving unit 12 in order to drive the light receiving unit 12 in accordance with the light emitting pattern.
  • the pattern switching unit 21 can switch a plurality of light emission patterns so as not to overlap with the light emission patterns of other distance measuring devices, for example.
  • the pattern switching unit 21 may be configured so that the light emission pattern cannot be switched.
  • the distance image generation unit 22 of the signal processing unit 13 generates and outputs a distance image in which the distance information to the object is stored for each pixel based on the detection signal supplied from the light receiving unit 12.
  • the distance image generation unit 22 functions as a calculation unit for calculating the distance from the distance measuring device 1 to the object.
  • FIG. 2 is a block diagram showing a configuration example of the light receiving unit 12 of FIG.
  • the light receiving unit 12 includes a pixel array unit 41, a vertical drive unit 42, a column processing unit 43, a horizontal drive unit 44, a system control unit 45, and a signal processing unit 46.
  • the pixel array unit 41, the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, and the system control unit 45 are provided on a semiconductor substrate (chip) (not shown).
  • pixels 50 having a photoelectric conversion unit that generates and accumulates an amount of light charge corresponding to the amount of incident light are two-dimensionally arranged in a matrix.
  • the pixel array unit 41 is provided with a pixel drive line 47 for each row in the left-right direction (arrangement direction of pixels in the pixel row) in the figure with respect to the matrix-shaped pixel array, and a vertical signal line 48 for each column. Is provided along the vertical direction (arrangement direction of the pixels of the pixel row) in the figure.
  • One end of the pixel drive line 47 is connected to the output end corresponding to each line of the vertical drive unit 42.
  • the vertical drive unit 42 is composed of a shift register, an address decoder, and the like, and is a pixel drive unit that drives each pixel 50 of the pixel array unit 41 simultaneously for all pixels or in line units.
  • the detection signal output from each pixel 50 of the pixel row selectively scanned by the vertical drive unit 42 is supplied to the column processing unit 43 through each of the vertical signal lines 48.
  • the column processing unit 43 performs predetermined signal processing on the detection signal input from each pixel 50 of the selected row via the vertical signal line 48 for each pixel column of the pixel array unit 41, and after the signal processing, the column processing unit 43 performs predetermined signal processing. Temporarily hold the detection signal.
  • the column processing unit 43 performs AD (analog-digital) conversion processing or the like as signal processing.
  • the horizontal drive unit 44 is composed of a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel strings of the column processing unit 43. By the selective scanning by the horizontal drive unit 44, the detection signals signal-processed by the column processing unit 43 are sequentially output to the signal processing unit 46.
  • the system control unit 45 is composed of a timing generator or the like that generates various timing signals, and the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, or the like is based on the various timing signals generated by the timing generator. Drive control is performed.
  • the signal processing unit 46 has a predetermined arithmetic processing function, performs predetermined arithmetic processing on the detection signal output from the column processing unit 43 as necessary, and causes the signal processing unit 13 (FIG. 1) to perform predetermined arithmetic processing. Output.
  • the signal processing unit 46 may include a function of executing the processing performed by the signal processing unit 13 of FIG. In this case, the light receiving unit 12 and the signal processing unit 13 can be configured by one device (light receiving device).
  • the pixel drive line 47 is wired along the row direction for each pixel row and the vertical signal line 48 is wired along the column direction for each pixel row with respect to the matrix-shaped pixel array. ..
  • the pixel drive line 47 transmits a drive signal for driving when reading a detection signal from each pixel 50.
  • FIG. 2 shows the pixel drive line 47 as one wiring, a plurality of wirings are actually formed.
  • the vertical signal line 48 a plurality of wirings are formed for one pixel row.
  • FIG. 3 describes a case where two charge storage units for accumulating charges obtained by photoelectrically converting incident light are provided in one pixel.
  • Light is received by the pixels of the light receiving unit with a delay time ⁇ T according to the distance to the object.
  • the pixels of the light receiving unit alternately distribute the charges obtained by photoelectric conversion of the received reflected light to the first charge storage unit and the second charge storage unit. For example, the pixels of the light receiving unit are transferred to the first charge storage unit at the timing of the same phase as the irradiation light, and transferred to the second charge storage unit at the timing of the phase inverted from the irradiation light.
  • Such an operation of distributing the charge obtained by photoelectric conversion to the first charge storage unit and the second charge storage unit is a predetermined charge storage period in which irradiation of irradiation light having an irradiation time T is periodically performed. Is executed repeatedly.
  • a signal corresponding to the amount of charge stored in the first charge storage unit is output as a detection signal SIG1, and the amount of charge stored in the second charge storage unit.
  • the signal corresponding to is output as the detection signal SIG2.
  • the ratio of the detection signal SIG1 and the detection signal SIG2, which corresponds to the ratio of the amount of charge stored in the first charge storage unit and the second charge storage unit, corresponds to the delay time ⁇ T.
  • This delay time ⁇ T corresponds to the time during which the light emitted from the light source flies to the object, is reflected by the object, and then flies to the pixels of the light receiving unit, that is, the distance to the object. Therefore, the distance (depth value) to the object can be obtained based on the ratio of the detection signal SIG1 and the detection signal SIG2.
  • FIG. 4 shows an example of a circuit configuration of the pixel 50.
  • the pixel 50 in FIG. 4 is a pixel circuit having a pixel structure called a 4-tap structure, which includes four charge storage units in one pixel for accumulating charges obtained by photoelectrically converting reflected light.
  • the pixel 50 includes a photodiode 51 as a photoelectric conversion unit (hereinafter referred to as PD51), a first tap 71A, a second tap 71B, a third tap 71C, and a fourth tap 71D. have.
  • PD51 photoelectric conversion unit
  • first tap 71A a photoelectric conversion unit
  • second tap 71B a third tap 71C
  • fourth tap 71D a fourth tap 71D.
  • the pixel 50 is configured to distribute the electric charge generated by the PD 51 to the first tap 71A and the second tap 71B.
  • the first tap 71A to the fourth tap 71D are a switch SW, an FD (floating diffusion) 53, a reset transistor (RST) 54, a feedback enable transistor (FBEN) 55, an amplification transistor (AMP) 56, and a selection transistor (selection transistor), respectively. It has SEL) 57.
  • the switch SW is connected by the state of two transfer transistors 52, that is, the transfer transistor (TG) 52 of its own tap 71 and the transfer transistor (TG) 52 of another tap 71 adjacent to each other in the plan view shown in FIG. It is a switch that determines the destination. Therefore, each tap 71 also includes a transfer transistor 52.
  • the first tap 71A has a switch SW_A, FD53A, a reset transistor 54A, a feedback enable transistor 55A, an amplification transistor 56A, and a selection transistor 57A.
  • the second tap 71B has a switch SW_B, an FD53B, a reset transistor 54B, a feedback enable transistor 55B, an amplification transistor 56B, and a selection transistor 57B.
  • the third tap 71C has a switch SW_C, FD53C, a reset transistor 54C, a feedback enable transistor 55C, an amplification transistor 56C, and a selection transistor 57C.
  • the fourth tap 71D has a switch SW_D, FD53D, a reset transistor 54D, a feedback enable transistor 55D, an amplification transistor 56D, and a selection transistor 57D.
  • Each pixel transistor of the transfer transistor 52 (FIG. 6), the reset transistor 54, the feedback enable transistor 55, the amplification transistor 56, and the selection transistor 57 is composed of, for example, an N-type MOS transistor, and has a voltage equal to or higher than a predetermined value at the gate.
  • Hi level When (hereinafter, also referred to as Hi level) is applied, it is in the active state, that is, it is turned on, and when a voltage lower than a predetermined value such as GND (hereinafter, also referred to as Lo level) is applied, it is in the inactive state. That is, it is turned off.
  • the constant current sources 58A to 58D and the feedback amplifiers 59A to 59D shown in FIG. 4 are arranged outside the pixel array unit 41 such as the column processing unit 43 of FIG. 2, and the other pixels 50 in the same pixel row are arranged. Shared with, but illustrated for illustration of operation.
  • first tap 71A Since the configurations of the first tap 71A to the fourth tap 71D are basically the same, the first tap 71A will be described below, the second tap 71B to the fourth tap 71D will be omitted, and supplemented as necessary. explain.
  • the PD51A is, for example, a photoelectric conversion element composed of a PN junction photodiode.
  • the irradiation light receives light reflected by an object (reflected light), and charges corresponding to the amount of the received light are generated by photoelectric conversion and accumulated. do.
  • the switch SW_A is arranged between the PD51 and the FD53A, and the output destination of the PD51 is set to the terminals X, Y, Z depending on the two on / off states of the transfer transistor 52A of the first tap 71A and the transfer transistor 52B of the second tap 71B. Connect to one of.
  • the switch SW_A selects the terminal X and transfers the charge stored in the PD 51 to the FD53A.
  • the terminal Y is selected and the switch SW_A is turned off (open).
  • the switch SW_A selects the terminal Z to which the voltage VDD is supplied and discharges the charge stored in the PD 51.
  • the FD53A is a charge holding unit that temporarily holds the charge transferred from the PD51A. Let the capacity value of FD53A be C_FD.
  • the charge held in the FD53A is converted into an electric signal (for example, a voltage signal) and output to the vertical signal line 48A via the amplification transistor 56A and the selection transistor 57A.
  • the drain of the transfer transistor 52A, the gate of the amplification transistor 56A, and the source of the reset transistor 54A are connected to the FD53A.
  • the reset transistor 54A is a reset unit that initializes (reset) the FD53A to the reset voltage when it is turned on by the drive signal supplied to the gate.
  • the source of the reset transistor 54A is connected to the FD53A and the drain is connected to the source of the feedback enable transistor 55A.
  • the drain of the reset transistor 54A forms a parasitic capacitance C_ST with the ground, and forms a parasitic capacitance (pixel coupling capacitance) C_FB with the gate of the amplification transistor 56A.
  • the feedback enable transistor 55A is a reset voltage control unit that controls the reset voltage supplied to the reset transistor 54A.
  • the source of the feedback enable transistor 55A is connected to the drain of the reset transistor 54A, and the drain of the feedback enable transistor 55A is connected to the output of the feedback amplifier 59A.
  • the feedback enable transistor 55A When the feedback enable transistor 55A is turned on by the drive signal supplied to the gate, the REF voltage supplied from the feedback amplifier 59A is supplied to the reset transistor 54A or the parasitic capacitance C_FB as a reset voltage.
  • the reset transistor 54A forms a feedback loop by the feedback enable transistor 55A, the reset transistor 54A or the parasitic capacitance C_FB, the amplification transistor 56A, the selection transistor 57A, and the feedback amplifier 59A.
  • the generated reset noise (kTC noise) is canceled.
  • the amplification transistor 56A outputs a detection signal according to the potential of the FD53A. That is, the amplification transistor 56A constitutes a source follower circuit with a constant current source 58A composed of a load MOS or the like, and an electric signal indicating a level (voltage) corresponding to the electric charge held in the FD53A is used as a detection signal. It is output to the vertical signal line 48A via the selection transistor 57A.
  • the connection destination of the vertical signal line 48A is the column processing unit 43 (FIG. 2).
  • the selection transistor 57A is arranged between the amplification transistor 56A and the vertical signal line 48A, and when turned on by the drive signal supplied to the gate, the detection signal supplied from the amplification transistor 56A is transmitted to the vertical signal line 48A. Output. The detection signal output to the vertical signal line 48A is supplied to the column processing unit 43.
  • the drive signal supplied to each gate of the transfer transistors 52A and 52B, the reset transistor 54A, the feedback enable transistor 55A, and the selection transistor 57A is supplied from the vertical drive unit 42 via the pixel drive line 47.
  • the first tap 71A is configured as described above.
  • the second tap 71B is basically configured in the same way as the first tap 71A, but the configuration of the switch SW_B is different.
  • the switch SW_B is arranged between the PD51 and the FD53B, and the output destination of the PD51 is set to the terminals X, Y, Z depending on the two on / off states of the transfer transistor 52B of the second tap 71B and the transfer transistor 52C of the third tap 71C. Connect to one of.
  • the switch SW_B selects the terminal X and transfers the charge stored in the PD 51 to the FD53B.
  • the terminal Y is selected and the switch SW_B is turned off (open).
  • the switch SW_B selects the terminal Z to which the voltage VDD is supplied and discharges the charge stored in the PD 51.
  • the third tap 71C is basically configured in the same way as the first tap 71A, but the configuration of the switch SW_C is different.
  • the switch SW_C is arranged between the PD51 and the FD53C, and the output destination of the PD51 is set to the terminals X, Y, Z by the two on / off states of the transfer transistor 52C of the third tap 71C and the transfer transistor 52D of the fourth tap 71D. Connect to one of.
  • the switch SW_C selects the terminal X and transfers the charge stored in the PD 51 to the FD53C.
  • the terminal Y is selected and the switch SW_C is turned off (open).
  • the switch SW_C selects the terminal Z to which the voltage VDD is supplied and discharges the charge stored in the PD 51.
  • the 4th tap 71D is basically configured in the same way as the 1st tap 71A, but the configuration of the switch SW_D is different.
  • the switch SW_D is arranged between the PD51 and the FD53D, and the output destination of the PD51 is set to the terminals X, Y, Z by the two on / off states of the transfer transistor 52D of the fourth tap 71D and the transfer transistor 52A of the first tap 71A. Connect to one of.
  • the switch SW_D selects the terminal X and transfers the charge stored in the PD 51 to the FD53D.
  • the terminal Y is connected and the switch SW_D is turned off (open).
  • the switch SW_D selects the terminal Z to which the voltage VDD is supplied and discharges the charge stored in the PD 51.
  • the pixel circuit shown in FIG. 4 is an example of the circuit of the pixel 50, and other circuit configurations can be used.
  • an additional capacitance for adding a capacitance to the FD53 and an additional capacitance connection transistor for turning on / off the connection between the additional capacitance and the FD53 may be added to each tap 71.
  • the conversion efficiency (light receiving sensitivity) of the FD can be changed according to the amount of light received.
  • FIG. 6 is a plan view of the pixel transistor forming surface of the pixel 50 formed on the semiconductor substrate.
  • a rectangular PD51 is formed in a semiconductor substrate in a region near the center of the rectangular pixel 50, and transfer transistors 52 of the first tap 71A to the fourth tap 71D, that is, on the upper surface of the rectangular PD51. Gates TGa to TGd of transfer transistors 52A to 52D are formed.
  • Each of the gates TGa to TGd of the transfer transistors 52A to 52D is formed in the shape of a substantially right-angled isosceles triangle, and the 90-degree angle of the substantially right-angled isosceles triangle is on the center point side of the rectangular PD51 and the other two.
  • the four 45-degree angles are on the four corners of the rectangular PD51, and the sides having the maximum length, which are the hypotenuses of a substantially right-angled isosceles triangle, are arranged so as to overlap the four sides of the outer circumference of the rectangular PD51.
  • the right-angled triangular gates TGa to TGd use a diagonal region having a predetermined width centered on each of the two diagonal lines connecting the diagonals of the four corners of the rectangular PD51 as a gap region between adjacent transfer transistors 52. It is arranged apart from each other.
  • pixel transistors other than the transfer transistor 52 of the first tap 71A to the fourth tap 71D and the FD53 form a center line in the vertical (vertical) direction or the horizontal (left and right) direction of the rectangular pixel area. They are arranged line-symmetrically with respect to the reference.
  • any of the diffusion layers FDa to FDd which are FD53A to FD53D, is arranged outside the four corners of the rectangular PD51.
  • a reset transistor 54 and a feedback enable transistor 55 corresponding to each tap 71 are arranged outside the FD53A to FD53D (diffusion layer FDa to FDd).
  • a reset transistor 54A and a feedback enable transistor 55A are arranged outside the FD53A (diffusion layer FDa) of the first tap 71A.
  • the VDD contact 81 which is a contact portion of a predetermined voltage VDD
  • the Well contact 82 which is a contact portion of the well layer
  • the VDD contact 81 is arranged outside the gates TGa and TGc of the transfer transistors 52A and 52C
  • the Well contact 82 is arranged outside the gates TGb and TGd of the transfer transistors 52B and 52D.
  • Two VDD contacts 81 or Well contacts 82 are arranged facing each other.
  • the gate AMPa of the amplification transistor 56A of the first tap 71A, the gate SELa of the selection transistor 57A, the gate AMPd of the amplification transistor 56D of the fourth tap 71D, and the gate AMPd of the amplification transistor 56D of the first tap 71A are placed on one of the two face-to-face VDD contacts 81.
  • the gate SELD of the selection transistor 57D is arranged, and the drains (not shown) of the amplification transistors 56A and 56D are connected to the VDD contact 81.
  • the gate SELc of the selection transistor 57C is arranged, and the drains (not shown) of the amplification transistors 56B and 56C are connected to the VDD contact 81.
  • First pixel drive control example> The first drive control of the pixel 50 configured as shown in FIG. 6 will be described with reference to FIGS. 7 and 8.
  • FIG. 7 is a timing chart showing a first drive control during the charge accumulation period of the pixel 50
  • FIG. 8 is a plan view showing an operating state of the pixel 50 at a predetermined timing of FIG. 7.
  • the light emitting unit 14 starts light emission at time t1 in FIG. 7, and irradiates the object with the irradiation light while repeating on / off of the light emission every irradiation time T.
  • the first light emission start of the light emitting unit 14 is set to time t1, and each irradiation time T is set to time t2, t3, t4, ....
  • the reflected light reflected by the object reaches the pixel 50 of the light receiving unit 12 after a delay time ⁇ T from the emission of the light emitting unit 14, and is received.
  • the transfer transistors 52 of the first tap 71A to the fourth tap 71D repeatedly turn on / off for twice the irradiation time T of the irradiation light (2T) as shown in FIG. Moreover, each transfer transistor 52 is controlled so that the transfer transistors 52A to 52D are turned on by shifting the on period by half.
  • the vertical drive unit 42 sets the transfer control signal TXa that controls the transfer transistor 52A of the first tap 71A to the Hi level during the period from time t1 to time t3, and sets the transfer transistor 52A of the first tap 71A to the Hi level. Turn it on. Regarding the transfer transistor 52B of the second tap 71B, the vertical drive unit 42 sets the transfer control signal TXb for controlling the transfer transistor 52B to Hi level for a period from time t2 to time t4, and turns on the transfer transistor 52B. Subsequently, the vertical drive unit 42 sets the transfer control signal TXc that controls the transfer transistor 52C of the third tap 71C to the Hi level during the period from time t3 to time t5, and turns on the transfer transistor 52C.
  • the vertical drive unit 42 sets the transfer control signal TXd that controls the transfer transistor 52D of the fourth tap 71D to the Hi level during the period from time t4 to time t6, and turns on the transfer transistor 52D.
  • the vertical drive unit 42 again sets the transfer control signal TXa that controls the transfer transistor 52A of the first tap 71A to Hi level, and sets the transfer transistor 52A of the first tap 71A to the time t5 to time t7. Turn on.
  • the vertical drive unit 42 repeats the same.
  • the vertical drive unit 42 sets the on period of each transfer transistor 52 of the first tap 71A to the fourth tap 71D to a time (2T) twice the irradiation time T, and the adjacent transfer transistor 52.
  • the transfer transistors 52A to 52D are driven to be turned on sequentially by shifting the on period by half so that they are turned on at the same time as the irradiation time T (T time).
  • the transfer transistor 52A of the first tap 71A and the transfer transistor 52B of the second tap 71B are turned on at the same time, so that the switch SW_A is connected to the terminal X.
  • the electric charge generated by the PD 51 passes through the gap region between the gate TGa of the transfer transistor 52A and the gate TGb of the transfer transistor 52B, and the FD53A of the first tap 71A ( Transferred to the diffusion layer FDa).
  • the transfer transistor 52 having a thick line on the outer periphery of the gates TGa to TGd shows an on state
  • the transfer transistor 52 having a thin line shows an off state.
  • the transfer transistor 52B of the second tap 71B and the transfer transistor 52C of the third tap 71C are turned on at the same time, so that the switch SW_B is connected to the terminal X.
  • the charge generated by the PD 51 passes through the gap region between the gate TGb of the transfer transistor 52B and the gate TGc of the transfer transistor 52C, and FD53B (diffusion layer FDb) of the second tap 71B. ).
  • the transfer transistor 52C of the third tap 71C and the transfer transistor 52D of the fourth tap 71D are turned on at the same time, so that the switch SW_C is connected to the terminal X.
  • the charge generated by the PD 51 passes through the gap region between the gate TGc of the transfer transistor 52C and the gate TGd of the transfer transistor 52D, and passes through the gap region between the gate TGc of the transfer transistor 52D and the FD53C (diffusion layer FDc) of the third tap 71C. ).
  • the transfer transistor 52D of the 4th tap 71D and the transfer transistor 52A of the 1st tap 71A are turned on at the same time, so that the switch SW_D is connected to the terminal X.
  • the charge generated by the PD 51 passes through the gap region between the gate TGd of the transfer transistor 52D and the gate TGa of the transfer transistor 52A, and FD53D (diffusion layer FDd) of the fourth tap 71D. ).
  • the states change in order from the states 101a, 101b, 101c, and 1010d until the charge accumulation period ends, and the charges generated by the PD 51 are FD53A to 53D of the first tap 71A to the fourth tap 71D. It is distributed to.
  • the pixel 50 When the charge storage period ends, the pixel 50 enters the signal reading period, and the signals corresponding to the amount of charge stored in the FD53A to 53D of the first tap 71A to the fourth tap 71D are used as the detection signals SIG1 to SIG4, respectively. It is output to the processing unit 43.
  • the charge accumulation period of FD53B and FD53D is in the same phase as the irradiation light, and the charge accumulation period of FD53A and FD53D is in the inverted phase with the irradiation light.
  • the distance to the object can be calculated based on the ratio of the detection signal (SIG2 + SIG4) to SIG1 + SIG3). The distance can be obtained only from the ratio of the detection signals SIG1 and SIG2 or the ratio of the detection signals SIG2 and SIG4.
  • the transfer transistor 52A of the first tap 71A and the transfer transistor 52C of the third tap 71C are turned on during the signal reading period.
  • the switches SW_A to SW_D are all connected to the terminal Z, and the excess charge generated by the PD 51 other than the charge accumulation period is discharged to the two VDD contacts 81 of FIG.
  • FD53A to 53D in the lower part of FIG. 7 show the charge accumulation period of each of FD53A to 53D, and one charge accumulation period of each FD53 is T time, and the on period (2T) of the transfer transistor 52. Is half of. Therefore, charge transfer is realized at a frequency twice the drive frequency of the transfer transistor 52.
  • the distance measurement accuracy is improved by driving the transfer transistor 52 that distributes the electric charge generated by the PD 51 at high speed and performing the electric charge distribution in a shorter period of time.
  • the charge distribution can be performed in a cycle of 1/2 of the drive cycle of the transfer transistor 52, and high-speed transfer of the charge can be more easily performed. realizable.
  • the voltage applied to the gate TG of each transfer transistor 52 can be made lower than that of the pixel PX. It can mitigate the influence of dark current under the gate TG.
  • the center of the rectangular PD51 is arranged in the center of the pixel region, and the gates TGa to TGd of the four transfer transistors 52A to 52D and the gates serving as the charge transfer path are located from the center of the PD51 as a starting point.
  • the regions are arranged symmetrically.
  • the four transfer transistors 52A to 52D can make the transfer variation from the deep part of the PD 51 uniform.
  • the FD53A to 53D are arranged not at the center of the outer peripheral side of the rectangular PD51 but at the corners of the four corners.
  • the FD53A to 53D are located at the farthest position from the center of the PD51 at a distance of ⁇ 2 times that when placed in the center of the side. Can be done. It is preferable to arrange the FD53A to 53D at the corners of the four corners, but for other reasons, the FD53A to 53D may be arranged at the center of the side of the rectangular PD51.
  • the planar shapes of the gates TGa to TGd of the four transfer transistors 52A to 52D are formed into a right-angled triangular shape (right-angled isosceles right triangle shape), and the right-angled portion of the right-angled triangular shape is the central portion of the rectangular PD51. It is placed on the side.
  • the central side of the PD 51 becomes a wide area of the gate TG of the transfer transistor 52
  • the FD53 side becomes a narrow area of the gate TG of the transfer transistor 52.
  • the central side of the PD51 which is a region, can be raised, and an electric field gradient in which charges can easily roll from the central side of the PD51 to the FD53 side can be formed, and backflow of charges can be prevented.
  • the pixel 50 has a structure in which when two adjacent transfer transistors 52 are turned on at the same time, the electric charge is transferred to the FD53 through the gap region of the gate TG of the two turned-on transfer transistors 52, and the phases are shifted by half.
  • the switches to be turned on in sequence By controlling the switches to be turned on in sequence, the switching between the states 101a to 101d in FIG. 8 is clarified, and the charge transfer can be sharply separated.
  • the transfer control signal TX that drives the transfer transistor 52 is not an ideal square wave as shown in FIG. 7, but actually rises and falls slowly (as shown in FIG. 9, for example). It becomes a so-called blunt signal that changes (diagonally).
  • the diagonal period of the transfer control signal TX varies from pixel to pixel.
  • the characteristics may differ from pixel to pixel.
  • the pixel 50 turns on the two transfer transistors 52 at the same time, and only during the period when the total value of the voltage levels of the two transfer control signals TX becomes a certain value or more. Since the electric charge is transferred, it is possible to mitigate the influence of the diagonal period (blunting period) and realize the electric charge transfer in which the pixel variation is suppressed.
  • FIG. 10 shows a plan view of the pixel 50'which is a modification of the pixel 50 shown in FIG.
  • FIG. 10 the parts corresponding to those in FIG. 6 are designated by the same reference numerals, and the description of the parts will be omitted as appropriate.
  • Pixel 50'in FIG. 10 is different from pixel 50 in FIG. 6 in that it has a structure in which two FD53s in the diagonal direction of the four FD53A to FD53D are electrically connected and shared. Is common to the pixel 50 in FIG.
  • the FD53A (diffusion layer FDa) of the first tap 71A and the FD53C (diffusion layer FDc) of the third tap 71C are connected by the connection line 121ac
  • the FD53B of the second tap 71B The diffusion layer FDb) and the FD53D (diffusion layer FDd) of the fourth tap 71D are connected by a connection line 121bd.
  • FIG. 11 is a timing chart showing the first drive control in the pixel 50'shown in FIG.
  • the drive of the pixel 50' is the same as that of the pixel 50 in FIG.
  • signals corresponding to the amount of electric charge accumulated in the FD53A to 53D of the first tap 71A to the fourth tap 71D were output to the column processing unit 43 as detection signals SIG1 to SIG4, respectively.
  • the FD53A of the first tap 71A and the FD53C of the third tap 71C are shared, and the FD53B of the second tap 71B and the FD53D of the fourth tap 71D are shared.
  • the signal corresponding to the amount of charge stored in FD53A and FD53C is output to the column processing unit 43 as the detection signal SIG1', and the signal corresponding to the amount of charge stored in FD53B and FD53D is detected. It is output to the column processing unit 43 as a signal SIG2'.
  • the structure sharing the two diagonal FD53s may be realized within the pixel region of the pixel 50', or may be realized by the column processing unit 43, the signal processing unit 46, or the like after the pixel array unit 41. You may.
  • the reset transistor 54 and the feedback enable transistor 55 of one of the two shared taps 71 can be omitted.
  • the reset transistor 54C and feedback enable transistor 55C of the third tap 71C, and the reset transistor 54D and feedback enable transistor 55D of the fourth tap 71D can be omitted. This makes it possible to reduce the number of pixel transistors in the pixel.
  • connection lines 121ac and 121bd are provided after the pixel array unit 41, a connection switch for turning the connection on and off is configured on each of the connection lines 121ac and 121bd by a MOS transistor or the like, and the connection switch is switched as necessary. Therefore, the 4-tap independent drive and the 2-tap shared drive similar to the pixel 50 in FIG. 6 can be used properly depending on the operation mode or the like.
  • Pixel second drive control example> Next, a second drive control that can be executed by the pixel 50 of FIG. 6 will be described.
  • FIG. 12 is a timing chart showing a second drive control during the charge accumulation period of the pixel 50.
  • a Hi-level transfer control signal TXa is constantly supplied from the vertical drive unit 42 to the gate TGa of the transfer transistor 52A of the first tap 71A during the charge storage period.
  • the vertical drive unit 42 constantly controls the transfer transistor 52A to be on.
  • the transfer control signal TXc of Lo is always supplied from the vertical drive unit 42 to the gate TGc of the transfer transistor 52C of the third tap 71C, and the vertical drive unit 42 constantly controls the transfer transistor 52C to be off. do.
  • the vertical drive unit 42 alternately turns on and off the transfer transistor 52B of the second tap 71B and the transfer transistor 52D of the fourth tap 71D, which are opposed to each other, for each irradiation time T.
  • the vertical drive unit 42 supplies the Hi level transfer control signal TXb to the gate TGb of the transfer transistor 52B of the second tap 71B during the period from time t21 to time t22, and supplies the transfer transistor of the second tap 71B. While turning on 52B, the Lo level transfer control signal TXd is supplied to the gate TGd of the transfer transistor 52D of the fourth tap 71D, and the transfer transistor 52D of the fourth tap 71D is turned off.
  • the vertical drive unit 42 supplies the Lo level transfer control signal TXb to the gate TGb of the transfer transistor 52B of the second tap 71B, and turns off the transfer transistor 52B of the second tap 71B.
  • the Hi level transfer control signal TXd is supplied to the gate TGd of the transfer transistor 52D of the fourth tap 71D, and the transfer transistor 52D of the fourth tap 71D is turned on.
  • the vertical drive unit 42 supplies the Hi level transfer control signal TXb to the gate TGb of the transfer transistor 52B of the second tap 71B, and turns on the transfer transistor 52B of the second tap 71B.
  • the Lo level transfer control signal TXd is supplied to the gate TGd of the transfer transistor 52D of the fourth tap 71D, and the transfer transistor 52D of the fourth tap 71D is turned off.
  • the vertical drive unit 42 supplies the Lo level transfer control signal TXb to the gate TGb of the transfer transistor 52B of the second tap 71B, and turns off the transfer transistor 52B of the second tap 71B.
  • the Hi level transfer control signal TXd is supplied to the gate TGd of the transfer transistor 52D of the fourth tap 71D, and the transfer transistor 52D of the fourth tap 71D is turned on.
  • the T period in which the transfer transistor 52B of the second tap 71B is turned on becomes the state 101a in FIG. 8, and the electric charge generated by the PD 51 is transferred to the gate TGa of the transfer transistor 52A and the transfer transistor 52B. It is transferred to the FD53A (diffusion layer FDa) of the first tap 71A through the gap region with the gate TGb.
  • the state 101d in FIG. 8 is obtained, and the charges generated by the PD 51 are the gate TGd of the transfer transistor 52D and the gate TGa of the transfer transistor 52A. It is transferred to the FD53D (diffusion layer FDd) of the fourth tap 71D through the gap region of.
  • the electric charge accumulated in the FD53A of the first tap 71A is output to the column processing unit 43 as a detection signal SIG1, and the electric charge accumulated in the FD53D of the fourth tap 71D is generated. It is output to the column processing unit 43 as a detection signal SIG4.
  • the distance to the object is determined based on the ratio of the detection signal SIG1 and the detection signal SIG4. You can ask.
  • the FD53B of the second tap 71B and the FD53C of the third tap 71C are not used in the second drive control.
  • the transfer transistor 52A of the first tap 71A and the transfer transistor 52C of the third tap 71C are turned on.
  • the switches SW_A to SW_D are all connected to the terminal Z, and the excess charge generated by the PD 51 other than the charge accumulation period is discharged to the two VDD contacts 81 of FIG. Is the Hi VDD level (voltage) of the transfer control signal TXa that turns on the transfer transistor 52A during this signal read period the same as the Hi FD level (voltage) of the transfer control signal TXa that turns on the transfer transistor 52A during the charge storage period? , Higher than that (Hi VDD level ⁇ Hi FD level).
  • the on period of the transfer transistor 52B of the second tap 71B and the transfer transistor 52D of the fourth tap 71D is the same as the one charge accumulation period and the irradiation time T of each FD53, and the first It is 1/2 of the drive control.
  • the Hi level (voltage) of is lower than that of the first drive control.
  • the drive frequency when the on / off drive is alternately performed can be increased.
  • the second drive control it is possible to sufficiently drive even at a drive frequency twice that of the first drive control.
  • the transfer control signal TXc to the transfer transistor 52C of the third tap 71C which is always controlled to be off, is set to Lo level (GND), but it may be a negative bias.
  • GND Lo level
  • a charge transfer gradient can be added from the FD53B and 53C sides to the FD53A and FD53D sides, and charge transfer can be facilitated.
  • the second drive control can be realized even if the transfer transistor 52 that constantly controls on and off is reversed.
  • the vertical drive unit 42 constantly controls the transfer transistor 52A of the first tap 71A to be off, and constantly controls the transfer transistor 52C of the third tap 71C to be on during the charge storage period. Further, the vertical drive unit 42 alternately turns on and off the transfer transistor 52B of the second tap 71B and the transfer transistor 52D of the fourth tap 71D every irradiation time T. In this case, during the T period when the transfer transistor 52B of the second tap 71B is turned on, charges are accumulated in the FD53B of the second tap 71B, and the detection signal SIG2 according to the accumulated charge amount is output to the column processing unit 43. NS.
  • Pixel third drive control example> Next, a third drive control that can be executed by the pixel 50 of FIG. 6 will be described.
  • FIG. 13 is a timing chart showing a third drive control during the charge accumulation period of the pixel 50.
  • the voltage applied to the transfer transistor 52A of the first tap 71A and the transfer transistor 52C of the third tap 71C during the charge storage period is different from the second drive control, and the other drives are different. This is the same as the second drive control.
  • the transfer control signal TXa of Hi' is constantly supplied from the vertical drive unit 42 to the gate TGa of the transfer transistor 52A of the first tap 71A.
  • the transfer transistor 52A is always controlled to be on, and the transfer control signal TXc of Hi'is always supplied to the gate TGc of the transfer transistor 52C of the third tap 71C, and the transfer transistor 52C is also always on. Be controlled.
  • the applied voltage of the Hi'level of the transfer control signals TXa and TXc supplied to the transfer transistors 52A and 52C is generated by the Hi level applied to the gate TGa of the transfer transistor 52A in the second drive control and the PD51.
  • the voltage is adjusted to be lower than the Hi level turned on when the unnecessary charge is discharged to the two VDD contacts 81.
  • the voltage is about 70 to 80% when the unnecessary charge is discharged to the two VDD contacts 81.
  • the potential when the transfer transistors 52A and 52C are turned on is made higher than the potential when the transfer transistors 52B or 52D are turned on, so that the charge generated by the PD 51 during the charge storage period is transferred to the VDD contact 81. It is prevented from being discharged.
  • the vertical drive unit 42 alternately turns on and off for each irradiation time T, as in the second drive control.
  • the electric charge generated by the PD 51 is transferred to the FD53A (diffusion layer FDa) of the first tap 71A and the FD53B (diffusion layer FDb) of the second tap 71B.
  • the state 111a is a state in which the three transfer transistors 52A to C of the first tap 71A, the second tap 71B, and the third tap 71C are turned on at the same time
  • the state 111b is a state in which the second tap 71B, the third tap 71C, and so on.
  • the three transfer transistors 52B to D of the fourth tap 71D are turned on at the same time.
  • the signals corresponding to the amount of electric charge accumulated in the FD53A to 53D of the first tap 71A to the fourth tap 71D are used as the detection signals SIG1 to SIG4, respectively. , Is output to the column processing unit 43.
  • the ratio of the detection signal (SIG1 + SIG2) to the detection signal (SIG3 + SIG4) Based on, the distance to the object can be obtained.
  • the distance can be obtained only by the ratio of the detection signals SIG1 and SIG4 or the ratio of the detection signals SIG2 and SIG3.
  • the transfer transistors 52A and 52C are constantly controlled to be on, and the transfer control is supplied to the transfer transistor 52B of the second tap 71B and the transfer transistor 52D of the fourth tap 71D to be driven on and off.
  • the Hi level (voltage) of the signals TXb and TXd can be made lower than that of the first drive control. Then, since the low voltage drive becomes possible, the drive frequency when the on / off drive is alternately performed can be increased. As a result, according to the third drive control, it is possible to sufficiently drive even at a drive frequency twice that of the first drive control.
  • the transfer transistor 52B when the transfer transistor 52B is turned on, the electric charge is accumulated in the FD53A and the FD53B, and when the transfer transistor 52D is turned on, the electric charge is accumulated in the FD53C (diffusion layer FDc) and the FD53D. Therefore, it is possible to accumulate twice the amount of electric charge as the second drive control. Therefore, the dynamic range can be expanded as compared with the second drive control.
  • Modification example of the gate of the transfer transistor> 15 and 16 show a modification of the gate TG of the transfer transistor 52 in the pixel 50 described above.
  • FIGS. 15 and 16 the same as the pixel 50 shown in FIG. 6 except for the gate TG of the transfer transistor 52, so the description other than the gate TG of the transfer transistor 52 will be omitted.
  • FIG. 15 is a plan view of the pixel 50A showing a first modification of the gate TG of the transfer transistor 52.
  • the planar shape of the gate TG of the transfer transistor 52 is formed in the shape of a substantially right-angled isosceles triangle as described above, but in the pixel 50A of FIG. 15, the two linear shapes are formed. It is formed in an L-shape connected at one end at an orthogonal angle, and an L-shaped right-angled portion is arranged on the central portion side of the rectangular PD51.
  • the L-shaped gates TGa to TGd mutually use a diagonal region having a predetermined width centered on each of the two diagonal lines connecting the diagonals of the four corners of the rectangular PD51 as a gap region between adjacent transfer transistors 52. It is arranged apart from each other.
  • any of the above-mentioned first to third drive controls can be applied to the pixel 50A.
  • the first drive control described above when the transfer transistor 52A and the transfer transistor 52B are turned on at the same time, the charges generated by the PD 51 are transferred to the gate TGa of the transfer transistor 52A and the gate TGb of the transfer transistor 52B. It is transferred to the FD53A (diffusion layer FDa) of the first tap 71A through the gap region.
  • the electric charge generated by the PD 51 passes through the gap region between the gate TGb of the transfer transistor 52B and the gate TGc of the transfer transistor 52C, and is a second tap. It is transferred to FD53B (diffusion layer FDb) of 71B.
  • the gate capacity can be reduced.
  • FIG. 16 is a plan view of the pixel 50B showing a second modification of the gate TG of the transfer transistor 52.
  • the pixel 50B in FIG. 16 Similar to the pixel 50A in FIG. 15, the pixel 50B in FIG. 16 also has an L-shaped planar shape of the gate TG of the transfer transistor 52. However, the orientation of the L-shaped arrangement of the gate TG of the transfer transistor 52 in FIG. 16 is different from that of the gate TG of the transfer transistor 52 of the pixel 50A shown in FIG. Specifically, in the pixel 50A of FIG. 15, the L-shaped right-angled portion is arranged on the central portion side of the rectangular PD51, but in the pixel B of FIG. 16, the outer peripheral portion side of the rectangular PD51 is arranged. Is located in.
  • the gate TGs of the four transfer transistors 52 of the pixel 50 of FIG. 6 and the pixel 50A of FIG. 15 were arranged line-symmetrically and point-symmetrically, but the gate TGs of the four transfer transistors 52 of the pixel 50B of FIG. 16 are line-symmetrical and point-symmetrical. , Point symmetric, but not line symmetric.
  • the gap region of the gate TG of the two transfer transistors 52 turned on at the same time becomes the charge transfer path, but in the pixel 50B of FIG. 16, they are turned on at the same time.
  • the region under the gate TG of the two transfer transistors 52 serves as a charge transfer path.
  • the gate TG of the transfer transistor 52 has been described as a planar transistor formed in a flat plate shape on the upper surface of the semiconductor substrate, but an embedded gate electrode formed by embedding the gate TG in the depth direction of the semiconductor substrate. It may be formed by a vertical transistor having a structure.
  • the planar shape of the gate TG when formed of a vertical transistor is the same as the above-mentioned example.
  • the distance measuring device 1 described above can be mounted on an electronic device such as a smartphone, a tablet terminal, a mobile phone, a personal computer, a game machine, a television receiver, a wearable terminal, a digital still camera, or a digital video camera.
  • an electronic device such as a smartphone, a tablet terminal, a mobile phone, a personal computer, a game machine, a television receiver, a wearable terminal, a digital still camera, or a digital video camera.
  • FIG. 17 is a block diagram showing a configuration example of a smartphone as an electronic device equipped with a distance measuring device.
  • the distance measuring module 202, the image pickup device 203, the display 204, the speaker 205, the microphone 206, the communication module 207, the sensor unit 208, the touch panel 209, and the control unit 210 are provided via the bus 211. Connected and configured. Further, the control unit 210 has functions as an application processing unit 221 and an operation system processing unit 222 by executing a program by the CPU.
  • the distance measuring device 1 of FIG. 1 is applied to the distance measuring module 202.
  • the distance measuring module 202 is arranged in front of the smartphone 201, and by performing distance measurement for the user of the smartphone 201, the depth value of the surface shape of the user's face, hand, finger, etc. is measured as a distance measurement result. Can be output as.
  • the image pickup device 203 is arranged in front of the smartphone 201, and by taking an image of the user of the smartphone 201 as a subject, the image taken by the user is acquired. Although not shown, the image pickup device 203 may be arranged on the back surface of the smartphone 201.
  • the display 204 displays an operation screen for processing by the application processing unit 221 and the operation system processing unit 222, an image captured by the image pickup device 203, and the like.
  • the speaker 205 and the microphone 206 for example, output the voice of the other party and collect the voice of the user when making a call by the smartphone 201.
  • the communication module 207 communicates via the communication network.
  • the sensor unit 208 senses speed, acceleration, proximity, and the like, and the touch panel 209 acquires a touch operation by the user on the operation screen displayed on the display 204.
  • the application processing unit 221 performs processing for providing various services by the smartphone 201.
  • the application processing unit 221 can create a face by computer graphics that virtually reproduces the user's facial expression based on the depth supplied from the distance measuring module 202, and can perform a process of displaying the face on the display 204.
  • the application processing unit 221 can perform a process of creating, for example, three-dimensional shape data of an arbitrary three-dimensional object based on the depth supplied from the distance measuring module 202.
  • the operation system processing unit 222 performs processing for realizing the basic functions and operations of the smartphone 201.
  • the operation system processing unit 222 can perform a process of authenticating the user's face and unlocking the smartphone 201 based on the depth value supplied from the distance measuring module 202.
  • the operation system processing unit 222 performs a process of recognizing a user's gesture based on the depth value supplied from the distance measuring module 202, and performs a process of inputting various operations according to the gesture. Can be done.
  • the smartphone 201 configured in this way, by applying the above-mentioned distance measuring device 1, for example, distance measuring information with improved distance measuring accuracy can be generated and output.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 18 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle outside information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the state of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 19 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the vehicle 12100 has an imaging unit 12101, 12102, 12103, 12104, 12105 as an imaging unit 12031.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the image pickup units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 19 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the image pickup units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object in the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and pattern matching processing is performed on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the vehicle exterior information detection unit 12030 and the vehicle interior information detection unit 12040 among the configurations described above. Specifically, by using the distance measurement by the distance measuring device 1 as the outside information detection unit 12030 and the inside information detection unit 12040, processing for recognizing the driver's gesture is performed, and various types (for example, for example) according to the gesture are performed. It can perform operations on audio systems, navigation systems, air conditioning systems) and detect the driver's condition more accurately. Further, the distance measurement by the distance measuring device 1 can be used to recognize the unevenness of the road surface and reflect it in the control of the suspension.
  • the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
  • the configurations described above as a plurality of devices (or processing units) may be collectively configured as one device (or processing unit).
  • a configuration other than the above may be added to the configuration of each device (or each processing unit).
  • a part of the configuration of one device (or processing unit) may be included in the configuration of another device (or other processing unit). ..
  • the present technology can have the following configurations.
  • a light receiving device including a pixel that transfers a charge generated by a photoelectric conversion unit to a predetermined FD when a voltage equal to or higher than a predetermined value is simultaneously applied to the gates of at least two transfer transistors.
  • the light receiving device according to (1) wherein the on period of the transfer transistor, which is a period in which a voltage equal to or higher than a predetermined value is applied to the gate, is deviated by half between the two transfer transistors.
  • the pixel has four of the transfer transistors.
  • the light receiving device according to any one of (1) to (3) above, which is configured to simultaneously apply a voltage equal to or higher than a predetermined value to the gates of two adjacent transfer transistors. (5)
  • the electric charge is configured to be transferred to the predetermined FD through a gap region between the gates of two adjacent transfer transistors to which a voltage equal to or higher than a predetermined value is applied simultaneously.
  • the planar shape of the gate of the transfer transistor is a substantially right-angled triangular shape, and the right-angled portion of the substantially right-angled triangular shape is arranged on the central portion side of the photoelectric conversion portion according to the above (4) or (5).
  • the pixel has four said FDs.
  • the light receiving device according to any one of (4) to (6), wherein the four FDs are arranged at the four corners of the rectangular photoelectric conversion unit.
  • the light receiving device according to any one of (4) to (7) above, wherein the four transfer transistors are configured to sequentially apply a voltage of a predetermined value or more to the gate.
  • the light receiving device according to (7) above, wherein two of the four FDs in the diagonal direction are electrically connected to each other.
  • the electric charge is configured to be transferred to the predetermined FD during the period when the total value of the voltages applied to the gates of the two transfer transistors becomes a predetermined value or more. ).
  • the light receiving device according to any one of. (11)
  • the pixel has four of the transfer transistors.
  • the gate of the first transfer transistor which is one of the four transfer transistors, is controlled so that a voltage equal to or higher than a predetermined value is constantly applied.
  • a voltage of a predetermined value or more is simultaneously applied to the gates of the two transfer transistors (1).
  • the second and third transfer transistors facing each other are included.
  • the on period which is a period during which a voltage equal to or higher than a predetermined value is applied to the gate of the transfer transistor adjacent to the first transfer transistor, is the same as the irradiation time of the reflected light received by the photoelectric conversion unit.
  • the pixel has four of the transfer transistors.
  • the gates of the first and second transfer transistors which are two opposing transfer transistors among the four transfer transistors, are controlled so that a voltage equal to or higher than a predetermined value is constantly applied.
  • a voltage of a predetermined value or more is simultaneously applied to the gates of the three transfer transistors.
  • the planar shape of the gate of the transfer transistor is L-shaped.
  • the charges (1) to (16) are configured to be transferred to the predetermined FD through the gap region between the gates of the two transfer transistors to which a voltage equal to or higher than a predetermined value is applied at the same time. ).
  • the light receiving device according to any one of. (18) The planar shape of the gate of the transfer transistor is L-shaped.
  • the charges (1) to (16) are configured to be transferred to the predetermined FD through a region under the gate of the two transfer transistors to which a voltage equal to or higher than a predetermined value is applied at the same time. ).
  • the light receiving device according to any one of. (19) The light receiving device according to any one of (1) to (18) above, wherein the transfer transistor is composed of a vertical transistor.
  • a light receiving device having pixels with at least two transfer transistors A drive control method for a light receiving device that transfers a charge generated by a photoelectric conversion unit to a predetermined FD when a voltage equal to or higher than a predetermined value is simultaneously applied to the gates of at least two transfer transistors of the pixel.
  • (21) With a given light source It is provided with a light receiving device that receives the reflected light that is reflected by an object and returned from the irradiation light emitted from the predetermined light source.
  • the light receiving device is A distance measuring device including a pixel that transfers a charge generated by a photoelectric conversion unit to a predetermined FD when a voltage equal to or higher than a predetermined value is simultaneously applied to the gates of at least two transfer transistors.
  • ranging device 12 light receiving unit (light receiving device), 13 signal processing unit, 14 light emitting unit (light emitting source), 15 light emitting control unit, 41 pixel array unit, 50, 50', 50A, 50B pixel, 51 PD, SW_A ⁇ SW_D switch, 52 (52A to 52D) transfer transistor, TG gate, TX transfer control signal, 53 (53A to 53D) FD, 54 (54A to 54D) reset transistor, 55 (55A to 55D) feedback enable transistor, 56 ( 56A to 56D) Amplification transistor, 57 (57A to 57D) selection transistor, 58 (58A to 58D) constant current source, 59 (59A to 59D) feedback amplifier, 71A 1st tap, 71B 2nd tap, 71C 3rd tap, 71D 4th tap, 81 VDD contact, 82 Well contact, 121ac, 121bd connection line, 201 smartphone, 202 ranging module

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Abstract

本技術は、電荷の高速転送を実現できるようにする受光装置およびその駆動制御方法、並びに、測距装置に関する。 受光装置は、少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する画素を備える。本技術は、例えば、被写体までの距離を測定する測距モジュール等に適用できる。

Description

受光装置およびその駆動制御方法、並びに、測距装置
　本技術は、受光装置およびその駆動制御方法、並びに、測距装置に関し、特に、電荷の高速転送を実現できるようした受光装置およびその駆動制御方法、並びに、測距装置に関する。
　測距センサは、物体に向かって照射された照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が照射されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出する。間接ToF方式の測距センサでは、受光した反射光をフォトダイオード等で光電変換して生成した電荷を、対の転送ゲート（MOSトランジスタ）によって２つの電荷蓄積部に振り分け、その電荷量の比から、物体までの距離が算出される（例えば、特許文献１参照）。
　振り分けを担う転送ゲートを高速駆動し、より短期間で電荷の振り分けを行うことで、測距精度を格段に向上させることができる。
特開２０１９－００４１４９号公報
　しかしながら、電荷の転送に必要な電圧を転送ゲートに印加するためには所定の時間が必要となるため、高速駆動には限界がある。
　本技術は、このような状況に鑑みてなされたものであり、電荷の高速転送を実現できるようにするものである。
　本技術の第１の側面の受光装置は、少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する画素を備える。
　本技術の第２の側面の受光装置の駆動制御方法は、少なくとも２つの転送トランジスタを備える画素を有する受光装置が、前記画素の少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する。
　本技術の第３の側面の測距装置は、所定の光源と、前記所定の光源から照射された照射光が物体で反射されて返ってきた反射光を受光する受光装置とを備え、前記受光装置は、少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する画素を備える。
　本技術の第１乃至第３の側面においては、画素の少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷が所定のFDに転送される。
　受光装置及び測距装置は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術を適用した測距装置の構成例を示すブロック図である。 図１の受光部（受光装置）の構成例を示すブロック図である。 間接ToF方式の測距原理について説明する図である。 図１の受光部の画素の回路構成例を示す図である。 図４のスイッチの動作を説明する図である。 図４の画素の画素トランジスタ形成面の平面図である。 図６の画素の第１の駆動制御を示すタイミングチャートである。 動作状態を説明するための画素の一部の平面図である。 図６の画素の効果を説明する図である。 図６の画素の変形例の平面図である。 図１０の画素による第１の駆動制御を示すタイミングチャートである。 図６の画素の第２の駆動制御を示すタイミングチャートである。 図６の画素の第３の駆動制御を示すタイミングチャートである。 動作状態を説明するための画素の一部の平面図である。 図４の画素における転送トランジスタのゲートの第１変形例を示す平面図である。 図４の画素における転送トランジスタのゲートの第２変形例を示す平面図である。 本技術を適用した電子機器の構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、添付図面を参照しながら、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。説明は以下の順序で行う。
１．測距装置の構成例
２．受光部の構成
３．間接ToF方式の測距原理
４．受光部の画素の詳細構成例
５．画素の第１の駆動制御例
６．画素の変形例
７．画素の第２の駆動制御例
８．画素の第３の駆動制御例
９．転送トランジスタのゲートの変形例
１０．電子機器の構成例
１１．移動体への応用例
＜１．測距装置の構成例＞
　図１は、本技術を適用した測距装置の構成例を示すブロック図である。
　図１の測距装置１は、間接ToF方式による測距を行う装置であり、レンズ１１、受光部（受光装置）１２、信号処理部１３、発光部１４、および発光制御部１５を備える。信号処理部１３は、パターン切替部２１と距離画像生成部２２を備える。図１の測距装置１は、物体に対して光を照射し、その光（照射光）が物体で反射した光（反射光）を受光して、物体までの距離を測定する。
　測距装置１の発光系は、発光部１４と発光制御部１５とからなる。発光部１４は、例えば、光源として赤外線レーザダイオードなどを有し、発光制御部１５から供給される駆動信号に応じて所定の周波数（発光パターン）で変調しながら発光し、物体に対して照射光（赤外光）を照射する。発光制御部１５は、パターン切替部２１からの発光制御信号に基づいて、所定の発光パターンで発光部１４を発光させる。発光制御信号は、例えば、所定の周波数（例えば、20MHzなど）でオンとオフを繰り返すパルス信号で構成される。
　発光部１４は、測距装置１の筐体内に配置してもよいし、測距装置１の筐体外部に配置してもよい。レンズ１１と受光部１２の間にＩＲバンドフィルタを設け、ＩＲバンドパスフィルタの透過波長帯に対応する赤外光を発光部１４が発光する構成としても良い。
　受光部１２は、レンズ１１を介して入射されてくる反射光を受光し、受光結果に基づく検出信号を信号処理部１３に出力する。
　信号処理部１３のパターン切替部２１は、発光部１４が照射光を照射する際の発光パターンを規定する発光制御信号を生成し、発光制御部１５に供給する。また、パターン切替部２１は、発光パターンに合わせて受光部１２を駆動させるために、発光制御信号を受光部１２にも供給する。パターン切替部２１は、例えば、他の測距装置の発光パターンと重ならないように、複数の発光パターンを切り替えることができる。なお、パターン切替部２１は、発光パターンを切り替えできない構成であってもよい。
　信号処理部１３の距離画像生成部２２は、受光部１２から供給される検出信号に基づいて、物体までの距離情報が画素毎に格納された距離画像を生成し、出力する。距離画像生成部２２は、測距装置１から物体までの距離を算出する算出部として機能する。
＜２．受光部の構成＞
　図２は、図１の受光部１２の構成例を示すブロック図である。
　受光部１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、システム制御部４５、および、信号処理部４６を含んで構成される。例えば、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に設けられている。
　画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部を有する画素５０が、行列状に２次元配置されている。
　画素アレイ部４１にはさらに、行列状の画素配列に対して行毎に画素駆動線４７が図の左右方向（画素行の画素の配列方向）に沿って設けられ、列毎に垂直信号線４８が図の上下方向（画素列の画素の配列方向）に沿って設けられている。画素駆動線４７の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
　垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素５０を、全画素同時あるいは行単位等で駆動する画素駆動部である。垂直駆動部４２によって選択走査された画素行の各画素５０から出力される検出信号は、垂直信号線４８の各々を通ってカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列毎に、選択行の各画素５０から垂直信号線４８を介して入力される検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。例えば、カラム処理部４３は、信号処理として、AD（アナログデジタル）変換処理などを行う。
　水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された検出信号が順番に信号処理部４６に出力される。
　システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
　信号処理部４６は、所定の演算処理機能を有し、カラム処理部４３から出力される検出信号に対して、所定の演算処理を必要に応じて行って、信号処理部１３（図１）に出力する。なお、信号処理部４６には、図１の信号処理部１３で行われる処理を実行する機能を含めてもよい。この場合、受光部１２および信号処理部１３は、１つの装置（受光装置）で構成することができる。
　画素アレイ部４１において、行列状の画素配列に対して、画素行毎に画素駆動線４７が行方向に沿って配線され、画素列毎に垂直信号線４８が列方向に沿って配線されている。例えば画素駆動線４７は、各画素５０から検出信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図２では、画素駆動線４７について１本の配線として示しているが、実際には複数の配線が形成されている。垂直信号線４８についても同様に、１画素列に対して複数の配線が形成されている。
＜３．間接ToF方式の測距原理＞
　次に、受光部１２の画素５０の詳細な構造と駆動について説明するが、その前に、図３を参照して、間接ToF方式の測距原理について簡単に説明する。図３では、入射光が光電変換された電荷を蓄積する電荷蓄積部を１画素内に２つ備える場合について説明する。
　図３に示されるように、発光部１４等の光源から、照射時間T（１周期Tp＝2T）で発光のオン／オフを繰り返すように変調された照射光が出力され、その反射光が、物体までの距離に応じた遅延時間ΔTだけ遅れて、受光部の画素で受光される。
　受光部の画素は、受光した反射光を光電変換して得られた電荷を、第１の電荷蓄積部と第２の電荷蓄積部に交互に振り分ける。例えば、受光部の画素は、照射光と同一位相のタイミングにおいては第１の電荷蓄積部に転送し、照射光と反転した位相のタイミングにおいては第２の電荷蓄積部に転送する。このような、光電変換により得られた電荷を第１の電荷蓄積部と第２の電荷蓄積部とへ振り分ける動作が、照射時間Tの照射光の照射が周期的に行われる所定の電荷蓄積期間において、繰り返し実行される。
　そして、電荷蓄積期間の終了後、第１の電荷蓄積部に蓄積されている電荷量に応じた信号が、検出信号SIG1として出力されるとともに、第２の電荷蓄積部に蓄積されている電荷量に応じた信号が、検出信号SIG2として出力される。
　第１の電荷蓄積部と第２の電荷蓄積部に蓄積された電荷量の比に相当する検出信号SIG１と検出信号SIG２の比は、遅延時間ΔTに応じたものとなる。この遅延時間ΔTは、光源から発した光が物体まで飛行し、物体で反射した後に受光部の画素まで飛行する時間に応じたもの、即ち、物体までの距離に応じたものである。従って、検出信号SIG1と検出信号SIG2の比に基づき、物体までの距離（デプス値）を求めることができる。
＜４．受光部の画素の詳細構成例＞
　次に、図２に示した受光部１２の画素アレイ部４１の画素５０の詳細について説明する。
　図４は、画素５０の回路構成例を示している。
　図４の画素５０は、反射光を光電変換して得られた電荷を蓄積する電荷蓄積部を、１画素内に４つ備える、４タップ構造と呼ばれる画素構造の画素回路である。
　具体的には、画素５０は、光電変換部としてのフォトダイオード５１（以下、PD５１と記述する。）と、第１タップ７１A、第２タップ７１B、第３タップ７１C、および、第４タップ７１Dとを有している。なお、第１タップ７１A乃至第４タップ７１Dのそれぞれを特に区別しない場合、単にタップ７１と記述する。画素５０は、PD５１で生成された電荷を、第１タップ７１Aおよび第２タップ７１Bに振り分ける構成とされている。
　第１タップ７１A乃至第４タップ７１Dは、それぞれ、スイッチSW、FD（フローティングディフュージョン）５３、リセットトランジスタ（RST）５４、フィードバックイネーブルトランジスタ（FBEN）５５、増幅トランジスタ（AMP）５６、および、選択トランジスタ（SEL）５７を有している。ここで、スイッチSWは、自身のタップ７１の転送トランジスタ（TG）５２と、図６に示す平面図において隣接する他のタップ７１の転送トランジスタ（TG）５２の２つの転送トランジスタ５２の状態によって接続先が決定されるスイッチである。したがって、各タップ７１には、転送トランジスタ５２も含まれる。
　第１タップ７１Aは、スイッチSW_A、FD５３A、リセットトランジスタ５４A、フィードバックイネーブルトランジスタ５５A、増幅トランジスタ５６A、および、選択トランジスタ５７Aを有している。第２タップ７１Bは、スイッチSW_B、FD５３B、リセットトランジスタ５４B、フィードバックイネーブルトランジスタ５５B、増幅トランジスタ５６B、および、選択トランジスタ５７Bを有している。
　第３タップ７１Cは、スイッチSW_C、FD５３C、リセットトランジスタ５４C、フィードバックイネーブルトランジスタ５５C、増幅トランジスタ５６C、および、選択トランジスタ５７Cを有している。第４タップ７１Dは、スイッチSW_D、FD５３D、リセットトランジスタ５４D、フィードバックイネーブルトランジスタ５５D、増幅トランジスタ５６D、および、選択トランジスタ５７Dを有している。
　転送トランジスタ５２（図６）、リセットトランジスタ５４、フィードバックイネーブルトランジスタ５５、増幅トランジスタ５６、および、選択トランジスタ５７の各画素トランジスタは、例えば、N型のMOSトランジスタで構成され、ゲートに所定値以上の電圧（以下、Hiレベルとも称する。）が印加された場合に、アクティブ状態、すなわちオンとなり、GNDなどの所定値より低い電圧（以下、Loレベルとも称する。）が印加された場合に、非アクティブ状態、すなわちオフとなる。
　図４に示される、定電流源５８A乃至５８Dと、フィードバックアンプ５９A乃至５９Dは、例えば、図２のカラム処理部４３等の画素アレイ部４１の外に配置され、同一画素列の他の画素５０と共有されるが、動作の説明のために図示されている。
　第１タップ７１A乃至第４タップ７１Dの構成は基本的に同一であるので、以下では、第１タップ７１Aについて説明し、第２タップ７１B乃至第４タップ７１Dについては省略し、必要に応じて補足説明する。
　PD５１Aは、例えばPN接合のフォトダイオードからなる光電変換素子であり、照射光が物体で反射された光（反射光）を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積する。
　スイッチSW_Aは、PD５１とFD５３Aとの間に配置され、第１タップ７１Aの転送トランジスタ５２Aと第２タップ７１Bの転送トランジスタ５２Bの２つのオンオフ状態によって、PD５１の出力先を、端子X,Y,Zのいずれかに接続する。
　具体的には、スイッチSW_Aは、図５に示されるように、転送トランジスタ５２Aと５２Bがともにオンの場合、端子Xを選択し、PD５１に蓄積されている電荷を、FD５３Aに転送する。一方、転送トランジスタ５２Aと５２Bがともにオフの場合、端子Yが選択され、スイッチSW_Aがオフ（オープン）とされる。また、転送トランジスタ５２Aのみがオンの場合、スイッチSW_Aは、電圧VDDが供給されている端子Zを選択し、PD５１に蓄積されている電荷を排出する。
　FD５３Aは、PD５１Aから転送された電荷を一時的に保持する電荷保持部である。FD５３Aの容量値をC_FDとする。FD５３Aに保持された電荷は、電気信号（例えば、電圧信号）に変換されて、増幅トランジスタ５６Aおよび選択トランジスタ５７Aを介して、垂直信号線４８Aへ出力される。FD５３Aには、転送トランジスタ５２Aのドレイン、増幅トランジスタ５６Aのゲート、リセットトランジスタ５４Aのソースが接続されている。
　リセットトランジスタ５４Aは、ゲートに供給される駆動信号によりオンとされたとき、FD５３Aをリセット電圧に初期化（リセット）するリセット部である。リセットトランジスタ５４Aのソースは、FD５３Aと接続され、ドレインは、フィードバックイネーブルトランジスタ５５Aのソースと接続されている。リセットトランジスタ５４Aのドレインは、接地との間に寄生容量C_STを形成し、増幅トランジスタ５６Aのゲートとの間に寄生容量（画素カップリング容量）C_FBを形成している。
　フィードバックイネーブルトランジスタ５５Aは、リセットトランジスタ５４Aに供給するリセット電圧の制御を行うリセット電圧制御部である。フィードバックイネーブルトランジスタ５５Aのソースは、リセットトランジスタ５４Aのドレインと接続され、フィードバックイネーブルトランジスタ５５Aのドレインは、フィードバックアンプ５９Aの出力と接続されている。
　フィードバックイネーブルトランジスタ５５Aは、ゲートに供給される駆動信号によりオンとされたとき、フィードバックアンプ５９Aから供給されるREF電圧を、リセット電圧としてリセットトランジスタ５４Aまたは寄生容量C_FBに供給する。フィードバックイネーブルトランジスタ５５Aがオンされたとき、フィードバックイネーブルトランジスタ５５A、リセットトランジスタ５４Aまたは寄生容量C_FB、増幅トランジスタ５６A、選択トランジスタ５７A、および、フィードバックアンプ５９Aによってフィードバックループが形成されることにより、リセットトランジスタ５４Aで発生したリセットノイズ（kTCノイズ）がキャンセルされる。
　増幅トランジスタ５６Aは、FD５３Aの電位に応じた検出信号を出力する。すなわち、増幅トランジスタ５６Aは、負荷MOS等で構成される定電流源５８Aとソースフォロワ回路を構成し、FD５３Aに保持されている電荷に応じたレベル（電圧）を示す電気信号が、検出信号として、選択トランジスタ５７Aを介して垂直信号線４８Aに出力される。垂直信号線４８Aの接続先は、カラム処理部４３（図２）である。
　選択トランジスタ５７Aは、増幅トランジスタ５６Aと垂直信号線４８Aとの間に配置され、ゲートに供給される駆動信号によりオンとされたとき、増幅トランジスタ５６Aから供給される検出信号を、垂直信号線４８Aに出力する。垂直信号線４８Aに出力された検出信号は、カラム処理部４３へ供給される。
　転送トランジスタ５２Aおよび５２B、リセットトランジスタ５４A、フィードバックイネーブルトランジスタ５５A、並びに、選択トランジスタ５７Aの各ゲートに供給される駆動信号は、画素駆動線４７を介して、垂直駆動部４２から供給される。
　第１タップ７１Aは以上のように構成される。
　第２タップ７１Bも、基本的に第１タップ７１Aと同様に構成されるが、スイッチSW_Bの構成が異なる。
　スイッチSW_Bは、PD５１とFD５３Bとの間に配置され、第２タップ７１Bの転送トランジスタ５２Bと第３タップ７１Cの転送トランジスタ５２Cの２つのオンオフ状態によって、PD５１の出力先を、端子X,Y,Zのいずれかに接続する。
　具体的には、スイッチSW_Bは、図５に示されるように、転送トランジスタ５２Bと５２Cがともにオンの場合、端子Xを選択し、PD５１に蓄積されている電荷を、FD５３Bに転送する。一方、転送トランジスタ５２Bと５２Cがともにオフの場合、端子Yが選択され、スイッチSW_Bがオフ（オープン）とされる。また、転送トランジスタ５２Cのみがオンの場合、スイッチSW_Bは、電圧VDDが供給されている端子Zを選択し、PD５１に蓄積されている電荷を排出する。
　第３タップ７１Cも、基本的に第１タップ７１Aと同様に構成されるが、スイッチSW_Cの構成が異なる。
　スイッチSW_Cは、PD５１とFD５３Cとの間に配置され、第３タップ７１Cの転送トランジスタ５２Cと第４タップ７１Dの転送トランジスタ５２Dの２つのオンオフ状態によって、PD５１の出力先を、端子X,Y,Zのいずれかに接続する。
　具体的には、スイッチSW_Cは、図５に示されるように、転送トランジスタ５２Cと５２Dがともにオンの場合、端子Xを選択し、PD５１に蓄積されている電荷を、FD５３Cに転送する。一方、転送トランジスタ５２Cと５２Dがともにオフの場合、端子Yが選択され、スイッチSW_Cがオフ（オープン）とされる。また、転送トランジスタ５２Cのみがオンの場合、スイッチSW_Cは、電圧VDDが供給されている端子Zを選択し、PD５１に蓄積されている電荷を排出する。
　第４タップ７１Dも、基本的に第１タップ７１Aと同様に構成されるが、スイッチSW_Dの構成が異なる。
　スイッチSW_Dは、PD５１とFD５３Dとの間に配置され、第４タップ７１Dの転送トランジスタ５２Dと第１タップ７１Aの転送トランジスタ５２Aの２つのオンオフ状態によって、PD５１の出力先を、端子X,Y,Zのいずれかに接続する。
　具体的には、スイッチSW_Dは、図５に示されるように、転送トランジスタ５２Dと５２Aがともにオンの場合、端子Xを選択し、PD５１に蓄積されている電荷を、FD５３Dに転送する。一方、転送トランジスタ５２Dと５２Aがともにオフの場合、端子Yが接続され、スイッチSW_Dがオフ（オープン）とされる。また、転送トランジスタ５２Aのみがオンの場合、スイッチSW_Dは、電圧VDDが供給されている端子Zを選択し、PD５１に蓄積されている電荷を排出する。
　なお、図４に示した画素回路は、画素５０の回路の一例であり、他の回路構成を用いることも可能である。例えば、各タップ７１に、FD５３に容量を付加する付加容量と、その付加容量とFD５３との接続をオンオフする付加容量接続トランジスタを追加してもよい。付加容量を設けることにより、受光量に応じてFDの変換効率（受光感度）を変更することができるようになる。
　１画素内に２つの電荷蓄積部を備える２タップ構造の場合には、図３を参照して説明したように、光電変換部で生成された電荷を、２つの電荷蓄積部に交互に振り分ける動作となるが、画素５０のような４タップ構造の場合には、後述するように、例えば、光電変換部で生成された電荷を、４つの電荷蓄積部（FD５３A乃至５３D）に振り分ける動作が可能となる。
　図６は、半導体基板上に形成された画素５０の画素トランジスタ形成面の平面図である。
　矩形の画素５０の中央付近の領域に、矩形状のPD５１が半導体基板内に形成されており、矩形状のPD５１の上面に、第１タップ７１A乃至第４タップ７１Dの各転送トランジスタ５２、すなわち、転送トランジスタ５２A乃至５２DのゲートTGa乃至TGdが形成されている。
　転送トランジスタ５２A乃至５２DのゲートTGa乃至TGdそれぞれは、略直角二等辺三角形の形状に形成されており、略直角二等辺三角形の９０度の角が、矩形状のPD５１の中心点側、他の２つの４５度の角が、矩形状のPD５１の四隅側となり、略直角二等辺三角形の斜辺となる最大長さの辺が、矩形状のPD５１の外周の四辺と重なるように配置されている。
　直角三角形状のゲートTGa乃至TGdは、矩形状のPD５１の四隅の対角を結ぶ２本の対角線それぞれを中心線とする所定幅の対角領域を、隣接する転送トランジスタ５２の間隙領域として、相互に離間して配置されている。
　矩形状のPD５１の外側には、第１タップ７１A乃至第４タップ７１Dの転送トランジスタ５２以外の画素トランジスタとFD５３が、矩形の画素領域を垂直（上下）方向または水平（左右）方向の中心線を基準に線対称に配置されている。
　矩形状のPD５１の四隅の角部の外側には、FD５３A乃至FD５３Dとなる拡散層FDa乃至FDdのいずれかが配置されている。FD５３A乃至FD５３D（拡散層FDa乃至FDd）の外側には、各タップ７１に対応するリセットトランジスタ５４とフィードバックイネーブルトランジスタ５５が配置されている。例えば、第１タップ７１AのFD５３A（拡散層FDa）の外側には、リセットトランジスタ５４Aとフィードバックイネーブルトランジスタ５５Aが配置されている。
　また、矩形状のPD５１の四辺の外側には、所定の電圧VDDのコンタクト部であるVDDコンタクト８１か、または、ウェル層のコンタクト部であるWellコンタクト８２のいずれかが配置されている。より具体的には、転送トランジスタ５２Aおよび５２CのゲートTGaおよびTGcの外側には、VDDコンタクト８１が配置され、転送トランジスタ５２Bおよび５２DのゲートTGbおよびTGdの外側には、Wellコンタクト８２が配置され、２個のVDDコンタクト８１またはWellコンタクト８２が、対向して配置されている。
　対向配置された２個のVDDコンタクト８１の一方には、第１タップ７１Aの増幅トランジスタ５６AのゲートAMPa、および、選択トランジスタ５７AのゲートSELaと、第４タップ７１Dの増幅トランジスタ５６DのゲートAMPd、および、選択トランジスタ５７DのゲートSELdとが配置され、増幅トランジスタ５６Aおよび５６Dのドレイン（不図示）がVDDコンタクト８１に接続されている。
　対向配置された２個のVDDコンタクト８１の他方には、第２タップ７１Bの増幅トランジスタ５６BのゲートAMPb、および、選択トランジスタ５７BのゲートSELbと、第３タップ７１Cの増幅トランジスタ５６CのゲートAMPc、および、選択トランジスタ５７CのゲートSELcとが配置され、増幅トランジスタ５６Bおよび５６Cのドレイン（不図示）がVDDコンタクト８１に接続されている。
＜５．画素の第１の駆動制御例＞
　図６のように構成される画素５０の第１の駆動制御について、図７および図８を参照して説明する。
　図７は、画素５０の電荷蓄積期間中の第１の駆動制御を示すタイミングチャートであり、図８は、図７の所定のタイミングにおける画素５０の動作状態を示す平面図である。
　発光部１４は、図７の時刻ｔ１に発光を開始し、照射時間Tごとに、発光のオン／オフを繰り返しながら、照射光を物体に照射する。発光部１４の最初の発光開始を時刻ｔ１として、照射時間Tごとに、時刻ｔ２、ｔ３、ｔ４、・・・とする。照射光が物体で反射された反射光は、発光部１４の出射から遅延時間ΔT後に、受光部１２の画素５０へ到達し、受光される。
　垂直駆動部４２は、第１タップ７１A乃至第４タップ７１Dの各転送トランジスタ５２が、図７に示されるように、照射光の照射時間Tの２倍の時間（２T）でオン／オフを繰り返し、かつ、転送トランジスタ５２A乃至５２Dが、オン期間を半分ずつずらしてオンするように、各転送トランジスタ５２を制御する。
　具体的には、垂直駆動部４２は、第１タップ７１Aの転送トランジスタ５２Aを制御する転送制御信号TXaを、時刻ｔ１から時刻ｔ３までの期間、Hiレベルとし、第１タップ７１Aの転送トランジスタ５２Aをオンさせる。第２タップ７１Bの転送トランジスタ５２Bについては、垂直駆動部４２は、転送トランジスタ５２Bを制御する転送制御信号TXbを、時刻ｔ２から時刻ｔ４までの期間、Hiレベルとし、転送トランジスタ５２Bをオンさせる。続いて、垂直駆動部４２は、第３タップ７１Cの転送トランジスタ５２Cを制御する転送制御信号TXcを、時刻ｔ３から時刻ｔ５までの期間、Hiレベルとし、転送トランジスタ５２Cをオンさせる。さらに、垂直駆動部４２は、第４タップ７１Dの転送トランジスタ５２Dを制御する転送制御信号TXdを、時刻ｔ４から時刻ｔ６までの期間、Hiレベルとし、転送トランジスタ５２Dをオンさせる。垂直駆動部４２は、時刻ｔ５に、再び、第１タップ７１Aの転送トランジスタ５２Aを制御する転送制御信号TXaをHiレベルとし、時刻ｔ５から時刻ｔ７までの期間、第１タップ７１Aの転送トランジスタ５２Aをオンする。垂直駆動部４２は、以下同様に繰り返す。
　垂直駆動部４２は、以上のように、第１タップ７１A乃至第４タップ７１Dの各転送トランジスタ５２のオン期間を、照射時間Tの２倍の時間（２T）に設定し、隣接する転送トランジスタ５２どうしが、照射時間Tと同じ時間（T時間）同時にオンするように、オン期間を半分ずつずらして、転送トランジスタ５２A乃至５２Dを順次オンするように駆動する。
　これにより、例えば、時刻ｔ２から時刻ｔ３までのT期間は、第１タップ７１Aの転送トランジスタ５２Aと、第２タップ７１Bの転送トランジスタ５２Bとが同時にオンされるので、スイッチSW_Aが端子Xに接続された状態となり、図８の状態１０１aのように、PD５１で生成された電荷が、転送トランジスタ５２AのゲートTGaと、転送トランジスタ５２BのゲートTGbとの間隙領域を通って、第１タップ７１AのFD５３A（拡散層FDa）へ転送される。図８において、ゲートTGa乃至TGdの外周部が太線の転送トランジスタ５２はオン状態を、細線の転送トランジスタ５２はオフ状態を示している。
　次の時刻ｔ３から時刻ｔ４までのT期間は、第２タップ７１Bの転送トランジスタ５２Bと、第３タップ７１Cの転送トランジスタ５２Cとが同時にオンされるので、スイッチSW_Bが端子Xに接続された状態となり、図８の状態１０１ｂのように、PD５１で生成された電荷が、転送トランジスタ５２BのゲートTGbと、転送トランジスタ５２CのゲートTGcとの間隙領域を通って、第２タップ７１BのFD５３B（拡散層FDb）へ転送される。
　次の時刻ｔ４から時刻ｔ５までのT期間は、第３タップ７１Cの転送トランジスタ５２Cと、第４タップ７１Dの転送トランジスタ５２Dとが同時にオンされるので、スイッチSW_Cが端子Xに接続された状態となり、図８の状態１０１ｃのように、PD５１で生成された電荷が、転送トランジスタ５２CのゲートTGcと、転送トランジスタ５２DのゲートTGdとの間隙領域を通って、第３タップ７１CのFD５３C（拡散層FDc）へ転送される。
　次の時刻ｔ５から時刻ｔ６までのT期間は、第４タップ７１Dの転送トランジスタ５２Dと、第１タップ７１Aの転送トランジスタ５２Aとが同時にオンされるので、スイッチSW_Dが端子Xに接続された状態となり、図８の状態１０１ｄのように、PD５１で生成された電荷が、転送トランジスタ５２DのゲートTGdと、転送トランジスタ５２AのゲートTGaとの間隙領域を通って、第４タップ７１DのFD５３D（拡散層FDd）へ転送される。
　以下同様に、電荷蓄積期間が終了するまで、状態１０１ａ、１０１ｂ、１０１ｃ、１０１０ｄと順番に、状態が遷移し、PD５１で生成された電荷が、第１タップ７１A乃至第４タップ７１DのFD５３A乃至５３Dへ振り分けられる。
　電荷蓄積期間が終了すると、画素５０は信号読み出し期間となり、第１タップ７１A乃至第４タップ７１DのFD５３A乃至５３Dに蓄積された電荷量に応じた信号が、それぞれ、検出信号SIG1乃至SIG4として、カラム処理部４３に出力される。
　図７の下段に示されるように、FD５３BおよびFD５３Dの電荷蓄積期間は、照射光と同一位相であり、FD５３AおよびFD５３Dの電荷蓄積期間は、照射光と反転位相となっているので、検出信号（SIG1＋SIG3）と検出信号（SIG2＋SIG4）の比に基づき、物体までの距離を求めることができる。なお、検出信号SIG1とSIG2の比、または、検出信号SIG2とSIG4の比のみでも、距離を求めることができる。
　図示は省略するが、信号読み出し期間では、第１タップ７１Aの転送トランジスタ５２Aと、第３タップ７１Cの転送トランジスタ５２Cとが、オンされる。これにより、スイッチSW_A乃至SW_Dは、いずれも、端子Zに接続された状態となり、電荷蓄積期間以外にPD５１で生成される余剰な電荷が、図６の２つのVDDコンタクト８１へ排出される。
＜第１の駆動制御の効果＞
　図７の下段のFD５３A乃至５３Dは、FD５３A乃至５３Dそれぞれの電荷蓄積期間を示しており、各FD５３の１回の電荷蓄積期間は、T時間となっており、転送トランジスタ５２のオン期間（２T）の半分である。したがって、転送トランジスタ５２の駆動周波数の２倍の周波数で、電荷転送が実現されている。
　PD５１で生成された電荷を振り分ける転送トランジスタ５２を高速で駆動し、より短期間による電荷振り分けを行うことで、測距精度が向上することが知られている。
　しかしながら、電荷の転送に必要な電圧を十分に印加するためには所定の時間が必要となるため、高速駆動には限界がある。
　上述した画素５０の４タップ構造を用いた第１の駆動制御によれば、転送トランジスタ５２の駆動周期の１／２の周期で電荷振り分けを行うことができ、電荷の高速転送を、より容易に実現できる。
　また、２つの転送トランジスタ５２を同時にオンさせることで、１つのFD５３へ電荷を転送するので、個々の転送トランジスタ５２のゲートTGに印加する電圧は、画素PXの場合と比較して低くすることができ、ゲートTG下の暗電流の影響を緩和することができる。
＜図６の画素構造の効果＞
　図６の画素５０の画素構造の効果について説明する。
　画素５０では、画素領域の中心部に矩形状のPD５１の中心を配置し、PD５１の中心を起点に、４つの転送トランジスタ５２A乃至５２DのゲートTGa乃至TGd、および、電荷の転送経路となるゲート間領域が、対称に配置されている。これにより、４つの転送トランジスタ５２A乃至５２Dで、PD５１の深部からの転送ばらつきを均一にすることができる。
　また、画素５０では、FD５３A乃至５３Dが、矩形状のPD５１の外周の辺中央部ではなく、四隅の角部に配置されている。この場合、FD５３A乃至５３Dは、辺中央部に置いた場合よりも√２倍の距離で、PD５１の中心から最も遠い位置となるので、入射光がFD５３A乃至５３Dに直接漏れ込みにくい構造とすることができる。なお、FD５３A乃至５３Dを四隅の角部に配置した方が好ましいが、他の理由等によっては、矩形状のPD５１の辺中央部に配置してもよい。
　さらに、画素５０では、４つの転送トランジスタ５２A乃至５２DのゲートTGa乃至TGdの平面形状が直角三角形状（直角二等辺三角形状）とされ、直角三角形状の直角部が、矩形状のPD５１の中心部側に配置されている。これにより、PD５１の中心部側が、転送トランジスタ５２のゲートTGの広い領域、FD５３側が、転送トランジスタ５２のゲートTGの狭い領域となり、転送トランジスタ５２をオンさせた時の変調能力を、ゲートTGの広い領域であるPD５１の中心部側の方を高めることができ、PD５１の中心部側からFD５３側へ電荷が転がりやすい電界勾配を形成することができ、電荷の逆流を防止することができる。
　画素５０は、隣接する２つの転送トランジスタ５２が同時にオンされたとき、オンされた２つの転送トランジスタ５２のゲートTGの間隙領域を通って、電荷をFD５３へ転送させる構造とし、位相を半分ずつずらして順次オンする制御とすることで、図８の状態１０１ａ乃至１０１ｄの切り替えを明確とし、電荷転送の急峻な切り分けを可能としている。
　転送トランジスタ５２を駆動する転送制御信号TXは、図７に示したような理想的な矩形波ではなく、実際には、例えば図９に示されるように、立ち上がり、および、立ち下がりが緩やかに（斜めに）変化する、いわゆるなまった信号となってしまう。
　例えば、２タップの画素構造のように、２つの転送トランジスタ５２を交互にオンして、転送先のFD５３を切り替える駆動制御を行う場合、転送制御信号TXの斜め期間が、画素ごとにばらつくことによって、特性が画素ごとに異なることがある。
　これに対して、画素５０は、図９に示されるように、２つの転送トランジスタ５２を同時にオンして、２つの転送制御信号TXの電圧レベルの合計値が一定値以上となった期間にだけ、電荷が転送されるので、斜め期間（なまり期間）の影響を緩和して、画素ばらつきを抑制した電荷転送を実現することができる。
＜６．画素の変形例＞
　図１０は、図６に示した画素５０の変形例である画素５０’の平面図を示している。
　図１０において、図６と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　図１０の画素５０’は、４つのFD５３A乃至FD５３Dのうち、対角方向の２つのFD５３どうしを電気的に接続し、共有する構造とした点が、図６の画素５０と異なり、その他の点は、図６の画素５０と共通する。
　具体的には、画素５０’では、第１タップ７１AのFD５３A（拡散層FDa）と、第３タップ７１CのFD５３C（拡散層FDc）が、接続線１２１acで接続され、第２タップ７１BのFD５３B（拡散層FDb）と、第４タップ７１DのFD５３D（拡散層FDd）が、接続線１２１bdで接続されている。
　図１１は、図１０に示した画素５０’における第１の駆動制御を示すタイミングチャートである。
　画素５０’の駆動は、図６の画素５０と同一である。図６の画素５０では、第１タップ７１A乃至第４タップ７１DのFD５３A乃至５３Dに蓄積された電荷量に応じた信号が、それぞれ、検出信号SIG1乃至SIG4として、カラム処理部４３に出力された。
　図１１の画素５０’では、第１タップ７１AのFD５３Aと、第３タップ７１CのFD５３Cが共有され、第２タップ７１BのFD５３Bと、第４タップ７１DのFD５３Dが共有されているので、図１１に示されるように、FD５３AとFD５３Cに蓄積された電荷量に応じた信号が、検出信号SIG1’として、カラム処理部４３に出力され、FD５３BとFD５３Dに蓄積された電荷量に応じた信号が、検出信号SIG2’として、カラム処理部４３に出力される。
　図１０に示した画素５０’によれば、１個当たりのFD５３の容量が拡大されるので、リセットトランジスタ５４Aで発生するリセットノイズを軽減することができる。
　なお、対角方向の２つのFD５３を共有する構造は、画素５０’の画素領域内で実現してもよいし、画素アレイ部４１より後段のカラム処理部４３や信号処理部４６等で実現してもよい。
　画素５０’の画素領域内に接続線１２１acおよび１２１bdを設ける場合には、共有する２つのうちの一方のタップ７１のリセットトランジスタ５４とフィードバックイネーブルトランジスタ５５を省略することができる。例えば、第３タップ７１Cのリセットトランジスタ５４Cとフィードバックイネーブルトランジスタ５５C、および、第４タップ７１Dのリセットトランジスタ５４Dとフィードバックイネーブルトランジスタ５５Dを省略することができる。これにより、画素内の画素トランジスタを削減することができる。
　一方、画素アレイ部４１より後段に、接続線１２１acおよび１２１bdを設ける場合には、接続線１２１acおよび１２１bdのそれぞれに、接続をオンオフする接続スイッチをMOSトランジスタ等により構成し、必要に応じて切り替えることで、図６の画素５０と同様の４タップ独立の駆動と、２タップ共有の駆動とを動作モード等で使い分けることができる。
＜７．画素の第２の駆動制御例＞
　次に、図６の画素５０で実行可能な第２の駆動制御について説明する。
　図１２は、画素５０の電荷蓄積期間中の第２の駆動制御を示すタイミングチャートである。
　第２の駆動制御では、図１２に示されるように、電荷蓄積期間中、第１タップ７１Aの転送トランジスタ５２AのゲートTGaに、垂直駆動部４２から、常時、Hiレベルの転送制御信号TXaが供給され、垂直駆動部４２は、転送トランジスタ５２Aを、常時、オンに制御する。
　また、第３タップ７１Cの転送トランジスタ５２CのゲートTGcには、垂直駆動部４２から、常時、Loの転送制御信号TXcが供給され、垂直駆動部４２は、転送トランジスタ５２Cを、常時、オフに制御する。
　一方、垂直駆動部４２は、対向する第２タップ７１Bの転送トランジスタ５２Bと第４タップ７１Dの転送トランジスタ５２Dを、照射時間Tごとに、交互にオンオフさせる。
　具体的には、垂直駆動部４２は、時刻ｔ２１から時刻ｔ２２までの期間、Hiレベルの転送制御信号TXbを第２タップ７１Bの転送トランジスタ５２BのゲートTGbに供給し、第２タップ７１Bの転送トランジスタ５２Bをオンさせるとともに、Loレベルの転送制御信号TXdを第４タップ７１Dの転送トランジスタ５２DのゲートTGdに供給し、第４タップ７１Dの転送トランジスタ５２Dをオフさせる。
　次の時刻ｔ２２から時刻ｔ２３までの期間、垂直駆動部４２は、Loレベルの転送制御信号TXbを第２タップ７１Bの転送トランジスタ５２BのゲートTGbに供給し、第２タップ７１Bの転送トランジスタ５２Bをオフさせるとともに、Hiレベルの転送制御信号TXdを第４タップ７１Dの転送トランジスタ５２DのゲートTGdに供給し、第４タップ７１Dの転送トランジスタ５２Dをオンさせる。
　次の時刻ｔ２３から時刻ｔ２４までの期間、垂直駆動部４２は、Hiレベルの転送制御信号TXbを第２タップ７１Bの転送トランジスタ５２BのゲートTGbに供給し、第２タップ７１Bの転送トランジスタ５２Bをオンさせるとともに、Loレベルの転送制御信号TXdを第４タップ７１Dの転送トランジスタ５２DのゲートTGdに供給し、第４タップ７１Dの転送トランジスタ５２Dをオフさせる。
　次の時刻ｔ２４から時刻ｔ２５までの期間、垂直駆動部４２は、Loレベルの転送制御信号TXbを第２タップ７１Bの転送トランジスタ５２BのゲートTGbに供給し、第２タップ７１Bの転送トランジスタ５２Bをオフさせるとともに、Hiレベルの転送制御信号TXdを第４タップ７１Dの転送トランジスタ５２DのゲートTGdに供給し、第４タップ７１Dの転送トランジスタ５２Dをオンさせる。
　時刻ｔ２５以降も同様の制御が繰り返される。
　これにより、例えば、第２タップ７１Bの転送トランジスタ５２BがオンとされているT期間は、図８の状態１０１aとなり、PD５１で生成された電荷が、転送トランジスタ５２AのゲートTGaと、転送トランジスタ５２BのゲートTGbとの間隙領域を通って、第１タップ７１AのFD５３A（拡散層FDa）へ転送される。
　一方、第４タップ７１Dの転送トランジスタ５２DがオンとされているT期間は、図８の状態１０１ｄとなり、PD５１で生成された電荷が、転送トランジスタ５２DのゲートTGdと、転送トランジスタ５２AのゲートTGaとの間隙領域を通って、第４タップ７１DのFD５３D（拡散層FDd）へ転送される。
　そして、図１２の下段に示されるように、第１タップ７１AのFD５３Aに蓄積された電荷が、検出信号SIG1としてカラム処理部４３に出力され、第４タップ７１DのFD５３Dに蓄積された電荷が、検出信号SIG4としてカラム処理部４３に出力される。
　FD５３Aの電荷蓄積期間は、照射光と同一位相であり、FD５３Dの電荷蓄積期間は、照射光と反転位相となっているので、検出信号SIG1と検出信号SIG4の比に基づき、物体までの距離を求めることができる。第２タップ７１BのFD５３Bと、第３タップ７１CのFD５３Cは、第２の駆動制御では使用されない。
　なお、信号読み出し期間では、第１タップ７１Aの転送トランジスタ５２Aと、第３タップ７１Cの転送トランジスタ５２Cとが、オンされる。これにより、スイッチSW_A乃至SW_Dは、いずれも、端子Zに接続された状態となり、電荷蓄積期間以外にPD５１で生成される余剰な電荷が、図６の２つのVDDコンタクト８１へ排出される。この信号読み出し期間において転送トランジスタ５２Aをオンする転送制御信号TXaのHiVDDレベル（の電圧）は、電荷蓄積期間において転送トランジスタ５２Aをオンする転送制御信号TXaのHiFDレベル（の電圧）と同じか、それより大きく設定される（HiVDDレベル≧HiFDレベル）。
＜第２の駆動制御の効果＞
　第２の駆動制御では、第２タップ７１Bの転送トランジスタ５２Bと第４タップ７１Dの転送トランジスタ５２Dのオン期間は、各FD５３の１回の電荷蓄積期間および照射時間Tと同一であり、第１の駆動制御の１／２である。しかしながら、第１タップ７１Aの転送トランジスタ５２Aを、常時、オンに制御することで、オンオフ駆動させる第２タップ７１Bの転送トランジスタ５２Bと第４タップ７１Dの転送トランジスタ５２Dに供給する転送制御信号TXbおよびTXdのHiレベル（の電圧）を第１の駆動制御よりも低くすることができる。そして、低電圧駆動が可能となることで、交互にオンオフ駆動する際の駆動周波数を高めることができる。これにより、第２の駆動制御によれば、第１の駆動制御の２倍の駆動周波数でも十分に駆動が可能である。
　また、上述した第２の駆動制御では、常時、オフに制御する第３タップ７１Cの転送トランジスタ５２Cへの転送制御信号TXcをLoレベル（GND）としたが、負バイアスとしてもよい。これにより、FD５３Bおよび５３C側から、FD５３AおよびFD５３D側へ電荷の転送勾配を付けることができ、より電荷転送をしやすくすることができる。
　第２の駆動制御は、常時、オンとオフに制御する転送トランジスタ５２を反対にしても実現できる。具体的には、垂直駆動部４２は、電荷蓄積期間中、第１タップ７１Aの転送トランジスタ５２Aを、常時、オフに制御し、第３タップ７１Cの転送トランジスタ５２Cを、常時、オンに制御する。また、垂直駆動部４２は、第２タップ７１Bの転送トランジスタ５２Bと第４タップ７１Dの転送トランジスタ５２Dを、照射時間Tごとに、交互にオンオフさせる。この場合、第２タップ７１Bの転送トランジスタ５２BがオンとされているT期間は、第２タップ７１BのFD５３Bに電荷が蓄積され、蓄積電荷量に応じた検出信号SIG2がカラム処理部４３に出力される。また、第３タップ７１Cの転送トランジスタ５２CがオンとされているT期間は、第３タップ７１CのFD５３Cに電荷が蓄積され、蓄積電荷量に応じた検出信号SIG3がカラム処理部４３に出力される。第１タップ７１AのFD５３Aと、第４タップ７１DのFD５３Dは使用されない。
＜８．画素の第３の駆動制御例＞
　次に、図６の画素５０で実行可能な第３の駆動制御について説明する。
　図１３は、画素５０の電荷蓄積期間中の第３の駆動制御を示すタイミングチャートである。
　第３の駆動制御は、電荷蓄積期間中に、第１タップ７１Aの転送トランジスタ５２Aと、第３タップ７１Cの転送トランジスタ５２Cに印加される電圧が、第２の駆動制御と異なり、他の駆動は第２の駆動制御と同様である。
　具体的には、図１３に示されるように、電荷蓄積期間中、第１タップ７１Aの転送トランジスタ５２AのゲートTGaに、垂直駆動部４２から、常時、Hi’の転送制御信号TXaが供給され、転送トランジスタ５２Aが、常時、オンに制御されるとともに、第３タップ７１Cの転送トランジスタ５２CのゲートTGcにも、常時、Hi’の転送制御信号TXcが供給され、転送トランジスタ５２Cも、常時、オンに制御される。
　ここで、転送トランジスタ５２Aおよび５２Cに供給される転送制御信号TXaおよびTXcのHi’レベルの印加電圧は、第２の駆動制御において転送トランジスタ５２AのゲートTGaに印加されるHiレベルや、PD５１で生成された不要電荷を、２つのVDDコンタクト８１へ排出する際にオンされるHiレベルよりも低めに調整された電圧とされる。例えば、不要電荷を２つのVDDコンタクト８１へ排出する際の７０乃至８０％程度の電圧とされる。これにより、転送トランジスタ５２Aおよび５２Cをオンしたときのポテンシャルを、転送トランジスタ５２Bまたは５２Dをオンしたときのポテンシャルよりも高くすることで、電荷蓄積期間中にPD５１で生成された電荷がVDDコンタクト８１へ排出されることが防止される。
　第２タップ７１Bの転送トランジスタ５２Bと第４タップ７１Dの転送トランジスタ５２Dについては、垂直駆動部４２は、第２の駆動制御と同様に、照射時間Tごとに、交互にオンオフさせる。
　これにより、図１４の右側に示される状態１１１aのように、PD５１で生成された電荷が、第１タップ７１AのFD５３A（拡散層FDa）および第２タップ７１BのFD５３B（拡散層FDb）へ転送される動作と、図１４の左側に示される状態１１１ｂのように、第３タップ７１CのFD５３C（拡散層FDc）および第４タップ７１DのFD５３D（拡散層FDd）へ転送される動作が、交互に実行される。状態１１１aは、第１タップ７１A、第２タップ７１B、および第３タップ７１Cの３つの転送トランジスタ５２A乃至Cが同時にオンされた状態であり、状態１１１ｂは、第２タップ７１B、第３タップ７１C、および第４タップ７１Dの３つの転送トランジスタ５２B乃至Dが同時にオンされた状態である。
　そして、図１３の下段に示されるように、信号読み出し期間において、第１タップ７１A乃至第４タップ７１DのFD５３A乃至５３Dに蓄積された電荷量に応じた信号が、それぞれ、検出信号SIG1乃至SIG4として、カラム処理部４３に出力される。
　FD５３AおよびFD５３Bの電荷蓄積期間は、照射光と同一位相であり、FD５３CおよびFD５３Dの電荷蓄積期間は、照射光と反転位相となっているので、検出信号（SIG1＋SIG2）と検出信号（SIG3＋SIG4）の比に基づき、物体までの距離を求めることができる。なお、検出信号SIG1とSIG4の比、または、検出信号SIG2とSIG3の比のみでも、距離を求めることができる。
＜第３の駆動制御の効果＞
　第３の駆動制御によれば、転送トランジスタ５２Aおよび５２Cを、常時、オンに制御することで、オンオフ駆動させる第２タップ７１Bの転送トランジスタ５２Bと第４タップ７１Dの転送トランジスタ５２Dに供給する転送制御信号TXbおよびTXdのHiレベル（の電圧）を第１の駆動制御よりも低くすることができる。そして、低電圧駆動が可能となることで、交互にオンオフ駆動する際の駆動周波数を高めることができる。これにより、第３の駆動制御によれば、第１の駆動制御の２倍の駆動周波数でも十分に駆動が可能である。
　また、第３の駆動制御によれば、転送トランジスタ５２Bをオンしたときは、FD５３AとFD５３Bに電荷を蓄積し、転送トランジスタ５２Dをオンしたときは、FD５３C（拡散層FDc）とFD５３Dに電荷を蓄積するので、第２の駆動制御の２倍の電荷量を蓄積することができる。したがって、第２の駆動制御と比べて、ダイナミックレンジを拡大することができる。
＜９．転送トランジスタのゲートの変形例＞
　図１５および図１６は、上述した画素５０における転送トランジスタ５２のゲートTGの変形例を示している。
　図１５および図１６においては、転送トランジスタ５２のゲートTG以外は、図６に示した画素５０と同様であるので、転送トランジスタ５２のゲートTG以外の説明は省略する。
　図１５は、転送トランジスタ５２のゲートTGの第１変形例を示す画素５０Aの平面図である。
　図６の画素５０では、転送トランジスタ５２のゲートTGの平面形状が、上述したように、略直角二等辺三角形の形状に形成されていたが、図１５の画素５０Aでは、２本の直線形状が一方の端部で直交する角度で接続されたL字状に形成され、L字状の直角部が、矩形状のPD５１の中心部側に配置されている。
　L字状のゲートTGa乃至TGdは、矩形状のPD５１の四隅の対角を結ぶ２本の対角線それぞれを中心線とする所定幅の対角領域を、隣接する転送トランジスタ５２の間隙領域として、相互に離間して配置されている。
　駆動制御については、画素５０Aは、上述した第１乃至第３の駆動制御のいずれも適用可能である。例えば、上述した第１の駆動制御の場合、転送トランジスタ５２Aと転送トランジスタ５２Bが同時にオンされると、PD５１で生成された電荷が、転送トランジスタ５２AのゲートTGaと、転送トランジスタ５２BのゲートTGbとの間隙領域を通って、第１タップ７１AのFD５３A（拡散層FDa）へ転送される。
　また例えば、転送トランジスタ５２Bと転送トランジスタ５２Cが同時にオンされると、PD５１で生成された電荷が、転送トランジスタ５２BのゲートTGbと、転送トランジスタ５２CのゲートTGcとの間隙領域を通って、第２タップ７１BのFD５３B（拡散層FDb）へ転送される。
　図１５の画素５０Aは、図６の画素５０と比較すると、ゲートTGの形成面積が小さいため、ゲート容量を削減することができる。
　図１６は、転送トランジスタ５２のゲートTGの第２変形例を示す画素５０Bの平面図である。
　図１６の画素５０Bも、図１５の画素５０Aと同様に、転送トランジスタ５２のゲートTGの平面形状がL字状に形成されている。ただし、図１６の転送トランジスタ５２のゲートTGのL字状の配置の向きが、図１５に示した画素５０Aの転送トランジスタ５２のゲートTGと異なる。具体的には、図１５の画素５０Aでは、L字状の直角部が、矩形状のPD５１の中心部側に配置されていたが、図１６の画素Bでは、矩形状のPD５１の外周部側に配置されている。
　また、図６の画素５０および図１５の画素５０Aの４つの転送トランジスタ５２のゲートTGは線対称かつ点対称に配置されていたが、図１６の画素５０Bの４つの転送トランジスタ５２のゲートTGは、点対称ではあるが、線対称ではない。
　さらに、図６の画素５０および図１５の画素５０Aでは、同時にオンされた２つの転送トランジスタ５２のゲートTGの間隙領域が、電荷の転送経路となるが、図１６の画素５０Bでは、同時にオンされた２つの転送トランジスタ５２のゲートTG下の領域が、電荷の転送経路となる。
＜その他の変形例＞
　上述した例では、転送トランジスタ５２のゲートTGを半導体基板の上面に平板状に形成された平面型トランジスタであるとして説明したが、ゲートTGを半導体基板の深さ方向に埋め込んで形成する埋め込みゲート電極構造の縦型トランジスタで形成してもよい。縦型トランジスタで形成した場合のゲートTGの平面形状は、上述した例と同様となる。
＜１０．電子機器の構成例＞
　上述した測距装置１は、例えば、スマートフォン、タブレット型端末、携帯電話機、パーソナルコンピュータ、ゲーム機、テレビ受像機、ウェアラブル端末、デジタルスチルカメラ、デジタルビデオカメラなどの電子機器に搭載することができる。
　図１７は、測距装置を搭載した電子機器としてのスマートフォンの構成例を示すブロック図である。
　図１７に示すように、スマートフォン２０１は、測距モジュール２０２、撮像装置２０３、ディスプレイ２０４、スピーカ２０５、マイクロフォン２０６、通信モジュール２０７、センサユニット２０８、タッチパネル２０９、および制御ユニット２１０が、バス２１１を介して接続されて構成される。また、制御ユニット２１０では、CPUがプログラムを実行することによって、アプリケーション処理部２２１およびオペレーションシステム処理部２２２としての機能を備える。
　測距モジュール２０２には、図１の測距装置１が適用される。例えば、測距モジュール２０２は、スマートフォン２０１の前面に配置され、スマートフォン２０１のユーザを対象とした測距を行うことにより、そのユーザの顔や手、指などの表面形状のデプス値を測距結果として出力することができる。
　撮像装置２０３は、スマートフォン２０１の前面に配置され、スマートフォン２０１のユーザを被写体とした撮像を行うことにより、そのユーザが写された画像を取得する。なお、図示しないが、スマートフォン２０１の背面にも撮像装置２０３が配置された構成としてもよい。
　ディスプレイ２０４は、アプリケーション処理部２２１およびオペレーションシステム処理部２２２による処理を行うための操作画面や、撮像装置２０３が撮像した画像などを表示する。スピーカ２０５およびマイクロフォン２０６は、例えば、スマートフォン２０１により通話を行う際に、相手側の音声の出力、および、ユーザの音声の収音を行う。
　通信モジュール２０７は、通信ネットワークを介した通信を行う。センサユニット２０８は、速度や加速度、近接などをセンシングし、タッチパネル２０９は、ディスプレイ２０４に表示されている操作画面に対するユーザによるタッチ操作を取得する。
　アプリケーション処理部２２１は、スマートフォン２０１によって様々なサービスを提供するための処理を行う。例えば、アプリケーション処理部２２１は、測距モジュール２０２から供給されるデプスに基づいて、ユーザの表情をバーチャルに再現したコンピュータグラフィックスによる顔を作成し、ディスプレイ２０４に表示する処理を行うことができる。また、アプリケーション処理部２２１は、測距モジュール２０２から供給されるデプスに基づいて、例えば、任意の立体的な物体の三次元形状データを作成する処理を行うことができる。
　オペレーションシステム処理部２２２は、スマートフォン２０１の基本的な機能および動作を実現するための処理を行う。例えば、オペレーションシステム処理部２２２は、測距モジュール２０２から供給されるデプス値に基づいて、ユーザの顔を認証し、スマートフォン２０１のロックを解除する処理を行うことができる。また、オペレーションシステム処理部２２２は、測距モジュール２０２から供給されるデプス値に基づいて、例えば、ユーザのジェスチャを認識する処理を行い、そのジェスチャに従った各種の操作を入力する処理を行うことができる。
　このように構成されているスマートフォン２０１では、上述した測距装置１を適用することで、例えば、測距精度を向上させた測距情報を生成、出力することができる。
＜１１．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１９は、撮像部１２０３１の設置位置の例を示す図である。
　図１９では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、車外情報検出ユニット１２０３０や車内情報検出ユニット１２０４０に適用され得る。具体的には、車外情報検出ユニット１２０３０や車内情報検出ユニット１２０４０として測距装置１による測距を利用することで、運転者のジェスチャを認識する処理を行い、そのジェスチャに従った各種（例えば、オーディオシステム、ナビゲーションシステム、エアーコンディショニングシステム）の操作を実行したり、より正確に運転者の状態を検出することができる。また、測距装置１による測距を利用して、路面の凹凸を認識して、サスペンションの制御に反映させたりすることができる。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術の一部または全部を、他の実施の形態において説明した本技術の一部または全部と組み合わせて実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
　また、例えば、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本技術は、以下の構成を取ることができる。
（１）
　少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する画素を備える
　を備える受光装置。
（２）
　前記ゲートに所定値以上の電圧が印加される期間である前記転送トランジスタのオン期間は、前記２つの転送トランジスタで半分ずれている
　前記（１）に記載の受光装置。
（３）
　前記転送トランジスタのオン期間は、前記光電変換部で受光される反射光の照射時間の２倍の時間である
　前記（２）に記載の受光装置。
（４）
　前記画素は、４つの前記転送トランジスタを有し、
　隣接する２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加されるように構成されている
　前記（１）乃至（３）のいずれかに記載の受光装置。
（５）
　前記電荷は、所定値以上の電圧が同時に印加された、隣接する２つの前記転送トランジスタのゲートの間隙領域を通って、前記所定のFDに転送されるように構成されている
　前記（４）に記載の受光装置。
（６）
　前記転送トランジスタのゲートの平面形状は、略直角三角形状であり、前記略直角三角形状の直角部が、前記光電変換部の中心部側に配置されている
　前記（４）または（５）に記載の受光装置。
（７）
　前記画素は、４つの前記FDを有し、
　４つの前記FDは、矩形状の前記光電変換部の四隅の角部に配置されている
　前記（４）乃至（６）のいずれかに記載の受光装置。
（８）
　４つの前記転送トランジスタは、ゲートに所定値以上の電圧が、順次、印加されるように構成されている
　前記（４）乃至（７）のいずれかに記載の受光装置。
（９）
　４つの前記FDのうち、対角方向の２つのFDどうしが電気的に接続されている
　前記（７）に記載の受光装置。
（１０）
　前記電荷は、前記２つの転送トランジスタのゲートに印加される電圧の合計値が所定値以上となった期間に、前記所定のFDに転送されるように構成されている
　前記（１）乃至（９）のいずれかに記載の受光装置。
（１１）
　前記画素は、４つの前記転送トランジスタを有し、
　４つの前記転送トランジスタのうちの１つである第１の転送トランジスタのゲートには、所定値以上の電圧が常時印加された状態に制御され、
　前記第１の転送トランジスタに隣接する転送トランジスタに所定値以上の電圧が印加されることで、２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加されるように構成されている
　前記（１）または（１０）に記載の受光装置。
（１２）
　前記第１の転送トランジスタに隣接する転送トランジスタとして、対向する第２および第３の転送トランジスタを有し、
　前記第２および第３の転送トランジスタのゲートに、所定値以上の電圧が、交互に印加されるように構成されている
　前記（１１）に記載の受光装置。
（１３）
　前記第１の転送トランジスタに隣接する転送トランジスタのゲートに所定値以上の電圧が印加される期間であるオン期間は、前記光電変換部で受光される反射光の照射時間と同一の時間である
　前記（１１）または（１２）に記載の受光装置。
（１４）
　前記第１の転送トランジスタに対向する第４の転送トランジスタは、常時、非アクティブ状態に制御されるように構成されている
　前記（１１）乃至（１３）のいずれかに記載の受光装置。
（１５）
　前記第４の転送トランジスタのゲートには、常時、負バイアスが印加されるように構成されている
　前記（１４）に記載の受光装置。
（１６）
　前記画素は、４つの前記転送トランジスタを有し、
　４つの前記転送トランジスタのうちの対向する２つの転送トランジスタである第１および第２の転送トランジスタのゲートには、所定値以上の電圧が常時印加された状態に制御され、
　対向する他の２つの転送トランジスタである第３および第４の転送トランジスタのゲートに所定値以上の電圧が交互に印加されることで、３つの転送トランジスタのゲートに所定値以上の電圧が同時に印加されるように構成されている
　前記（１）または（１０）に記載の受光装置。
（１７）
　前記転送トランジスタのゲートの平面形状はL字状であり、
　前記電荷が、所定値以上の電圧が同時に印加された、２つの前記転送トランジスタのゲートの間隙領域を通って、前記所定のFDに転送されるように構成されている
　前記（１）乃至（１６）のいずれかに記載の受光装置。
（１８）
　前記転送トランジスタのゲートの平面形状はL字状であり、
　前記電荷が、所定値以上の電圧が同時に印加された、２つの前記転送トランジスタのゲート下の領域を通って、前記所定のFDに転送されるように構成されている
　前記（１）乃至（１６）のいずれかに記載の受光装置。
（１９）
　前記転送トランジスタは、縦型トランジスタで構成されている
　前記（１）乃至（１８）のいずれかに記載の受光装置。
（２０）
　少なくとも２つの転送トランジスタを備える画素を有する受光装置が、
　前記画素の少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する
　受光装置の駆動制御方法。
（２１）
　所定の光源と、
　前記所定の光源から照射された照射光が物体で反射されて返ってきた反射光を受光する受光装置と
　を備え、
　前記受光装置は、
　　少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する画素を備える
　測距装置。
　１　測距装置，　１２　受光部（受光装置），　１３　信号処理部，　１４　発光部（発光源），　１５　発光制御部，　４１　画素アレイ部，　５０，５０’，５０A，５０B　画素，　５１　PD，　SW_A乃至SW_D　スイッチ，　５２（５２A乃至５２D）　転送トランジスタ，　TG　ゲート，　TX　転送制御信号，　５３（５３A乃至５３D）　FD，　５４（５４A乃至５４D）　リセットトランジスタ，　５５（５５A乃至５５D）　フィードバックイネーブルトランジスタ，　５６（５６A乃至５６D）　増幅トランジスタ，　５７（５７A乃至５７D）　選択トランジスタ，　５８（５８A乃至５８D）　定電流源，　５９（５９A乃至５９D）　フィードバックアンプ，　７１A　第１タップ，　７１B　第２タップ，　７１C　第３タップ，　７１D　第４タップ，　８１　VDDコンタクト，　８２　Wellコンタクト，　１２１ac，１２１bd　接続線，　２０１　スマートフォン，　２０２　測距モジュール

Claims (21)

  1. 　少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する画素を備える
    　受光装置。
  2. 　前記ゲートに所定値以上の電圧が印加される期間である前記転送トランジスタのオン期間は、前記２つの転送トランジスタで半分ずれている
    　請求項１に記載の受光装置。
  3. 　前記転送トランジスタのオン期間は、前記光電変換部で受光される反射光の照射時間の２倍の時間である
    　請求項２に記載の受光装置。
  4. 　前記画素は、４つの前記転送トランジスタを有し、
    　隣接する２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加されるように構成されている
    　請求項１に記載の受光装置。
  5. 　前記電荷は、所定値以上の電圧が同時に印加された、隣接する２つの前記転送トランジスタのゲートの間隙領域を通って、前記所定のFDに転送されるように構成されている
    　請求項４に記載の受光装置。
  6. 　前記転送トランジスタのゲートの平面形状は、略直角三角形状であり、前記略直角三角形状の直角部が、前記光電変換部の中心部側に配置されている
    　請求項４に記載の受光装置。
  7. 　前記画素は、４つの前記FDを有し、
    　４つの前記FDは、矩形状の前記光電変換部の四隅の角部に配置されている
    　請求項４に記載の受光装置。
  8. 　４つの前記転送トランジスタは、ゲートに所定値以上の電圧が、順次、印加されるように構成されている
    　請求項４に記載の受光装置。
  9. 　４つの前記FDのうち、対角方向の２つのFDどうしが電気的に接続されている
    　請求項７に記載の受光装置。
  10. 　前記電荷は、前記２つの転送トランジスタのゲートに印加される電圧の合計値が所定値以上となった期間に、前記所定のFDに転送されるように構成されている
    　請求項１に記載の受光装置。
  11. 　前記画素は、４つの前記転送トランジスタを有し、
    　４つの前記転送トランジスタのうちの１つである第１の転送トランジスタのゲートには、所定値以上の電圧が常時印加された状態に制御され、
    　前記第１の転送トランジスタに隣接する転送トランジスタに所定値以上の電圧が印加されることで、２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加されるように構成されている
    　請求項１に記載の受光装置。
  12. 　前記第１の転送トランジスタに隣接する転送トランジスタとして、対向する第２および第３の転送トランジスタを有し、
    　前記第２および第３の転送トランジスタのゲートに、所定値以上の電圧が、交互に印加されるように構成されている
    　請求項１１に記載の受光装置。
  13. 　前記第１の転送トランジスタに隣接する転送トランジスタのゲートに所定値以上の電圧が印加される期間であるオン期間は、前記光電変換部で受光される反射光の照射時間と同一の時間である
    　請求項１１に記載の受光装置。
  14. 　前記第１の転送トランジスタに対向する第４の転送トランジスタは、常時、非アクティブ状態に制御されるように構成されている
    　請求項１１に記載の受光装置。
  15. 　前記第４の転送トランジスタのゲートには、常時、負バイアスが印加されるように構成されている
    　請求項１４に記載の受光装置。
  16. 　前記画素は、４つの前記転送トランジスタを有し、
    　４つの前記転送トランジスタのうちの対向する２つの転送トランジスタである第１および第２の転送トランジスタのゲートには、所定値以上の電圧が常時印加された状態に制御され、
    　対向する他の２つの転送トランジスタである第３および第４の転送トランジスタのゲートに所定値以上の電圧が交互に印加されることで、３つの転送トランジスタのゲートに所定値以上の電圧が同時に印加されるように構成されている
    　請求項１に記載の受光装置。
  17. 　前記転送トランジスタのゲートの平面形状はL字状であり、
    　前記電荷が、所定値以上の電圧が同時に印加された、２つの前記転送トランジスタのゲートの間隙領域を通って、前記所定のFDに転送されるように構成されている
    　請求項１に記載の受光装置。
  18. 　前記転送トランジスタのゲートの平面形状はL字状であり、
    　前記電荷が、所定値以上の電圧が同時に印加された、２つの前記転送トランジスタのゲート下の領域を通って、前記所定のFDに転送されるように構成されている
    　請求項１に記載の受光装置。
  19. 　前記転送トランジスタは、縦型トランジスタで構成されている
    　請求項１に記載の受光装置。
  20. 　少なくとも２つの転送トランジスタを備える画素を有する受光装置が、
    　前記画素の少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する
    　受光装置の駆動制御方法。
  21. 　所定の光源と、
    　前記所定の光源から照射された照射光が物体で反射されて返ってきた反射光を受光する受光装置と
    　を備え、
    　前記受光装置は、
    　　少なくとも２つの転送トランジスタのゲートに所定値以上の電圧が同時に印加された場合に、光電変換部で生成された電荷を所定のFDに転送する画素を備える
    　測距装置。
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