JP2003087663A

JP2003087663A - 固体撮像装置

Info

Publication number: JP2003087663A
Application number: JP2002178561A
Authority: JP
Inventors: Masanori Funaki; 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2001-06-28
Filing date: 2002-06-19
Publication date: 2003-03-20
Anticipated expiration: 2022-06-19
Also published as: JP4003549B2

Abstract

(57)【要約】【課題】従来のＣＭＯＳイメージセンサは、フレーム
シャッタができず、また、増幅用トランジスタの基板効
果や大きなしきい値電圧により、信号出力が下がりロス
を招いている。【解決手段】フォトダイオードＰＤに入射光量に応じ
た量の電荷が蓄積され、ＭＯＳ型ゲートＭｇｘ１を通し
てＭＯＳ型ゲートＭｃｃｄの直下の基板に転送されて蓄
積される。この電荷は、ＭＯＳ型ゲートＭｇｘ２を通し
てＦＤで電位変化に変換される。ＦＤの電位は、画素選
択用トランジスタＭｓｅｌがオフのときに増幅用トラン
ジスタＭａｍｐで増幅されて信号出力ライン１１へ出力
される。トランジスタＭａｍｐは、他のトランジスタＭ
ｓｅｌ、ＭｒｓｔやゲートＭｃｃｄ、Ｍｇｘ１、Ｍｇｘ
２とは基板が分離して構成されており、基板効果を避
け、また、他の素子よりもしきい値が低く設定された構
造とされている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は固体撮像装置に係
り、特に蓄積転送部を画素内に持ったＣＭＯＳイメージ
センサと称する固体撮像装置に関する。

【０００２】

【従来の技術】従来の固体撮像素子には、大きく分けて
ＣＣＤ方式とＣＭＯＳセンサ方式の２つがある。両者の
違いは、光を電荷に変換するフォトダイオードではな
く、フォトダイオードの電荷の情報を各受光素子の外に
如何に伝えるかというところにある。すなわち、ＣＣＤ
方式は、フォトダイオードに発生した電荷を電荷転送素
子（ＣＣＤ：charge coupled device）により直接に外
部へ転送する。一方、ＣＭＯＳセンサ方式は、フォトダ
イオードに発生した電荷による電位の情報を、各フォト
ダイオードに対応して設けられたアンプを通して画素外
部に出力する。

【０００３】これらＣＣＤ方式とＣＭＯＳセンサ方式の
得失は次の通りである。まず、作成プロセスに関して
は、ＣＣＤ方式は特殊プロセスで作成することが必要
で、専用ラインが必要となる。これに対し、ＣＭＯＳセ
ンサ方式は、通常のＣＭＯＳ−ＬＳＩプロセスと殆ど同
じプロセスで作成できるので、ＣＭＯＳ−ＬＳＩ用のラ
インをそのまま使え、また、エリアセンサと他のＣＭＯ
Ｓ回路を混在できるというメリットがある。

【０００４】次に、固定パターン雑音に関しては、ＣＭ
ＯＳセンサ方式は、ＣＣＤ方式に比べて固定パターン雑
音が大きいという問題点がある。固定パターン雑音は、
主にアンプ用トランジスタのしきい値電圧のばらつきに
起因している。更に、電源の数はＣＣＤ方式では、電荷
転送を実行するために複数の電源が必要になるが、ＣＭ
ＯＳセンサ方式は単一電源でよく、ＣＣＤ方式よりも電
圧が低い。従って、消費電力は、ＣＭＯＳセンサ方式の
方がＣＣＤ方式よりも少ないというメリットがある。

【０００５】次に、上記のＣＭＯＳセンサ方式の固体撮
像装置の画素構成について説明する。図１１は従来の固
体撮像装置の一例の構成図を示す。この従来の固体撮像
装置は、最も一般的なＣＭＯＳセンサ方式の固体撮像装
置、すなわちＣＭＯＳイメージセンサを示しており、フ
ォトダイオード１_１１〜１_３３と、アンプ２_１１〜２
_３３と、転送用スイッチ３_１１〜３_３３とが３行３列に
配置された構成とされている。１個のフォトダイオード
１ｉｊと１個のアンプ２ｉｊと転送用スイッチ３ｉｊ
（ｉ＝１〜３、ｊ＝１〜３）とが１個の画素を構成して
いる。ここでは、説明の簡単のために、３行３列の２次
元に配置された９個の画素からなる構成であるが、画素
数はこれに限定されるものではなく、また、画素が一列
に並んだ一次元配置構成の場合もある。

【０００６】上記の各画素のうち、図示しない垂直シフ
トレジスタで各行の（水平方向に配置されている）複数
の画素の動作が、各行毎に（通常は上の行から下の行に
向かう）制御され、フォトダイオード１_１１〜１_３３に
より被写体入射光を別々に光電変換して得られた電荷を
電位に変換し、アンプ２_１１〜２_３３によりそれぞれ増
幅された各信号は、対応して設けられた転送用スイッチ
３_１１〜３_３３を介して列単位でノイズキャンセラ４に
供給され、ここでノイズキャンセル動作された後、図示
しない水平シフトレジスタにより各列の信号が撮像信号
として出力される。通常の水平シフト処理は、右の列か
ら左の列方向に処理が進む。なお、行と列は逆に配置す
ることも可能である。

【０００７】図１２（Ａ）は従来の固体撮像装置の１画
素分の一例の等価回路図を示す。図１２（Ａ）に示す従
来の固体撮像装置は、最も一般的な転送トランジスタ付
きのＣＭＯＳイメージセンサの画素構成を示しており、
フォトダイオードＰＤ１個に、ＭＯＳ型電界効果トラン
ジスタ（以下、単にトランジスタという）４個から構成
されている。

【０００８】これら４個のトランジスタは、フォトダイ
オードＰＤのＮ型層にソースが接続された転送用トラン
ジスタＭｇｘと、トランジスタＭｇｘのドレインにソー
スが接続されたリセット用トランジスタＭｒｓｔと、ト
ランジスタＭｇｘのドレインとトランジスタＭｒｓｔの
ソースにゲートが接続された増幅用トランジスタＭａｍ
ｐと、増幅用トランジスタＭａｍｐのソースにドレイン
が接続され、かつ、ソースが信号出力ライン８に接続さ
れた行選択用トランジスタＭｓｅｌ’であり、通常これ
らはいずれもｎチャネルのＦＥＴである。

【０００９】リセット用トランジスタＭｒｓｔは、増幅
用トランジスタＭａｍｐのゲート電圧をリセットする。
増幅用トランジスタＭａｍｐは、フォトダイオードＰＤ
の発生した電荷による電圧の変動を増幅する。行選択用
トランジスタＭｓｅｌ’は、出力する行を選択する。転
送用トランジスタＭｇｘは、フォトダイオードＰＤの電
荷を増幅用トランジスタＭａｍｐのゲートに転送する。

【００１０】次に、この従来装置の動作について説明す
る。図１２に示す画素は最上行、最下行でない、どこか
中間の行のある列の画素であるとする。まず、行選択用
トランジスタＭｓｅｌ’、リセット用トランジスタＭｒ
ｓｔがそれぞれオフである状態から、図１２（Ｂ）に示
すようにリセット用トランジスタＭｒｓｔのゲート電圧
がハイレベルとされてリセット用トランジスタＭｒｓｔ
がオンしたとすると、増幅用トランジスタＭａｍｐのゲ
ート電位Ｖｐは、（Ｖｄｄ−Ｖｔｈｒｓｔ）となる。

【００１１】ここで、ＶｄｄはトランジスタＭｒｓｔ及
びＭａｍｐのドレインに印加される電源電圧、Ｖｔｈｒ
ｓｔはリセット用トランジスタＭｒｓｔのしきい値電圧
である。トランジスタＭａｍｐのゲート電圧Ｖｐを上記
の電圧にするリセットは一定期間で行われ、その後トラ
ンジスタＭｒｓｔのゲート電圧が図１２（Ｂ）に示すよ
うにローレベルとされてトランジスタＭｒｓｔはオフさ
れる。トランジスタＭｓｅｌ’がオフである期間Ｔ１で
は、出力信号線８には図１２（Ｅ）に示すように、出力
はない。

【００１２】続いて、行選択用トランジスタＭｓｅｌ’
のゲート電圧が図１２（Ｃ）に示すようにハイレベルと
され、トランジスタＭｓｅｌ’がオンとされると、ソー
スフォロワ回路である増幅用トランジスタＭａｍｐが動
作状態となり、そのゲート電圧ＶｐからトランジスタＭ
ａｍｐのしきい値電圧Ｖｔｈａｍｐを差し引いた（Ｖｐ
−Ｖｔｈａｍｐ）の値の電圧がトランジスタＭａｍｐの
ソースから出力される。ノイズキャンセラ（図１の４）
はこの値を記憶する。このときの信号出力ライン８への
出力電位は図１２（Ｅ）にＴ２で示す期間の一定電位で
ある。

【００１３】続いて、行選択用トランジスタＭｓｅｌ’
をオンした状態が継続している状態で、転送用トランジ
スタＭｇｘのゲート電圧が図１２（Ｄ）に示すように一
定期間Ｔ３の間ハイレベルとなり、この期間Ｔ３の間ト
ランジスタＭｇｘがオンとなる。この期間Ｔ３では、フ
ォトダイオードＰＤに被写体からの光を入射してフォト
ダイオードＰＤにより光電変換して得られた電荷がトラ
ンジスタＭｇｘのソース、ドレインを通して増幅用トラ
ンジスタＭａｍｐのゲートに転送される。転送後トラン
ジスタＭｇｘはオフとなる。

【００１４】これにより、トランジスタＭａｍｐのゲー
ト電圧はＶｓｉｇだけ下がる。この結果、フォトダイオ
ードＰＤは電荷が無くなり、リセットされる。一方、画
素から出力信号ライン８への出力電位は、図１２（Ｄ）
に示すように、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）とな
る。期間Ｔ４の間ノイズキャンセラは、この値と前記期
間Ｔ２で記憶した値の差をとり、信号成分Ｖｓｉｇを取
り出す。

【００１５】期間Ｔ４経過後に行選択用トランジスタＭ
ｓｅｌ’のゲート電圧が図１２（Ｃ）に示すようにロー
レベルとされ、トランジスタＭｓｅｌがオフとされ、他
の画素の処理が終わるのを待つ。その後、再び最初に戻
り、行選択用トランジスタＭｓｅｌ’がオフの状態でリ
セット用トランジスタＭｒｓｔがオンとされる。

【００１６】

【発明が解決しようとする課題】しかるに、上記の図１
２（Ａ）に示した従来の固体撮像装置であるＣＭＯＳイ
メージセンサは、電荷蓄積部がないため、フレームシャ
ッタ（時間的な揃った画像）ができない。また、増幅用
トランジスタＭａｍｐには基板効果があるために、信号
出力が下がりロスを招いている。

【００１７】また、増幅用トランジスタＭａｍｐのしき
い値電圧の分Ｖｔｈａｍｐだけ信号出力電位が低下する
が、他のトランジスタＭｇｘ、Ｍｒｓｔ、Ｍｓｅｌ’と
同じ作り方をしているため、しきい値電圧が必要以上に
大きく信号のダイナミックレンジを小さくし、その分信
号のロスを招いている。更に、上記の従来装置では、行
選択用トランジスタＭｓｅｌ’が増幅用トランジスタＭ
ａｍｐと信号出力ライン８との間にあるので、直列抵抗
になって信号のロスを招いている。

【００１８】本発明は以上の点に鑑みてなされたもの
で、フレームシャッタが可能な固体撮像装置を提供する
ことを目的とする。

【００１９】また、本発明の他の目的は、増幅用トラン
ジスタの基板効果やしきい値電圧による信号のロスや直
列抵抗として作用するための信号のロスを除去し得る固
体撮像装置を提供することにある。

【００２０】

【課題を解決するための手段】本発明は上記の目的を達
成するため、被写体からの入射光を光電変換するフォト
ダイオードと、フォトダイオードで光電変換して得られ
る電荷を蓄積する電荷蓄積部と、電荷蓄積部から転送さ
れる電荷を電位変化に変換するフローティングディフュ
ージョンに接続されて電位変化を増幅する増幅用トラン
ジスタとを少なくとも備えている基板上に形成された各
画素が、二次元マトリクス状に又は一次元ライン状に複
数配列された固体撮像装置において、電荷蓄積部は、基
板の所定領域にフォトダイオードからの電荷を一時的に
蓄積する蓄積用ゲートと、フォトダイオードと蓄積用ゲ
ートの間に設けられてフォトダイオードからの電荷を蓄
積用ゲートの直下の所定領域へ転送する第１のスイッチ
用ゲートと、蓄積用ゲートとフローティングディフュー
ジョンの間に設けられて蓄積用ゲートの直下の所定領域
に蓄積されている電荷をフローティングディフュージョ
ンへ転送する第２のスイッチ用ゲートとからなり、オン
状態の時にフローティングディフュージョンをリセット
電位とする第１のリセット用トランジスタと、信号出力
時にオンとされてフローティングディフュージョンをグ
ランド電位に固定する画素選択用トランジスタとを設
け、フローティングディフュージョンにゲートが接続さ
れ、ソースが信号出力ラインに接続されたソースフォロ
ワ型の増幅用トランジスタを含む基板（ウェル）を、電
荷蓄積部と第１のリセット用トランジスタと画素選択用
トランジスタを含む基板（ウェル）と分離すると共に、
増幅用トランジスタの基板と増幅用トランジスタのソー
スを接続した構成としたことを特徴とする。

【００２１】この発明では、電荷蓄積部を設けているの
で、同時刻に全画素のフォトダイオードで光電変換した
被写体からの入射光に応じた電荷を、全画素の電荷蓄積
部で同時に蓄積してから転送することができる。また、
この発明では、増幅用トランジスタの基板をソースと接
続しているため、増幅用トランジスタの基板電位がソー
ス電位と同電位となり、増幅用トランジスタの基板効果
を避けることができる。更に、この発明では、画素選択
用トランジスタを電荷蓄積部と増幅用トランジスタの間
に設けるようにしたため、増幅用トランジスタのソース
と信号出力ラインの間に直列抵抗となる画素選択用トラ
ンジスタを接続しないようにできる。

【００２２】また、上記の目的を達成するため、本発明
は増幅用トランジスタのしきい値電圧を、第１のリセッ
ト用トランジスタ及び画素選択用トランジスタのしきい
値電圧よりも低く設定したことを特徴とする。この発明
では、増幅用トランジスタのしきい値電圧を第１のリセ
ット用トランジスタ及び画素選択用トランジスタのしき
い値電圧よりも低く設定することができるため、出力画
素信号のダイナミックレンジを大きくすることができ
る。

【００２３】更に、上記の目的を達成するため、本発明
はフォトダイオードのＮ型層と所定のリセット電圧入力
端子との間に、任意のタイミングでスイッチングされ、
オン時にフォトダイオードをリセットする第２のリセッ
ト用トランジスタを接続したことを特徴とする。本発明
は、フォトダイオードを任意のタイミングでリセットす
ることができる。

【００２４】また更に、本発明は、蓄積用ゲート周囲の
フィールド酸化膜下に、電荷が供給されない時の蓄積用
ゲートの直下の基板に形成される空乏層幅の最大値以上
の深さで、かつ、蓄積用ゲートの直下の基板と同じ導電
型の不純物領域を、イオン注入により形成したことを特
徴とする。

【００２５】この発明では、蓄積用ゲートの直下の基板
に形成される空乏層の広がりを上記の不純物領域により
阻止することができ、上記の不純物領域を設けない時に
生じることのある、隣接する素子への上記の空乏層の広
がりによる基板電位の瞬間的な不安定な状態に起因する
ラッチアップを防止できる。

【００２６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１（Ａ）は本発明になる固体
撮像装置の一実施の形態の１画素回路の等価回路図を示
す。同図（Ａ）に示す１画素回路１０は、フォトダイオ
ードＰＤのＮ型層と、増幅用トランジスタＭａｍｐのゲ
ートとの間に、蓄積用ＭＯＳ型ゲートＭｃｃｄと、蓄積
用ＭＯＳ型ゲートＭｃｃｄを中央にして隣接配置された
２つのスイッチ用ＭＯＳ型ゲートＭｇｘ１及びＭｇｘ２
からなる電荷蓄積部が設けられている。一方のＭＯＳ型
ゲートＭｇｘ１がフォトダイオードＰＤに接続され、他
方のＭＯＳ型ゲートＭｇｘ２がＦＤ（フローティングデ
ィフュージョン）に接している。

【００２７】ＦＤは電荷量を電位変化に変換する。ま
た、リセット用トランジスタＭｒｓｔは、ドレインが所
定の電位の供給ライン（通常は電源電圧Ｖｄｄ）に接続
され、ソースがＦＤに接して設けられて、ＦＤをリセッ
ト電位にする。また、画素選択用トランジスタＭｓｅｌ
は、ドレインがＦＤに、ソースがグランドに接続され、
ゲートに画素選択用制御信号が印加されてスイッチング
動作する。

【００２８】更に、増幅用トランジスタＭａｍｐは、ゲ
ートがＦＤに接続され、ドレインが所定の電位の供給ラ
イン（通常は電源電圧Ｖｄｄ）に接続され、ソースが信
号出力ライン１１に接続されており、そのソースとフロ
ーティング状態の基板とが接続され、基板効果が起こら
ないようにした構成とされており、また、ソースフォロ
ワ回路を構成している。この増幅用トランジスタＭａｍ
ｐのしきい値電圧は、他のゲート又はトランジスタＭｃ
ｃｄ、Ｍｇｘ１、Ｍｇｘ２、Ｍｒｓｔ及びＭｓｅｌのし
きい値電圧よりも低く設定されており、フローティング
ドレインの電位変化をより小さなロスで、信号出力ライ
ン１１に伝送する。

【００２９】次に、この１画素回路１０の動作につい
て、図１（Ｂ）〜（Ｆ）の電荷とポテンシャルの移動の
様子を示すタイミングチャート、及び図２のタイミング
チャートと共に説明する。まず、ＭＯＳ型ゲートＭｃｃ
ｄ、Ｍｇｘ１及びＭｇｘ２がそれぞれオフである状態に
おいて、フォトダイオードＰＤに被写体からの入射光を
光電変換して得られた電荷が発生し、図１（Ｂ）に模式
的に示すようにフォトダイオードＰＤに入射光量に応じ
た量の電荷（電子）が蓄積される。

【００３０】続いて、図示しない制御回路からの制御信
号により全画素のＭＯＳ型ゲートＭｇｘ１及びＭｃｃｄ
に図２（Ａ）、（Ｂ）に示すように時刻ｔ１でそれぞれ
ハイレベルの制御信号が供給されて、全画素のＭＯＳ型
ゲートＭｇｘ１及びＭｃｃｄがそれぞれ一斉にオンとさ
れ、全画素のフォトダイオードＰＤに蓄積されていた電
荷が全画素で対応するＭＯＳ型ゲートＭｇｘ１を通し
て、図１（Ｃ）に示すようにＭＯＳ型ゲートＭｃｃｄ直
下に転送されて蓄積、保持される。これにより、フォト
ダイオードＰＤの蓄積電荷が一旦無くなる。

【００３１】フォトダイオードＰＤのすべての電荷がＭ
ＯＳ型ゲートＭｃｃｄの直下の基板領域に転送終了後、
図１（Ｄ）に示すように、ＭＯＳ型ゲートＭｇｘ１がオ
フとされ、フォトダイオードＰＤは入射光を光電変換し
て再び電荷の蓄積を開始する。一方、ＭＯＳ型ゲートＭ
ｃｃｄはオンのままとなっており、そのゲート直下の基
板領域に電荷を保持し続け、注目画素の処理が始まるま
でこの状態で待機する。

【００３２】次に、画素選択用トランジスタＭｓｅｌの
ゲートに図示しない制御回路から図２（Ｅ）に示すよう
に時刻ｔ２でローレベルとなる制御信号が供給されて、
トランジスタＭｓｅｌがオフとされ、ＦＤは電気的に浮
いた状態となる。そして、注目画素の処理が始まると、
図２（Ｄ）に示すようにトランジスタＭｒｓｔが時刻ｔ
３から所定時間だけオンとされ、ＦＤはリセット電位Ｖ
ｒｓｔになる。このＦＤのリセット電位Ｖｒｓｔはトラ
ンジスタＭａｍｐで増幅されてから信号出力ライン１１
へ出力される。このときの図２（Ｆ）に示す出力電位
は、（Ｖｒｓｔ−Ｖｔｈａｍｐ）である。ただし、Ｖｔ
ｈａｍｐは増幅用トランジスタＭａｍｐのしきい値電圧
である。

【００３３】続いて、図示しない制御回路からＭＯＳ型
ゲートＭｇｘ２へ、図２（Ｃ）に示すように時刻ｔ４で
ハイレベルの制御信号が供給されてＭＯＳ型ゲートＭｇ
ｘ２がオンとされ、図１（Ｅ）に模式的に示すように、
ＭＯＳ型ゲートＭｃｃｄのゲート直下の基板領域に蓄積
されていた電荷がＭＯＳ型ゲートＭｇｘ２の直下の基板
領域へ転送開始され、次いでＭＯＳ型ゲートＭｃｃｄへ
図２（Ｂ）に示すように時刻ｔ５でローレベルの制御信
号が供給されてＭＯＳ型ゲートＭｃｃｄがオフとされ、
最後にＭＯＳ型ゲートＭｇｘ２へ印加されている制御信
号が、図２（Ｃ）に示すように時刻ｔ６でローレベルへ
変化することにより、ＭＯＳ型ゲートＭｇｘ２もオフと
されて図１（Ｆ）に模式的に示すように電荷の転送が完
了する。

【００３４】ＦＤの電位は電荷量に応じて変化する。そ
の変化がトランジスタＭａｍｐによるソースフォロワ回
路により増幅されて信号出力ライン１１に出力される。
このときの出力電位は（Ｖｒｓｔ−Ｖｔｈａｍｐ−Ｖｓ
ｉｇ）である。ただし、Ｖｓｉｇは、電荷量に応じたＦ
Ｄの電位である。

【００３５】その後、時刻ｔ７でトランジスタＭｓｅｌ
が図２（Ｅ）に示すようにそのゲート制御信号がハイレ
ベルとなりオンされることによりＦＤは０Ｖとなり、ト
ランジスタＭａｍｐのゲート電位は０Ｖとなるから、ト
ランジスタＭａｍｐはオフとなり、画素から信号出力ラ
イン１１への出力は無くなる。以下、上記と同様の動作
が繰り返される。

【００３６】次に、この実施の形態における増幅用トラ
ンジスタＭａｍｐの構成について更に詳細に説明する。
増幅用トランジスタＭａｍｐは、基板効果を避けるため
に、Ｐウェルが他の素子のＰウェルと分離しており、ソ
ースと繋がっている。また、トランジスタＭａｍｐのし
きい値電圧は、信号をよく伝送するように、他の素子よ
りも低くなるように調整してある。例えば、０.２Ｖ程
度にする。

【００３７】この構成を得るための本実施の形態の素子
構造断面図を図３に示す。同図において、このＣＭＯＳ
イメージセンサの基板１４は、Ｎ型ウェハで構成されて
おり、増幅用トランジスタＭａｍｐの基板１５はＰウェ
ルで、他の素子の基板（Ｐウェル）１６とは分離されて
いる。この基板１５の濃度を他の基板１６の濃度と異な
らせることにより、しきい値電圧を変更できる。なお、
図３において、基板１４上の絶縁膜は図示を省略してあ
る。

【００３８】また、基板１６内のＮ^-拡散層１７はフォ
トダイオードＰＤを構成しており、Ｎ^＋拡散層１８及び
１９はトランジスタＭｒｓｔのソース及びドレイン、Ｎ
^＋拡散層２０及び２１はトランジスタＭｓｅｌのドレイ
ン及びソースを構成している。また、基板１５内のＮ^＋
拡散層２２及び２３は増幅用トランジスタＭａｍｐのド
レイン及びソースを構成しており、基板１５内のＰ^＋拡
散層２４はバックゲートを構成している。すなわち、増
幅用トランジスタＭａｍｐのソースであるＮ^＋拡散層２
３とフローティング状態の基板を構成しているＰ^＋拡散
層２４とが電極３１で接続され、基板効果が起こらない
ような構造とされている。

【００３９】また、Ｐ⁻拡散層１６上には図示しない絶
縁膜を介してＭＯＳ型ゲートＭｇｘ１、Ｍｃｃｄ及びＭ
ｇｘ２、トランジスタＭｒｓｔ及びＭｓｅｌの各ゲート
電極２５、２６、２７、２８及び２９が形成されてい
る。他方、Ｐ⁻拡散層１５上には図示しない絶縁膜を介
してトランジスタＭａｍｐのゲート電極３０が形成され
ており、更にトランジスタＭａｍｐのＮ^＋拡散層２３と
Ｐ^＋拡散層２４は電極３１を介して信号出力ライン１１
に接続されている。更に、増幅用トランジスタＭａｍｐ
のゲート電極３０は、トランジスタＭｒｓｔ及びＭｓｅ
ｌの各Ｎ^＋拡散層１８、２０に共通接続されている。

【００４０】ここで、増幅用トランジスタＭａｍｐの基
板１５の濃度を他の素子の基板１６の濃度と異ならせる
ことにより、増幅用トランジスタＭａｍｐのしきい値電
圧を、他のトランジスタＭｃｃｄ、Ｍｇｘ１、Ｍｇｘ
２、Ｍｒｓｔ及びＭｓｅｌのしきい値電圧よりも低く、
例えば０.２Ｖ程度に設定されている。

【００４１】通常のトランジスタの場合、しきい値電圧
を０.２Ｖ程度に低く設定すると、ゲート電圧を０Ｖの
オフ状態にしてもリーク電流が流れる。従って、このよ
うな低いしきい値電圧は問題となる可能性がある。とこ
ろが、本実施の形態の回路構成では、増幅用トランジス
タＭａｍｐのソースが信号出力ライン１１に接続されて
おり、この信号出力ライン１１は他の画素の同様の増幅
用トランジスタのソースにも接続されている。

【００４２】ここで、信号出力ライン１１上の画素信号
は、１.０Ｖ〜３.５Ｖ程度が動作範囲であるので、信号
出力ライン１１に接続されている増幅用トランジスタＭ
ａｍｐのソースの電位は、上記の画素信号により少なく
とも１Ｖ程度はあり、よって、増幅用トランジスタＭａ
ｍｐのしきい値電圧Ｖｔｈａｍｐはこのソース電位の１
Ｖ程度は嵩上げされるので、上記の０.２Ｖという低い
しきい値は問題とはならない。

【００４３】一方、信号出力ライン１１には（ＦＤの電
位−Ｖｔｈａｍｐ）の電位が出力されるので、増幅用ト
ランジスタＭａｍｐのしきい値電圧Ｖｔｈａｍｐが低い
ほど伝送される信号の範囲が広がるので有利となる。

【００４４】このように、この実施の形態では、Ｍｇｘ
１、Ｍｃｃｄ及びＭｇｘ２からなる電荷蓄積部を設けて
いるので、同時刻に全画素のフォトダイオードで光電変
換した被写体からの入射光に応じた電荷を、全画素の電
荷蓄積部で同時に蓄積してから転送することができるこ
とから、フレームシャッタによる時間的に揃った画像を
得ることができる。

【００４５】また、この実施の形態では、増幅用トラン
ジスタＭａｍｐの基板電位がソース電位と同電位となる
構成として、増幅用トランジスタＭａｍｐの基板効果を
避けるようにしたため、基板効果による信号出力の低下
を防止でき、また、画素選択用トランジスタＭｓｅｌが
増幅用トランジスタＭａｍｐの間に設けられて、増幅用
トランジスタＭａｍｐのソースと信号出力ライン１１の
間に直列抵抗となる画素選択用トランジスタを接続しな
いようにできるため、従来に比べて出力信号のロスを大
幅に低減することができる。

【００４６】次に、本発明の他の実施の形態について説
明する。図４は本発明になる固体撮像装置の他の実施の
形態の１画素回路の等価回路図を示す。同図中、図１と
同一構成部分には同一符号を付し、その説明を省略す
る。この実施の形態の１画素回路１２は、フォトダイオ
ードＰＤのＮ型層とＶｄｄ接続端子との間にリセット用
トランジスタＭｐｄｒｓｔのソース、ドレインを接続し
た点に特徴がある。

【００４７】図１に示した１画素回路１０では、フォト
ダイオードＰＤのリセットは電荷（キャリア）を転送す
ることにより行われているので、１フィールドに１回で
あり、露光時間は固定になってしまう。これではシャッ
ター速度を自由にできない。これに対し、図４の実施の
形態では、トランジスタＭｐｄｒｓｔのゲートに所定レ
ベルの制御信号を任意のタイミングで印加してトランジ
スタＭｐｄｒｓｔをオンすることにより、電源電圧Ｖｄ
ｄがオン状態のトランジスタＭｐｄｒｓｔのドレイン、
ソースを介してフォトダイオードＰＤのＮ型層に印加さ
れて、これをリセットする。

【００４８】これにより、この実施の形態では、フォト
ダイオードＰＤの蓄積電荷が転送し終わらなくても、ト
ランジスタＭｐｄｒｓｔをオンする任意のタイミングで
フォトダイオードＰＤをリセットできるため、シャッタ
ー時間を自由に設定することができる。すなわち、被写
体光量に応じてフォトダイオードＰＤの露光時間を調整
することができる。

【００４９】なお、図１及び図４の各実施の形態におい
て、ＭＯＳゲートＭｃｃｄのゲート電位により、ＭＯＳ
ゲートＭｃｃｄ直下の電荷が保持される部分の電位を自
由に動かすことができる。

【００５０】ところで、図１及び図４に示した本発明の
１画素回路１０、１２の構成の場合、ラッチアップが起
る可能性がある。これについて、図３を図５に書き換え
て説明する。図５中、図３と同一構成部分には同一符号
を付し、その説明を省略する。図５において、Ｎ型ウェ
ハ基板１４と増幅用トランジスタＭａｍｐの基板（Ｐウ
ェル）１５とはＰＮＰトランジスタＴｒ１を形成してい
る。一方、Ｎ型ウェハ基板１４と、Ｐ⁻拡散層（Ｐウェ
ル）１６と、トランジスタＭｓｅｌのソースを構成する
ＧＮＤに接続されたＮ^＋拡散層２１とは、ＮＰＮトラン
ジスタＴｒ２を形成している。従って、これらはＰＮＰ
Ｎ構造（寄生サイリスタ構造）となっている。

【００５１】一旦、上記のサイリスタがオン状態になる
と、過剰電流（ラッチアップ電流）が流れ、大規模集積
回路（ＬＳＩ）は全く動作しなくなるラッチアップと呼
ばれる状態になる。通常、ＰウェルにはＧＮＤが、Ｎウ
ェル（Ｎ型基板）にはＶｄｄが接続されている。電位が
Ｐウェル１５、１６、Ｎウェル（Ｎ型基板１４）の全面
にわたって固定されていればラッチアップは起り難い
が、上記の画素回路１０、１２の場合、電荷蓄積部Ｍｃ
ｃｄがＰウェル１６上に設けられているため、部分的に
電位が不安定になり、このラッチアップが起り易い。

【００５２】それについて、図６〜図８を使って説明す
る。図６は図１の各素子、拡散層を画素内に配置した例
の平面図を示す。ここでは、各素子の領域のみを示して
おり、具体的な配線、電極等は示していない。図７はこ
の画素を横に２つ並べたもので、増幅用トランジスタＭ
ａｍｐと、ＧＮＤに接続されたＮ型拡散層の横に、隣り
の画素のＭｃｃｄがくる。このとき、Ｍｃｃｄがオン状
態になると、その周辺に空乏層の広がり４１、４２が発
生し、その結果、Ｐウェルの電位が持ち上がり、前記サ
イリスタ構造がオン状態になり、ラッチアップ電流が図
７に４３で示すように流れる。

【００５３】これについて、更に図７の切断面Ａでの断
面図を図８に示して詳細に説明する。通常、ＣＭＯＳプ
ロセスの素子分離には、フィールド酸化膜と呼ばれる０.
１〜１.０μｍ程度の厚さの酸化膜が用いられる。その
酸化膜の下には、１Ｅ１７〜５Ｅ１８ｃｍ^−３程度の濃
度のＰ型不純物領域を設け、フィールド酸化膜上を走る
ポリシリコン電極によって反転層が形成されるのを防い
でいる。最小分離幅は５Ｖ動作の素子の場合、０.３〜
１.０μｍといったところである。

【００５４】このような素子分離の設計ルール、プロセ
ス条件は主にソース、ドレインを備えたＣ−ＭＯＳＦ
ＥＴを対象としている。このような素子では、ゲート電
極に電圧を加えると、ウェルに空乏層が広がるが、しき
い値電圧以上になるとソースから電荷が供給され、反転
層が形成される。その後、ゲート電圧をどんなに増やし
ても、反転層内の電荷量が増減するだけで、空乏層はそ
れ以上広がることはない。従って、Ｃ−ＭＯＳＦＥＴ
プロセスはこのような、ある空乏層が一定以上に広がら
ないことを前提にプロセスが決定される。

【００５５】ところが、前述した本発明の１画素回路１
０、１２の場合、電荷蓄積用ＭＯＳ型ゲートＭｃｃｄに
供給する電荷は、フォトダイオードＰＤで光電変換によ
り発生した電荷であるが、その電荷量はＰＤに入射する
光量に比例し、光がＰＤに入射しない場合は、電荷は０
である。電荷が０で供給されない場合の時の空乏層幅
は、電荷が供給される場合の時の空乏層幅よりも広が
る。不純物濃度が一定であれば、空乏層幅はゲート電圧
の平方根に比例する。

【００５６】従って、しきい値電圧が０.６Ｖのデバイ
スに５Ｖを印加すると、空乏層幅は最大約２.８倍に達
する。通常、ＭＯＳ型ＦＥＴの空乏層幅は５Ｖプロセス
で０.２〜０.４μｍ程度であるから、Ｍｃｃｄでは０.
５６〜１.１２μｍと大きく広がることになる。その結
果、隣接素子のＰウェルの電位に十分影響を与えること
になる。

【００５７】その様子を示したのが、図８である。フィ
ールド酸化膜５１の下には通常反転を防止するために１
Ｅ１７〜３Ｅ１８ｃｍ^−３程度の濃度、厚さ０.１〜０.
２μｍ程度のＰ型不純物領域５２を設ける。この不純物
領域５２の不純物は、通常フィールド酸化前に基板表面
に１０〜５０ｋｅＶ程度の低いエネルギーでイオン注入
し導入するもので、フィールド酸化に従って拡散する。
この不純物は、素子分離の役目も兼ねており、ＭＯＳ型
ＦＥＴの空乏層が隣りの素子に達するのを防ぐが、キャ
リアの供給がない特殊な場合には、空乏層は基板深くで
広がるため、隣りの素子付近まで空乏層が達する。な
お、図８中、空乏層５３はＭｃｃｄのゲート電極２６の
下に電荷があるときの空乏層、空乏層５４は電荷がない
ときの空乏層で、隣りの素子付近まで広がる。

【００５８】さて、基板の構造がこのような状況でＭｃ
ｃｄがステップ的にオンすると、特にＭｃｃｄのゲート
電極の下に電荷がない時のＭｃｃｄの直下の空乏層が大
きく広がると共に、ステップ的な電圧変化に特有の交流
成分がＰウェル１６に発生し、空乏層近傍のＰウェル電
位は瞬間的に不安定な状態になり、寄生サイリスタがオ
ンし、ラッチアップ状態になる。

【００５９】このような状況を防ぐためには、Ｍｃｃｄ
を他の素子から離したり、寄生サイリスタが起き難い配
置に改めるということが考えられる。しかし、Ｍｃｃｄ
は画素の中で比較的大きな面積を占めるので、他の素子
から離したり、配置を変えるのは困難である。そこで、
従来の工程に加えて、Ｍｃｃｄが隣接素子に与える影響
を軽減する工程が必要になる。

【００６０】そこで、本発明の他の実施の形態では、図
９の断面図に示すように、従来のような単なる拡散では
なく、イオン注入により積極的にＮ型ウェハ基板１４の
深くに、かつ、Ｍｃｃｄのゲート電極２６の周囲にＰ型
不純物のガード領域５５を形成する。これにより、ゲー
ト電極２６の下に電荷がない時の空乏層は図９に５６で
示すように、ガード領域５５により広がりを阻止され、
Ｍｃｃｄの影響を軽減することができる。

【００６１】このガード領域５５の深さとしては、空乏
層の広がりを考慮し、少なくとも０.４μｍ以上になる
ようにする。これは、前述したように、ＭＯＳＦＥＴ
の空乏層幅は、５Ｖプロセスで最大約０.４μｍである
ので、空乏層の広がりを防ぐためには、少なくともこれ
よりも深くする必要があるためである。

【００６２】このガード領域５６は以下の工程を経て製
造される。通常の工程を経て各素子をＰウェル１５及び
１６上に形成した後、フォトマスクでＭｃｃｄのゲート
電極２６の周囲のフィールド酸化膜部分を選択し、この
選択部分に対してイオン注入法を適用して、Ｐ型不純物
として例えばホウ素（Ｂ）を加速エネルギー１００ｋｅ
Ｖ、ドーズ量３Ｅ１３ｃｍ^−３の条件で１回目のイオン
注入をした後、続いて、同じくＢを加速エネルギー２０
０ｋｅＶ、ドーズ量２Ｅ１３ｃｍ^−３の条件で２回目の
イオン注入を行う。このような２回のイオン注入によ
り、約０.７μｍの深さまで、１Ｅ１７ｃｍ^−３以上の
Ｐ型高不純物濃度のガード領域５５をＭｃｃｄのゲート
電極２６の周囲に形成することができる。

【００６３】このようなＭｃｃｄの影響を閉じ込めるガ
ード領域５５は、図７の平面図に示すように、Ｍｃｃｄ
のゲート電極２６の周囲のフィールド酸化膜上だけを選
択して形成し、他のゲート電極Ｍｇｘ１及びＭｇｘ２の
電極２５及び２７、トランジスタＭａｍｐのゲート電極
３０などは、特性を変えないように選択しないようにす
る必要がある。

【００６４】このような処理を行うことにより、Ｍｃｃ
ｄに起因するラッチアップを防ぐことが可能となり、フ
レームシャッタ動作が可能な良質の画像を提供できる。

【００６５】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えば各トランジスタはＮチャネル
のＭＯＳ型ＦＥＴとして説明したが、電源電圧の方向を
逆にすることにより、ＰチャネルのＭＯＳ型ＦＥＴで構
成することも可能であることは勿論である。なお、この
場合、増幅用トランジスタＭａｍｐの基板と他の素子の
基板はいずれもＮウェルとなる。

【００６６】また、上記の実施の形態では画素選択用ト
ランジスタＭｓｅｌを有して、画素選択時にオンとする
ようにしているが、画素選択用トランジスタＭｓｅｌを
設ける代わりにＭＯＳ型ゲートＭｇｘ２を画素選択時に
オンとするようにしてもよい。更に、図９及び図１０に
示した他の実施の形態では、Ｐウェル１６内にＰ型の高
不純物濃度のガード領域５５を形成したが、Ｍｃｃｄに
よる蓄積部がＮ型基板上に形成されているときには、Ｎ
型の高不純物濃度のガード領域を形成すればよい。

【００６７】

【発明の効果】以上説明したように、本発明によれば、
電荷蓄積部を設けて同時刻に全画素のフォトダイオード
で光電変換した被写体からの入射光に応じた電荷を、全
画素の電荷蓄積部で同時に蓄積してから転送するように
しているため、ＣＭＯＳイメージセンサでフレームシャ
ッタによる同時刻の被写体画像を得ることができる。

【００６８】また、本発明によれば、増幅用トランジス
タの基板電位がソース電位と同電位となる構成として、
増幅用トランジスタの基板効果を避けるようにしたた
め、増幅用トランジスタの基板効果による信号出力の低
下を防止でき、また、増幅用トランジスタのソースと信
号出力ラインの間に直列抵抗となる画素選択用トランジ
スタを接続しないようにできるので、画素選択用トラン
ジスタによる信号出力の低下を防止することができる。

【００６９】また、本発明によれば、増幅用トランジス
タのしきい値電圧を第１のリセット用トランジスタ及び
画素選択用トランジスタのしきい値電圧よりも低く設定
することにより、出力画素信号のダイナミックレンジを
大きくするようにしたため、従来に比べて出力画素信号
の信号低下を防止することができる。

【００７０】更に、本発明によれば、オン時にフォトダ
イオードを任意のタイミングでリセットするリセット用
トランジスタを接続するようにしたため、入射光量に応
じてフォトダイオードの露光時間を調整することがで
き、自由なシャッター時間を得ることができる。

【００７１】更に、本発明によれば、蓄積用ゲートの直
下の基板に形成される空乏層の広がりを、蓄積用ゲート
の周囲のフィールド酸化膜の下に形成した不純物領域に
より阻止するようにしたため、上記の空乏層が隣接する
素子にまで広がり、その結果、サイリスタ構造がオン状
態になってラッチアップ電流が流れる現象を防止するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の１画素回路の等価回路
図とその説明用のポテンシャルと電荷の移動の様子を示
す図である。

【図２】本発明の一実施の形態の１画素回路の動作説明
用タイミングチャートである。

【図３】本発明の一実施の形態の画素構造を示す素子構
造断面図である。

【図４】本発明の他の実施の形態の１画素回路の等価回
路図である。

【図５】図３におけるラッチアップが生じ易い寄生サイ
リスタ構造の説明図である。

【図６】図３の１画素回路の配置例を示す平面図であ
る。

【図７】本発明の実施の形態における蓄積部の問題点を
説明する図である。

【図８】図７の断面Ａにおける断面図である。

【図９】本発明の他の実施の形態の要部の断面図であ
る。

【図１０】本発明の他の実施の形態の要部の素子配置を
示す平面図である。

【図１１】固体撮像装置の一例の構成図である。

【図１２】従来の固体撮像装置の一例の１画素回路の等
価回路とその動作説明用タイミングチャートである。

【符号の説明】

１０、１２１画素回路１１信号出力ライン１５増幅用トランジスタの基板（Ｐウェル）１６他の素子の基板（Ｐウェル）１７フォトダイオードを構成するＮ⁻拡散層１８、１９、２０、２１、２２、２３Ｎ^＋拡散層２４Ｐ^＋拡散層２５、２６、２７、２８、２９、３０ゲート電極３１電極４１、４２空乏層の広がり５１フィールド酸化膜５５ガード領域５６電荷がない時の空乏層ＰＤフォトダイオードＭｒｓｔ第１のリセット用トランジスタＭｓｅｌ画素選択用トランジスタＭａｍｐ増幅用トランジスタＭｇｘ１、Ｍｇｘ２スイッチ用ＭＯＳ型ゲートＭｃｃｄ電荷蓄積用ＭＯＳ型ゲートＦＤフローティングディフュージョンＭｐｄｒｓｔ第２のリセット用トランジスタ

フロントページの続きＦターム(参考） 4M118 AA08 AA10 AB01 BA14 CA03 DB09 DD04 DD12 EA01 FA06 FA08 FA16 FA26 FA28 FA33 FA39 5C024 CX43 CX51 GX03 GY38 HX17 HX40 HX50 HX55

Claims

【特許請求の範囲】

【請求項１】被写体からの入射光を光電変換するフォ
トダイオードと、前記フォトダイオードで光電変換して
得られる電荷を蓄積する電荷蓄積部と、前記電荷蓄積部
から転送される電荷を電位変化に変換するフローティン
グディフュージョンに接続されて前記電位変化を増幅す
る増幅用トランジスタとを少なくとも備えている基板上
に形成された各画素が、二次元マトリクス状に又は一次
元ライン状に複数配列された固体撮像装置において、前記電荷蓄積部は、前記基板の所定領域に前記フォトダ
イオードからの電荷を一時的に蓄積する蓄積用ゲート
と、前記フォトダイオードと前記蓄積用ゲートの間に設
けられて前記フォトダイオードからの電荷を前記蓄積用
ゲートの直下の前記所定領域へ転送する第１のスイッチ
用ゲートと、前記蓄積用ゲートと前記フローティングデ
ィフュージョンの間に設けられて前記蓄積用ゲートの直
下の前記所定領域に蓄積されている電荷を前記フローテ
ィングディフュージョンへ転送する第２のスイッチ用ゲ
ートとからなり、オン状態の時に前記フローティングディフュージョンを
リセット電位とする第１のリセット用トランジスタと、
信号出力時にオンとされて前記フローティングディフュ
ージョンをグランド電位に固定する画素選択用トランジ
スタとを設け、前記フローティングディフュージョンに
ゲートが接続され、ソースが信号出力ラインに接続され
たソースフォロワ型の前記増幅用トランジスタを含む基
板（ウェル）を、前記電荷蓄積部と前記第１のリセット
用トランジスタと前記画素選択用トランジスタを含む基
板（ウェル）と分離すると共に、前記増幅用トランジス
タの基板と前記増幅用トランジスタのソースを接続した
構成としたことを特徴とする固体撮像装置。
【請求項２】前記増幅用トランジスタのしきい値電圧
を、前記第１のリセット用トランジスタ及び前記画素選
択用トランジスタのしきい値電圧よりも低く設定したこ
とを特徴とする請求項１記載の固体撮像装置。
【請求項３】前記フォトダイオードのＮ型層と所定の
リセット電圧入力端子との間に、任意のタイミングでス
イッチングされ、オン時に前記フォトダイオードをリセ
ットする第２のリセット用トランジスタを接続したこと
を特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】前記蓄積用ゲート周囲のフィールド酸化
膜下に、電荷が供給されない時の前記蓄積用ゲートの直
下の基板に形成される空乏層幅の最大値以上の深さで、
かつ、前記蓄積用ゲートの直下の基板と同じ導電型の不
純物領域を、イオン注入により形成したことを特徴とす
る請求項１乃至３のうちいずれか一項記載の固体撮像装
置。