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Die vorliegende Erfindung betrifft eine Halbleiter-Einrichtung, wie bspw. eine Festkörper-Bilderfassungseinrichtung. Die vorliegende Erfindung betrifft auch eine elektronische Vorrichtung, wie bspw. eine Kamera, die mit der Halbleiter-Einrichtung ausgestattet ist.
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Festkörper-Bilderfassungseinrichtungen, die allgemein verwendet wurden, weisen Verstärkertyp-Festkörper-Bilderfassungseinrichtungen auf, verkörpert durch MOS Bildsensoren, wie bspw. komplementäre Metalloxid-Halbleiter (engl.: complementary metal-oxide-semiconductor, CMOS) und Ladungsübertragungs-Festkörper-Bilderfassungseinrichtungen, durch ladungsgekoppelte Einrichtungs-(engl.: charged-coupled device, CCD) Bildsensoren verkörpert. Diese Festkörper-Bilderfassungseinrichtungen sind weit verbreitet in digitalen Photokameras, digitalen Videokameras und so weiter. In den letzten Jahren wurden darüber hinaus MOS Bildsensoren für die meisten Festkörper-Bilderfassungseinrichtungen verwendet, die in mobilen Endgeräten eingebaut sind, wie bspw. zelluläre Telefone mit Kameras und persönliche digitale Assistenten (engl.: personal digital assistants, PDA), wegen ihrer geringen Versorgungsspannungen, geringen Stromverbräuche und so weiter.
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Die MOS Festkörper-Bilderfassungseinrichtung weist eine Pixel-Anordnung (engl.: pixel-array) (Pixel-Bereich) auf, in der eine Vielzahl von Einheitspixeln in einer zweidimensionalen Anordnung (engl.: array) angebracht ist und einen peripheren Schaltungs-Bereich. Der Einheitspixel, als photoelektrischer Umwandlungsabschnitt dienend, ist aus einer Photodiode und einer Vielzahl von Pixel-Transistoren gebildet. Die Pixel-Transistoren können drei MOS Transistoren sein: ein Übertragungs(Transfer)-Transistor (engl.: transfer transistor), ein Reset (Rücksetz)-Transistor und ein Verstärker-Transistor oder können auch vier sein, weiter einen Auswahl-Transistor aufweisend.
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Einige der MOS Festkörper-Bilderfassungseinrichtungen sind solche, bei denen ein Halbleiterchip mit einem Pixel-Bereich, auf dem eine Vielzahl von Pixeln angebracht ist, mit einem Halbleiterchip, in der eine Logik-Schaltung zur Signalverarbeitung gebildet ist, elektrisch verbunden ist, um eine einzelne Einrichtung zu bilden. Verschiedene Arten einer solchen Einrichtung wurden vorgeschlagen. Zum Beispiel offenbart die ungeprüfte
japanische Patentanmeldung mit der Veröffentlichungsnummer 2006-49361 ein Halbleiter-Modul, bei dem ein rückseitig belichteter Bildsensorchip, der ein Mikro-Pad für jede Pixel-Zelle hat, und ein Signalverarbeitungschip, auf dem eine Signalverarbeitungs-Schaltung gebildet ist und der ein Mikro-Pad hat, durch eine Mikro-Erhebung (engl.: microbump) miteinander verbunden sind. Die ungeprüfte
japanische Patentanmeldung mit der Veröffentlichungsnummer 2007-13089 offenbart eine Einrichtung, auf der ein Sensorchip und ein Signalverarbeitungschip auf einem Interposer (Zwischen-Substrat) angebracht sind. Der Sensorchip ist eine rückseitig belichtete MOS Festkörper-Bilderfassungseinrichtung mit einem Bilderfassungs-Pixelabschnitt und der Signalverarbeitungschip ist mit einer peripheren Schaltung bereitgestellt, die eine Signalverarbeitung durchführt. Bei der ungeprüften
japanischen Patentanmeldung mit der Veröffentlichungsnummer 2008-130603 weist eine Bilderfassungseinrichtung einen Bildsensorchip, eine Dünnschicht-Leiterplatte und einen Logik-Schaltungschip zur Signalverarbeitung auf. Zusätzlich offenbart sie auch die Konfiguration der Einrichtung, in der die Dünnschicht-Leiterplatte und der Logik-Schaltungschip miteinander elektrisch verbunden sind. In diesem Fall ist die Dünnschicht-Leiterplatte von der Rückseite des Bildsensorchips mittels eines Durchgangslochs elektrisch verbunden.
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Zusätzlich offenbart das
japanische Patent mit der Nummer 4000507 eine Festkörper-Bilderfassungseinrichtung, die eine Penetrations-Elektrode auf einem Festkörper-Bilderfassungselement bereitstellt, getragen von einem durchsichtigen Substrat, wo das Festkörper-Bilderfassungselement elektrisch mit einem flexiblen Schaltungs-Substrat verbunden ist. Darüber hinaus offenbart die ungeprüfte
japanische Patentanmeldung mit der Veröffentlichungsnummer 2003-31785 eine rückseitig belichtete Festkörper-Bilderfassungseinrichtung, die mit einer Elektrode versehen ist, die durch ein Trägersubstrat läuft.
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Wie in den ungeprüften
japanischen Patentanmeldungen mit den Veröffentlichungsnummer 2006-49361 ,
2007-13089 und
2008-130603 beschrieben ist, wurden verschiedene Technologien zum Kombinieren eines Bildsensorchips mit unterschiedlichen Schaltungschips, wie bspw. einer Logik-Schaltung, vorgeschlagen. Bei diesen Technologien ist jeder der funktionalen Chips nahezu vollständig im Voraus aufgebaut und dann auf einem Substrat aufgebracht, während es ermöglicht wird, eine Verbindung zwischen den Chips durch Bildung eines Verbindungsdurchgangslochs herzustellen.
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Wie aus jeder der obigen Festkörper-Bilderfassungseinrichtungen evident ist, besteht ein Konzept zum Ausbilden einer Halbleiter-Einrichtung durch Herstellen einer Verbindung zwischen unterschiedlichen Mikrochips, die einen Verbindungsleiter verwenden, der durch ein Substrat läuft. Allerdings soll ein Verbindungsloch tief in einem Substrat gebildet werden, während es isoliert ist. Somit ist es praktisch schwierig, von den Gesichtspunkten der Verarbeitung eines Verbindungslochs und der Kosteneffektivität einer Verarbeitung zum Einbetten eines Verbindungsleiters.
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Andererseits verwendet die Bildung eines Kontaktloches mit einem kleinen Durchmesser von ungefähr 1 Mikrometer das Ausdünnen eines oberen Chips auf das Minimum. In diesem Fall jedoch können einige komplizierte Schritte, wie bspw. einer zum Bonden des oberen Chips an ein Trägersubstrat, erwünscht sein, die einen Anstieg der Kosten verursachen. Für das Einbetten des Verbindungsleiters in das Verbindungsloch mit einem hohen Aspektverhältnis sind die Verbindungsleitermaterialen begrenzt, weil es notwendig ist, einen chemischen Dampfabscheidungs(engl. Chemical Vapor Disposition, CVD)-Film mit guter Beschichtbarkeit, wie bspw. Wolfram (W), als Verbindungsleiter zu verwenden.
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Um wirtschaftliche Effizienz zu erreichen, die einfach durch Massenproduktion anwendbar ist, ist es wünschenswert, eine solche Technik auszuwählen, dass das Aspektverhältnis dieses Verbindungsloches erheblich herabgesetzt ist, sodass das Loch einfach zu bilden ist und das Loch innerhalb einer zugehörigen Wafer-Herstellungsverarbeitungstechnik verarbeitet wird, ohne Verwenden einer besonderen Verbindungslochverarbeitung.
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Darüber hinaus ist es erwünscht, die Festkörper-Bilderfassungseinrichtung mit einer hohen Leistung bereitzustellen, indem sowohl ein Bilderfassungs-Bereich als auch eine Logik-Schaltung zur Signalverarbeitung entworfen werden, um ihre jeweiligen Leistungen ausreichend auszuüben.
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Zusätzlich zu der Festkörper-Bilderfassungseinrichtung ist es auch erwünscht, jede beliebige andere Halbleiter-Einrichtung bereitzustellen, die integrierte Halbleiter-Schaltungen mit hoher Leistung hat, indem die Schaltungen so entworfen werden, dass sie ihre jeweiligen Leistungen ausreichend ausüben.
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Gemäß einem ersten Aspekt stellt die vorliegende Erfindung eine elektronische Vorrichtung in Übereinstimmung mit dem unabhängigen Schutzanspruch 1 bereit. Gemäß einem zweiten Aspekt stellt die vorliegende Erfindung eine Halbleitereinrichtung in Übereinstimmung mit dem unabhängigen Schutzanspruch 11 bereit. Weiter Aspekte der Erfindung sind in den abhängigen Schutzansprüchen, der Zeichnung und der folgenden Beschreibung dargelegt.
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Die vorliegende Erfindung wurde unter Berücksichtigung der vorgenannten Wünsche gemacht und beabsichtigt, eine Festkörper-Bilderfassungseinrichtung bereitzustellen, die es ihren Schaltungen ermöglicht, ihre entsprechenden Fähigkeiten ausreichend auszuüben, um Massenproduktivität und Kostensenkung zu erreichen.
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Die vorliegende Erfindung beabsichtigt auch, eine elektronische Vorrichtung bereitzustellen, wie bspw. eine Kamera, die mit der obigen Festkörper-Bilderfassungseinrichtung ausgestattet ist.
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Nach einem Ausführungsbeispiel der vorliegenden Erfindung ist eine Halbleiter-Einrichtung eine rückseitig belichtete Festkörper-Bilderfassungseinrichtung, die Mikrochips aufweist, angefertigt durch Zusammenbonden eines ersten Halbleiter-Wafers, der eine Pixel-Anordnung in einem halbfertigen Produktzustand (engl.: half-finished product state) hat (im Folgenden auch als eine halbfertige Pixel-Anordnung bezeichnet, engl.: half-finished pixel-array) und eines zweiten Halbleiter-Wafers, der eine Logik-Schaltung in einem halbfertigen Produktzustand (engl.: half-finished product state) hat (im Folgenden auch als eine halbfertige Logik-Schaltung bezeichnet, engl.: half- finished logic circuit) und dann Vervollständigen der Schaltungen, um sie in Mikrochips umzuwandeln. Das Bonden kann dabei das Zusammenbonden der Halbleiter-Wafer, das Ausdünnen des ersten Halbleiter-Wafers und das Herstellen einer elektrischen Verbindung zwischen der Pixel-Anordnung und der Logik-Schaltung aufweisen.
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In der Halbleiter-Einrichtung nach dem Ausführungsbeispiel der vorliegenden Erfindung ist eine Pixel-Anordnung auf einem Mikrochip-Teil (engl. part), der aus einem ersten Halbleiter-Wafer hergestellt ist, gebildet, und eine Logik-Schaltung ist auf einem Mikrochip-Teil eines zweiten Halbleiter-Wafers gebildet. Somit sind die Pixel-Anordnung und die Logik-Schaltung unter optimalen Bedingungen gebildet. Mit der optimalen Verarbeitungstechnologie können die Pixel-Anordnung und die Logik-Schaltung gebildet werden, die ausreichende Leistungsfähigkeiten ausüben. Der zweite Halbleiter-Wafer mit der halbfertigen Logik-Schaltung kann auch als ein Substrat dienen, das den auszudünnenden ersten Halbleiter-Wafer trägt. Anschließend werden der erste Halbleiter-Wafer mit der halbfertigen Pixel-Anordnung und der zweite Halbleiter-Wafer mit der halbfertigen Logik-Schaltung zusammengebondet. Schließlich werden die Pixel-Anordnung in einem fertigen Produktzustand und die Logik-Schaltung in einem fertigen Produktzustand gebildet. Daher kann die rückseitig belichtete Festkörper-Bilderfassungseinrichtung erhalten werden, die für die Massenproduktion und Kostensenkung geeignet ist.
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Ein beispielhaftes Verfahren zum Herstellen einer Halbleiter-Einrichtung fertigt einen ersten Halbleiter-Wafer mit einer halbfertigen Pixel-Anordnung und einen zweiten Halbleiter-Wafer mit einer halbfertigen Logik-Schaltung an. Das Verfahren weist Schritte des Zusammenbondens des ersten Halbleiter-Wafers und des zweiten Halbleiter-Wafers, Ausdünnen des ersten Halbleiter-Wafers und elektrisches Verbinden der Pixel-Anordnung und der Logik-Schaltung miteinander auf. Das Verfahren weist weiter Schritte zum Vervollständigen des ersten Halbleiter-Wafers und des zweiten Halbleiter-Wafers, die zusammengebondet sind, und das Schneiden von ihnen für die jeweiligen Mikrochips in Stücke auf. Folglich kann die rückseitig belichtete Festkörper-Bilderfassungseinrichtung produziert werden.
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Bei dem Verfahren zum Herstellen der Halbleiter-Einrichtung ist die Pixel-Anordnung auf dem Mikrochip-Teil des ersten Halbleiter-Wafers gebildet und die Logik-Schaltung ist auf dem Mikrochip-Teil des zweiten Halbleiter-Wafers gebildet. Sowohl die Pixel-Anordnung als auch die Logik-Schaltung können unter optimalen Bedingungen gebildet werden. Mit anderen Worten, mit der optimalen Verarbeitungstechnologie können die Pixel-Anordnung und die Logik-Schaltung gebildet werden, die ausreichende Leistungsfähigkeiten ausüben. Zusätzlich kann der zweite Halbleiter-Wafer mit der halbfertigen Logik-Schaltung auch als ein Substrat dienen, das den auszudünnenden ersten Halbleiter-Wafer trägt.
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Anschließend werden der erste Halbleiter-Wafer mit der halbfertigen Pixel-Anordnung und der zweite Halbleiter-Wafer mit der halbfertigen Logik-Schaltung zusammengebondet und dann dem Ausdünnen und der elektrischen Verbindung ausgesetzt, gefolgt von dem Vervollständigen der Wafer und ihrem Aufteilen in die jeweiligen Mikrochips. Folglich wird es möglich, die rückseitig belichtete Festkörper-Bilderfassungseinrichtung als Massenprodukt zu produzieren. Somit kann die Festkörper-Bilderfassungseinrichtung zu geringen Kosten produziert werden.
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Eine elektronische Vorrichtung nach einem Ausführungsbeispiel der vorliegenden Erfindung weist eine Festkörper-Bilderfassungseinrichtung auf, ein optisches System, das einfallendes Licht in eine Photodiode in der Festkörper-Bilderfassungseinrichtung führt, und eine Signalverarbeitungs-Schaltung, die ein Ausgabesignal von der Festkörper-Bilderfassungseinrichtung verarbeitet. In der elektronischen Vorrichtung ist die Festkörper-Bilderfassungseinrichtung eine rückseitig belichtete Festkörper-Bilderfassungseinrichtung, die Mikrochips aufweist, die durch Zusammenbonden eines ersten Halbleiter-Wafers, der eine halbfertige Pixel-Anordnung hat, und eines zweiten Halbleiter-Wafers, der eine halbfertige Logik-Schaltung hat, und dann Vervollständigen der Schaltungen, um sie in Mikrochips umzuwandeln, gefertigt sind. Das Bonden kann das Zusammenbonden der Halbleiter-Wafer, das Ausdünnen des ersten Halbleiter-Wafers und das Herstellen einer elektrischen Verbindung zwischen der Pixel-Anordnung und der Logik-Schaltung aufweisen. Da die elektronische Vorrichtung der vorliegenden Erfindung die Festkörper-Bilderfassungseinrichtung des Ausführungsbeispiels der vorliegenden Erfindung aufweist, können die Pixel-Anordnung und die Logik-Schaltung gebildet werden, die ausreichende Leistungsfähigkeiten für die Festköper-Bilderfassungseinrichtung ausüben. Zusätzlich kann die Festkörper-Bilderfassungseinrichtung zu geringen Kosten produziert werden. Somit kann die elektronische Vorrichtung zu geringen Kosten produziert werden.
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Nach einem Ausführungsbeispiel der vorliegenden Erfindung weist eine Halbleiter-Einrichtung Mikrochips auf, die durch Zusammenbonden eines ersten Halbleiter-Wafers, der eine erste integrierte halbfertige Halbleiter-Schaltung hat, und eines zweiten Halbleiter-Wafers, der eine zweite integrierte halbfertige Halbleiter-Schaltung hat, und dann Vervollständigen der Schaltungen, um diese in Mikrochips umzuwandeln, gefertigt sind. Das Bonden kann das Zusammenbonden der Halbleiter-Wafer, das Ausdünnen des ersten Halbleiter-Wafers und das Herstellen einer elektrischen Verbindung zwischen der ersten integrierten Halbleiter-Schaltung und der zweiten integrierten Halbleiter-Schaltung aufweisen.
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In der Halbleiter-Einrichtung nach dem Ausführungsbeispiel der vorliegenden Erfindung ist eine erste integrierte Halbleiter-Schaltung auf einem Mikrochip-Teil gebildet, das aus einem ersten Halbleiter-Wafer hergestellt ist, und eine zweite integrierte Halbleiter-Schaltung ist auf einem Mikrochip-Teil eines zweiten Halbleiter-Wafers gebildet. Somit sind die erste integrierte Halbleiter-Schaltung und die zweite integrierte Halbleiter-Schaltung unter optimalen Bedingungen gebildet. Mit der optimalen Verarbeitungstechnologie können die erste integrierte Halbleiter-Schaltung und die zweite integrierte Halbleiter-Schaltung gebildet werden, die ausreichende Leistungsfähigkeiten ausüben.
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Der zweite Halbleiter-Wafer mit der zweiten integrierten Halbleiter-Schaltung kann auch als ein Substrat dienen, das den auszudünnenden ersten Halbleiter-Wafer trägt. Darauffolgend werden der erste Halbleiter-Wafer mit der ersten integrierten halbfertigen Halbleiter-Schaltung und der zweite Halbleiter-Wafer mit der zweiten integrierten halbfertigen Halbleiter-Schaltung zusammengebondet, um schließlich die integrierten Halbleiter-Schaltungen zu vervollständigen. Daher kann die Halbleiter-Einrichtung erhalten werden, die zur Massenproduktion und Kostensenkung geeignet ist.
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Ein beispielhaftes Verfahren zum Herstellen einer Halbleiter-Einrichtung fertigt einen ersten Halbleiter-Wafer mit einer ersten integrierten halbfertigen Halbleiter-Schaltung und einen zweiten Halbleiter-Wafer mit einer zweiten integrierten halbfertigen Halbleiter-Schaltung an. Das Verfahren weist die Schritte des Zusammenbondens des ersten Halbleiter-Wafers und des zweiten Halbleiter-Wafers auf, Ausdünnen des ersten Halbleiter-Wafers und elektrisches Verbinden der ersten integrierten Halbleiter-Schaltung und der zweiten integrierten Halbleiter-Schaltung miteinander. Das Verfahren weist weiter die Schritte des Vervollständigens des ersten Halbleiter-Wafers und des zweiten Halbleiter-Wafers auf, die zusammengebondet sind und ihr Schneiden für die jeweiligen Mikrochips in Stücke.
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In dem Verfahren zum Produzieren der Halbleiter-Einrichtung ist eine erste integrierte Halbleiter-Schaltung auf einem Mikrochip-Teil gebildet, das aus einem ersten Halbleiter-Wafer hergestellt ist, und eine zweite integrierte Halbleiter-Schaltung ist auf einem Mikrochip-Teil eines zweiten Halbleiter-Wafers gebildet. Somit werden die erste integrierte Halbleiter-Schaltung und die zweite integrierte Halbleiter-Schaltung unter optimalen Bedingungen gebildet. Mit der optimalen Verarbeitungstechnologie können die erste integrierte Halbleiter-Schaltung und die zweite integrierte Halbleiter-Schaltung gebildet werden, die ausreichende Leistungsfähigkeiten ausüben.
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Zusätzlich kann der zweite Halbleiter-Wafer mit der zweiten integrierten halbfertigen Halbleiter-Schaltung auch als ein Substrat dienen, das den auszudünnenden ersten Halbleiter trägt. Darauffolgend werden der erste Halbleiter-Wafer mit der ersten integrierten halbfertigen Halbleiter-Schaltung und der zweite Halbleiter-Wafer mit der zweiten integrierten halbfertigen Halbleiter-Schaltung zusammengebondet und dann dem Ausdünnen und der elektrischen Verbindung ausgesetzt, gefolgt vom Vervollständigen der Wafer und deren Aufteilen in die jeweiligen Mikrochips.
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Folglich wird es möglich, die Halbleiter-Einrichtungen als Massenprodukt zu produzieren. Somit kann die Halbleiter-Einrichtung zu niedrigen Kosten produziert werden.
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Bei der Halbleiter-Einrichtung nach irgendeinem der Ausführungsbeispiele der vorliegenden Erfindung sind die Pixel-Anordnung und die Logik-Schaltung, die ihre jeweiligen ausreichenden Leistungsfähigkeiten ausüben, in jedem Mikrochip-Teil gebildet. Somit kann eine Halbleiter-Einrichtung mit hoher Leistung oder eine rückseitig belichtete Festkörper-Bilderfassungseinrichtung bereitgestellt werden. Zusätzlich kann die rückseitig belichtete Festkörper-Bilderfassungseinrichtung mit hoher Leistung mit ausgezeichneter Massenproduktivität und Kosteneffektivität bereitgestellt werden.
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Bei der Halbleiter-Einrichtung nach irgendeinem der Ausführungsbeispiele der vorliegenden Erfindung sind darüber hinaus die erste integrierte Halbleiter-Schaltung und die zweite integrierte Halbleiter-Schaltung, die ihre jeweiligen ausreichenden Leistungsfähigkeiten ausüben, in jedem Mikrochip-Teil gebildet. Daher kann eine Halbleiter-Einrichtung mit hoher Leistung bereitgestellt werden. Zusätzlich kann die Halbleiter-Einrichtung mit hoher Leistung mit ausgezeichneter Massenproduktivität und Kosteneffektivität bereitgestellt werden.
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Bei dem Verfahren zum Herstellen der Halbleiter-Einrichtung nach irgendeinem der Beispiele kann mit der optimalen Verarbeitungstechnologie eine Halbleiter-Einrichtung mit hoher Leistung oder eine rückseitig belichtete Festkörper-Bilderfassungseinrichtung mit hoher Leistung hergestellt werden, die mit der Pixel-Anordnung und der Logik-Schaltung, die ausreichende Leistungsfähigkeiten ausüben, versehen ist. Zusätzlich kann die rückseitig belichtete Festkörper-Bilderfassungseinrichtung mit hoher Leistung mit ausgezeichneter Massenproduktivität und Kosteneffektivität bereitgestellt werden.
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Bei dem Verfahren zum Herstellen der Halbleiter-Einrichtung nach irgendeinem der Beispiele kann mit der optimalen Verarbeitungstechnologien eine Halbleiter-Einrichtung mit hoher Leistung hergestellt werden, die mit der ersten integrierten Halbleiter-Schaltung und der zweiten integrierten Halbleiter-Schaltung versehen ist, die ausreichende Leistungsfähigkeiten ausüben. Zusätzlich kann die Halbleiter-Einrichtung mit hoher Leistung mit ausgezeichneter Massenproduktivität und Kosteneffektivität produziert werden.
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Die elektronische Vorrichtung nach dem Ausführungsbeispiel der vorliegenden Erfindung weist eine Festkörper-Bilderfassungseinrichtung mit hoher Leistung mit niedrigen Produktionskosten auf. Daher kann eine kostengünstige und zuverlässige elektronische Vorrichtung bereitgestellt werden.
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1 ist ein schematisches Diagramm, das die Konfiguration einer MOS Festkörper-Bilderfassungseinrichtung nach einem Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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2A bis 2C sind schematische Diagramme, die die Festkörper-Bilderfassungseinrichtung nach dem Ausführungsbeispiel der vorliegenden Erfindung veranschaulichen;
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3 ist ein schematisches Diagramm, das einen Hauptteil der Festkörper-Bilderfassungseinrichtung nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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4 ist ein (erstes) Diagramm, das ein Beispiel eines Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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5 ist ein (zweites) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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6 ist ein (drittes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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7 ist ein (viertes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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8 ist ein (fünftes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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9 ist ein (sechstes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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10 ist ein (siebtes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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11 ist ein (achtes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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12 ist ein (neuntes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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13 ist ein (zehntes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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14 ist ein Diagramm, das eine Festkörper-Bilderfassungseinrichtung nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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15 ist ein Diagramm, das eine Festkörper-Bilderfassungseinrichtung nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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16 ist ein Diagramm, das einen Hauptteil einer Festkörper-Bilderfassungseinrichtung nach einem vierten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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17 ist ein (erstes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem vierten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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18 ist ein (zweites) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem vierten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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19 ist ein (drittes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem vierten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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20 ist ein (viertes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem vierten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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21 ist ein (fünftes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung nach dem vierten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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22 ist ein schematisches Diagramm, das einen Hauptteil einer Halbleiter-Einrichtung nach einem fünften Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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23 ist ein (erstes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Halbleiter-Einrichtung nach dem fünften Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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24 ist ein (zweites) Diagramm, das das Beispiel eines Verfahrens zum Herstellen der Halbleiter-Einrichtung nach dem fünften Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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25 ist ein (drittes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Halbleiter-Einrichtung nach dem fünften Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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26 ist ein (viertes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Halbleiter-Einrichtung nach dem fünften Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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27 ist ein (fünftes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Halbleiter-Einrichtung nach dem fünften Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
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28 ist ein (sechstes) Diagramm, das das Beispiel des Verfahrens zum Herstellen der Halbleiter-Einrichtung nach dem fünften Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht; und
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29 ist ein schematisches Diagramm, das die Konfiguration einer elektronischen Vorrichtung nach einem sechsten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht. Im Folgenden wird die beste Betriebsart zum Ausführen der vorliegenden Erfindung als Ausführungsbeispiele davon beschrieben. Die Ausführungsbeispiele werden in der folgenden Reihenfolge beschrieben:
- l. Beispiel der schematischen Konfiguration einer MOS Festkörper-Bilderfassungseinrichtung;
- 2. Erstes Ausführungsbeispiel (ein Beispiel der Konfiguration einer Festkörper-Bilderfassungseinrichtung und das Verfahren zum Herstellen der Bilderfassungseinrichtung);
- 3. Zweites Ausführungsbeispiel (ein Beispiel der Konfiguration einer Festkörper-Bilderfassungseinrichtung);
- 4. Drittes Ausführungsbeispiel (ein Beispiel der Konfiguration einer Festkörper-Bilderfassungseinrichtung);
- 5. Viertes Ausführungsbeispiel (ein Beispiel der Konfiguration einer Festkörper-Bilderfassungsvorrichtung und das Verfahren zum Herstellen der Festkörper-Bilderfassungseinrichtung);
- 6. Fünftes Ausführungsbeispiel (ein Beispiel der Konfiguration einer Halbleitereinrichtung und das Verfahren zum Herstellen der Festkörper-Bilderfassungseinrichtung); und
- 7. Sechstes Ausführungsbeispiel (ein Beispiel einer elektronischen Vorrichtung).
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<l. Beispiel der schematischen Konfiguration einer MOS Festkörper-Bilderfassungseinrichtung>
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1 ist ein schematisches Diagramm, das eine beispielhafte Konfiguration einer MOS Festkörper-Bilderfassungseinrichtung veranschaulicht, die auf einer Halbleiter-Einrichtung irgendeines der Ausführungsbeispiele der vorliegenden Erfindung angewendet werden kann. Die Konfiguration der MOS Festkörper-Bilderfassungseinrichtung, veranschaulicht in 1, wird auch auf eine Festkörper-Bilderfassungseinrichtung nach irgendeinem Ausführungsbeispiel der vorliegenden Erfindung angewendet. Wie in 1 gezeigt ist, weist die Festkörper-Bilderfassungseinrichtung 1 ein Halbleiter-Substrat 11 auf; einen Pixel-Abschnitt (sogenannte Pixel-Anordnung, engl.: pixel-array) 3, wo eine Vielzahl von Pixeln 2 mit photoelektrischen Umwandlungsteilen regelmäßig auf dem Silizium-Substrat 11 platziert sind und einen peripheren Schaltungs-Abschnitt. Jeder Pixel (d.h. Einheitspixel) 2 weist einen photoelektrischen Umwandlungsteil auf, wie bspw. eine Photodiode, und eine Vielzahl von Pixel-Transistoren (sogenannte MOS-Transistoren). Die Vielzahl von Pixel-Transistoren kann zum Beispiel drei Transistoren aufweisen: einen Übertragungs(Transfer)-Transistor, einen Reset-Transistor (Rückstellungs-Transistor) und einen Verstärker-Transistor. Alternativ kann die Vielzahl von Pixel-Transistoren weiter einen Auswahl-Transistor aufweisen, somit vier Transistoren aufweisen. Die äquivalenten Schaltungen der Einheitspixel sind dieselben, wie sie typischerweise verwendet werden, sodass ihre Details in der folgenden Beschreibung weggelassen werden. Der Pixel 2 kann ein Einheitspixel sein. Alternativ kann der Pixel 2 eine gemeinsame Pixelstruktur haben. Die gemeinsame Pixelstruktur weist eine Vielzahl von Photodioden auf, eine Vielzahl von Übertragungs-Transistoren, eine gemeinsame Floating Diffusion und jede Art anderer gemeinsamer Pixel-Transistoren. Mit anderen Worten weist die gemeinsame Pixelstruktur Photodioden und Übertragungs-Transistoren auf, welche die Vielzahl von Einheitspixeln bilden und jede Art anderer gemeinsamer Pixel-Transistoren.
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Der periphere Schaltungsabschnitt weist eine vertikale Treiberschaltung 4 auf, eine Spalten-Signalverarbeitungsschaltung 5, eine horizontale Treiberschaltung 6, eine Ausgabeschaltung 7, eine Steuerschaltung 8 und so weiter.
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Die Steuerschaltung 8 empfängt einen Eingabetakt und Daten für die Anweisung eines Operationsmodus (engl. operation mode) und so weiter und gibt Informationen aus, wie bspw. die interne Information der Festkörper-Bilderfassungseinrichtung.
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Mit anderen Worten erzeugt die Steuerschaltung 8 Signale, wie bspw. ein Taktsignal und ein Steuersignal, auf die sich zum Treiben der vertikalen Treiberschaltung 4, der Spalten-Signalverarbeitungsschaltung 5, der horizontalen Treiberschaltung 6 und so weiter bezogen werden soll. Dann gibt die Steuereinheit 8 diese Signale an die vertikale Treiberschaltung 4 ein, die Spalten-Signalverarbeitungsschaltung 5, die horizontale Treiberschaltung 6 und so weiter.
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Die vertikale Treiberschaltung 4 weist ein Schieberegister oder dergleichen auf und treibt Pixel auf einer Leitung an, indem sie eine Pixel-Treiberleitung wählt und einen Puls zum Treiben von Pixeln an einen gewählten Pixel einer Leitung zu einer Zeit liefert. Mit anderen Worten führt die vertikale Treiberschaltung 4 sequentiell selektives Scannen von Pixeln 2 des Pixel-Bereiches 3 einer Leitung zu einer Zeit in der vertikalen Richtung durch. Dann liefert die vertikale Treiberschaltung 4 ein Pixelsignal an die Spalten-Signalverarbeitungsschaltung 5. Hier basiert das Pixelsignal auf einer elektrischen Signalladung, die gemäß der Menge erhaltenen Lichts erzeugt wird, die auf dem photoelektrischen Wandler oder Transducer (z.B. Photodiode) jedes Pixels 2 durch eine vertikale Signalleitung 9 empfangen wird.
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Bei diesem Ausführungsbeispiel kann zum Beispiel die Spalten-Signalverarbeitungsschaltung 5 für jede Spalte der Pixel 2 vorgesehen sein und eine Signalverarbeitung, wie bspw. Rauschbeseitigung, einer Signalausgabe von jedem der Pixel 2 auf einer Leitung ausführen. Mit anderen Worten führt die Spalten-Signalverarbeitungsschaltung 5 CDS (koordiniertes Doppelabtasten, engl.: correlated double sampling) zur Beseitigung eines festen Musterrauschens durch, das spezifisch für den Pixel 2 ist und eine Signalverarbeitung, wie bspw. Signalverstärkung und AD (analog-zu-digital, engl.: analogue-to-digital) Umwandlung. Die Ausgabestufe der Spalten-Signalverarbeitungsschaltung 5 ist mit einem horizontalen Auswahlschalter (nicht gezeigt) verbunden, der zwischen der Ausgabestufe und einer horizontalen Signalleitung 10 lokalisiert ist.
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Die horizontale Treiberschaltung 6, die aus einem Schieberegister oder ähnlichem konstruiert ist, gibt sequentiell horizontale Scanpulse aus, die entsprechende Spalten-Signalverarbeitungsschaltungen 5 wählen, um Pixelsignale von ihnen an die horizontale Signalleitung 10 auszugeben.
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Die Ausgabeschaltung 7 führt eine Signalverarbeitung von Signalen aus, die sequentiell von den entsprechenden Spalten-Signalverarbeitungsschaltungen 5 durch die horizontale Signalleitung 10 geliefert werden und gibt dann die verarbeiteten Signale aus.
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Speziell die Ausgabeschaltung 7 kann zum Beispiel nur eine Pufferung durchführen oder kann eine Schwarzpegeleinstellung (engl.: black level adjustment) durchführen, Spaltenvariationskompensation, verschiedene digitale Signalverarbeitung und so weiter. Ein Eingabe-/Ausgabeanschluss 12 führt einen Austausch von Signalen zwischen der Einrichtung und außerhalb aus.
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2A bis 2C sind schematische Diagramme, die eine grundlegende Konfiguration einer MOS Festkörper-Bilderfassungseinrichtung nach einem Ausführungsbeispiel der vorliegenden Erfindung veranschaulichen. Zuerst wird eine typische MOS Festkörper-Bilderfassungseinrichtung 151 unter Bezugnahme auf 2A beschrieben. Die typische MOS Festkörper-Bilderfassungseinrichtung 151 weist einen Pixel-Bereich 153 auf, eine Steuerschaltung 154 und eine Logik-Schaltung 155 zur Signalverarbeitung, die an einem einzigen Halbleiterchip 152 angebracht sind. Im Allgemeinen weist ein Bildsensor 156 den Pixel-Bereich 153 und die Steuerschaltung 154 auf. Wie in 2B gezeigt ist, weist andererseits eine MOS Festkörper-Bilderfassungseinrichtung 21 nach dem Ausführungsbeispiel der vorliegenden Erfindung einen Pixel-Bereich 23 und eine Steuerschaltung (Steuerbereich) 124 auf, die auf einem ersten Halbleiterchip-Abschnitt 22 aufgebracht sind, und eine Logik-Schaltung 25, die eine Signalverarbeitungsschaltung zur Signalverarbeitung aufweist, die auf einem zweiten Halbleiterchip-Abschnitt 26 aufgebracht sind. Der erste Halbleiterchip-Abschnitt 22 und der zweite Halbleiterchip-Abschnitt 26 sind elektrisch miteinander verbunden, um einen einzelnen Halbleiterchip zu bilden, um die MOS Festkörper-Bilderfassungseinrichtung 21 bereitzustellen. Wie in 2C gezeigt ist, ist in einer MOS Festkörper-Bilderfassungseinrichtung 27 nach einem anderen Ausführungsbeispiel der vorliegenden Erfindung ein Pixel-Bereich 23 auf einem ersten Halbleiterchip-Abschnitt 22 angebracht. Auch eine Steuerschaltung 24 und eine Logikschaltung 25, die eine Signalverarbeitungsschaltung aufweisen, sind auf einem zweiten Halbleiterchip-Abschnitt 26 angebracht. Der erste Halbleiterchip-Abschnitt 22 und der zweite Halbleiterchip-Abschnitt 26 sind elektrisch miteinander verbunden, um einen einzelnen Halbleiterchip zu bilden, um die MOS Festkörper-Bilderfassungseinrichtung 27 bereitzustellen.
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Die Merkmale der MOS Festkörper-Bilderfassungseinrichtungen nach den obigen Ausführungsbeispielen sind in ihren Herstellungsverfahren und ihren Konfigurationen zu finden, basierend auf derartigen Verfahren, wie sie später beschrieben werden.
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<2. Erstes Ausführungsbeispiel>
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[Beispiel einer Konfiguration einer Festkörper-Bilderfassungseinrichtung und Beispiel eines Verfahrens zum Herstellen der Festkörper-Bilderfassungseinrichtung]
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Nun werden unter Bezugnahme auf 3 und 4 bis 13 eine Halbleiter-Einrichtung (d.h. eine MOS Festkörper-Bilderfassungseinrichtung) und ein Verfahren zum Herstellen der Festkörper-Bilderfassungseinrichtung beschrieben.
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Bei dem ersten Ausführungsbeispiel werden zuerst, wie in 4 gezeigt, ein halbfertiger Bildsensor oder eine Pixel-Anordnung (im Folgenden auch als Pixel-Bereich bezeichnet) 23 und eine Steuerschaltung (Steuerbereich) 24 auf einem Bereich gebildet, der als jeweiliger Mikrochip-Teil eines ersten Halbleiter-Wafers (im Folgenden auch als ein Halbleiter-Substrat bezeichnet) 31 bereitgestellt werden soll. Mit anderen Worten ist eine Photodiode (PD), die als ein photoelektronischer Umwandlungsteil jedes Pixels wirkt, auf einem Bereich gebildet, der als jeweiliger Mikrochip-Teil des Halbleiter-Substrats (zum Beispiel ein Silizium-Substrat) 31 zu bilden ist. Dann wird ein Quell-/Senk-Bereich (engl.: source/ drain region) 33 jedes Pixel-Transistors auf einem Halbleiter-Wellbereich (engl.: well region) 32 in dem Halbleiter-Substrat 31 gebildet. Der Halbleiter-Wellbereich 32 wird durch Einbringen von Verunreinigungen eines ersten Leitungstyps (bspw. p-Typ) gebildet und der Quell-/Senk-Bereich 33 wird durch Einbringen von Verunreinigungen eines zweiten Leitungstyps (bspw. n-Typ) gebildet. Die Photodiode (PD) und der Quell-/Senk-Bereich 33 jedes Pixel-Transistors werden durch Ionen-Implantation von der Oberfläche des Substrats 31 gebildet.
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Die Photodiode (PD) weist einen n-Typ Halbleiter-Bereich 34 und einen p-Typ Halbleiter-Bereich 35 auf. Hier ist der p-Typ Halbleiter-Bereich 35 auf der Seitenfläche des Substrats 31. Auf der Fläche des Substrats 31, die den Pixel bildet, ist eine Gate-Elektrode 36 auf einer Gate-Isolationsschicht gebildet. Pixel-Transistoren Tr1 und Tr2 werden durch die Gate-Elektrode 36 und die gepaarten Quell-/Senk-Bereiche 33 gebildet. In 4 sind zur Vereinfachung der Erklärung zwei Pixel-Transistoren Tr1 und Tr2 in Vertretung für eine Vielzahl von Pixel-Transistoren veranschaulicht. Der zur Photodiode (PD) benachbarte Pixel-Transistor Tr1 ist äquivalent zu einem Übertragungs-Transistor und der Quell-/Senk-Bereich davon ist äquivalent zu einer potentialfreien (engl.: floating) Diffusion (FD). Die Einheitspixel 30 sind voneinander durch entsprechende Isolations-Bereiche 38 getrennt. Die Isolations-Bereiche 38 sind durch LOCOS (örtliche Oxidation von Silizium, engl.: Local Oxidation of Silicon), STI (Isolation flacher Gräben, engl.: Shallow Trench Isolation) oder Verwenden einer Verunreinigungs-Diffusionsschicht, die einen Leitungstyp hat, der unterschiedlich zu dem einer als Knoten ausgestalteten Diffusionsschicht ist, gebildet. LOCOS ist ein Vorgang, bei dem das Halbleiter-Substrat 31 oxidiert wird, um eine Silizium-Oxidschicht zu bilden. STI ist ein Vorgang zum Bereitstellen von Gräben in dem Halbleiter-Substrat 31 und Auffüllen der Gräben mit einer Silizium-Oxidschicht.
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Andererseits sind auf der Steuerschaltung (Steuerbereich) 24 MOS-Transistoren, die eine Steuerschaltung bilden, auf dem Halbleiter-Substrat 31 gebildet. 4 veranschaulicht die MOS-Transistoren, die die Steuerschaltung (Steuerbereich) 24 bilden, wie durch MOS Transistoren Tr3 und Tr4 repräsentiert. Jeder der MOS Transistoren Tr3 und Tr4 weist einen n-Typ Quell-/Senk-Bereich 33 und eine Gate-Elektrode 36 auf einer Gate-Isolationsschicht auf.
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Darauffolgend wird eine erste isolierende Zwischenschicht 39 auf der Oberfläche des Halbleiter-Substrats 31 gebildet und dann werden Verbindungslöcher in der isolierenden Zwischenschicht 39 gebildet, gefolgt von der Bildung von Verbindungsleitern 44, die mit den gewünschten Transistoren durch die Verbindungslöcher verbunden sind. Die Bildung der Verbindungsleiter 44 mit unterschiedlichen Höhen kann durch Stapeln einer ersten Isolations-Dünnschicht 43a, wie bspw. eines Silizium-Dioxid-Films, und einer zweiten Isolations-Dünnschicht 43b, wie bspw. eines Silizium-Nitrid-Films, auf der gesamten Fläche des Halbleiter-Substrats 31 durchgeführt werden, einschließlich der oberen Flächen der entsprechenden Transistoren. Hier wirkt die zweite Isolations-Dünnschicht 43b als ein Ätz-Stopper bei einem Ätzvorgang zum Bereitstellen eines Kontaktloches, das mit der Gate-Elektrode 36 und dem Quell-/Senk-Bereich 33 verbunden ist, und danach mit einem Verbindungsleiter 44 gefüllt wird. Die erste isolierende Zwischenschicht 39 ist auf der zweiten Isolations-Dünnschicht 43b gebildet. Dann werden die Verbindungslöcher mit unterschiedlichen Tiefen wahlweise in der ersten isolierenden Zwischenschicht 39 gebildet, wobei sie zu der zweiten Isolations-Dünnschicht 43b reichen, die als der Ätz-Stopper bereitgestellt ist. Darauffolgend werden zusätzliche Verbindungslöcher in den entsprechenden Teilbereichen der ersten und zweiten Isolations-Dünnschicht 43a und 43b gebildet, die dieselbe Filmdicke haben, durch selektives Ätzen, sodass diese zusätzlichen Verbindungslöcher mit den vorangegangenen Verbindungslöchern entsprechend kommunizieren können. Danach wird der Verbindungsleiter 44 in jedes der resultierenden Verbindungslöcher eingebettet. In dem Fall, wo das Kontaktloch ohne Verwenden des Ätz-Stoppers bereitgestellt wird, kann die zweite Isolations-Dünnschicht 43b nicht gebildet werden.
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Als Nächstes wird eine Vielzahl von Schichten in der isolierenden Zwischenschicht 39 gebildet, sodass die Schichten mit den entsprechenden Verbindungsleitern 44 verbunden werden können. In diesem Beispiel, ohne darauf begrenzt zu sein, wird eine (elektrische) Multi-Leitungsschicht (engl.: multi wiring layer) 41 durch die Bildung von drei Metall-Leitungsschichten 40 gebildet. Die Metall-Leitungsschicht 40 wird aus einer Kupfer-Leitung (CU) gebildet. Im Allgemeinen ist jede Kupfer-Leitung mit einer Barrierenmetallschicht bedeckt, die das Dispergieren von Cu verhindert. Somit ist eine Abdeck-Schicht (engl.: cap layer), eine sogenannte Schutzschicht 42, der Kupfer-Leitung 40 auf der Multi-Leitungsschicht 41 gebildet. In den vorgenannten Schritten wird das erste Halbleiter-Substrat 31, das den halbfertigen Pixel-Bereich 23 und die Steuerschaltung 24 hat, gebildet.
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Andererseits wird, wie in 5 gezeigt, eine Zwischen-Logik-Schaltung 25, die eine Signalverarbeitungsschaltung zur Signalverarbeitung aufweist, auf einem Bereich gebildet, der als jeweiliger Mikrochip-Teil auf einem zweiten Halbleiter-Substrat (Halbleiter-Wafer) 45 bereitgestellt werden soll. Darüber hinaus sind auf einem p-Typ Halbleiter-Wellbereich 46 auf der Seitenfläche des zweiten Halbleiter-Substrats (zum Beispiel des Silizium-Wafers) 45 eine Vielzahl von MOS Transistoren, die eine Logik-Schaltung bilden, so gebildet, dass die MOS Transistoren voneinander durch entsprechende Isolationsbereiche 50 getrennt werden können. Hier ist die Vielzahl von MOS Transistoren durch MOS Transistoren Tr6, Tr7 und Tr8 repräsentiert. Jeder der MOS Transistoren Tr6, Tr7 und Tr8 ist unter Verwendung eines Paares von n-Typ Quell-/Senk-Bereichen 47 und einer Gate-Elektrode 48 gebildet, die auf einer Gate-Isolationsschicht gebildet ist. Die Logik-Schaltung 25 kann aus CMOS-Transistoren konstruiert sein.
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Darauffolgend wird eine erste isolierende Zwischenschicht 49 auf der Fläche des Halbleiter-Substrats 45 gebildet und dann werden Verbindungslöcher in der isolierenden Zwischenschicht 49 gebildet, gefolgt von der Bildung von Verbindungsleitern 54, die mit den gewünschten Transistoren durch die entsprechenden Verbindungslöcher verbunden sind. Die Bildung der Verbindungsleiter 54 mit unterschiedlichen Höhen kann durch Stapeln (engl.: stacking) einer ersten Isolations-Dünnschicht 43a, wie bspw. eines Silizium-Dioxid-Films, durchgeführt werden, und einer zweiten Isolations-Dünnschicht 43b, wie bspw. eines Silizium-Nitrid-Films, wobei sie auf der gesamten Fläche des Halbleiter-Substrats 45 gestapelt sind, einschließlich der oberen Flächen der jeweiligen Transistoren. Hier wirkt die zweite Isolations-Dünnschicht 43b als ein Ätz-Stopper.
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Die erste isolierende Zwischenschicht 49 wird auf der zweiten Isolations-Dünnschicht 43b gebildet. Dann werden die Verbindungslöcher mit unterschiedlichen Tiefen wahlweise in der ersten Isolations-Zwischenschicht 49 gebildet, die zu der zweiten Isolations-Dünnschicht 43b reicht, die als Ätz-Stopper vorgesehen ist. Darauffolgend werden zusätzliche Verbindungslöcher in den entsprechenden Bereichen der ersten und der zweiten Isolations-Dünnschicht 43a und 43b, die dieselbe Filmdicke haben, durch selektives Ätzen gebildet, sodass diese zusätzlichen Verbindungslöcher mit den entsprechenden vorangegangenen Verbindungslöchern kommunizieren können. Danach wird ein Verbindungsleiter 44 in jedes der resultierenden Verbindungslöcher eingebettet.
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Andererseits wird an einer gewünschten Position auf dem Areal, das jeweilig als Mikrochip-Teil bereitgestellt werden soll, ein Verbindungsloch gebildet, von der Fläche der ersten isolierenden Zwischenschicht 49 zu einer vorgesehenen Tiefenposition in dem Halbleiter-Substrat 45. Dann wird ein Verbindungsleiter 51 für eine Extraktions-Elektrode in das resultierende Verbindungsloch eingebettet. Der Verbindungsleiter 51 kann aus Kupfer (Cu), Wolfram (W), Polysilizium oder dergleichen hergestellt werden. Vor dem Einbetten des Verbindungsleiters 51 wird eine Isolationsschicht 52 auf der inneren Wandfläche des Verbindungsloches gebildet, um den Verbindungsleiter 51 von dem Halbleiter-Substrat 45 zu isolieren.
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Als Nächstes wird eine Vielzahl von Schichten durch die isolierende Zwischenschicht 49 gebildet, sodass sie mit den entsprechenden Verbindungsleitern 54 und dem Extraktions-Verbindungsleiter 51 verbunden werden können. In diesem Beispiel, ohne darauf begrenzt zu sein, wird eine Multi-Leitungsschicht 55 durch die Bildung von drei Metall-Leitungsschichten 53 gebildet. Die Metall-Leitungsschicht 53 wird aus einer Kupfer-Leitung (CU) gebildet. Auf eine Weise ähnlich zu einer der oben beschriebenen, wird eine Abdeck-Schicht, eine sogenannte Schutzschicht 56, der Kupfer-Leitung 53 auf der Multi-Leitungsschicht 49 gebildet. In den vorgenannten Schritten wird das erste Halbleiter-Substrat 45, das die halbfertige Logik-Schaltung 25 hat, gebildet.
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Als Nächstes, wie in 6 gezeigt, werden das erste Halbleiter-Substrat 31 und das zweite Halbleiter-Substrat 45 zusammengebondet, sodass ihre entsprechenden Multi-Leistungsschichten 41 und 55 einander gegenüberstehen können. Das Bonden kann unter Verwendung von Plasma-Bonden, einem Haftmittel (engl.: adhesive agent) oder dergleichen durchgeführt werden. In dem Fall des Plasma-Bondens, wie in 7 gezeigt, wird eine Schicht 57, wie bspw. ein Plasma-TEOS-Film, ein Plasma-SiN-Film, ein SiON-Film (Blockfilm) oder ein SiC-Film jeweils auf der Bonding-Fläche des ersten und zweiten Halbleiter-Wafers 31 und 45 gebildet. Die Bonding-Flächen mit den Schichten 57 werden einer Plasmabehandlung ausgesetzt und dann übereinander gesetzt, gefolgt von Bonden durch eine Hitzebehandlung (engl.: annealing treatment). Eine solche Bonding-Verarbeitung wird bevorzugt unter Verwendung einer Niedertemperaturverarbeitung bei 400°C oder weniger durchgeführt. Ein Temperaturbereich wird nicht die Bonding-Verarbeitung, elektrischen Leitungen oder dergleichen beinträchtigen. In dem Fall des Haftmittels, wie in 8 gezeigt, wird eine Haftschicht 58 auf einer der Bonding-Flächen des ersten und zweiten Halbleiter-Wafers 31 und 45 gebildet und beide Wafer werden dann durch die Haftschicht 58 übereinander gesetzt. In diesem Beispiel wird das Bonden unter Verwendung des Plasma-Bondings durchgeführt.
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Als Nächstes, wie in 9 gezeigt, wird Schleifen (engl.: grinding) und Polieren (engl.: polish) von der Rückseite 31b des ersten Halbleiter-Substrats 31 durchgeführt, um das erste Halbleiter-Substrat 31 in einen Dünnfilm umzuwandeln. Der Dünnfilm-Vorgang wird nahe an der Photodiode (PD) durchgeführt. Nach dem Dünnfilm-Vorgang wird eine p-Typ Halbleiterschicht zur Dunkelstrom-Kontrolle an der Rückseite der Photodiode (PD) gebildet. Zum Beispiel kann das Halbleiter-Substrat 31 mit einer Dicke von ungefähr 600 µm auf ungefähr 1 bis 10 µm, bevorzugt ungefähr 1 bis 5 µm ausgedünnt werden. Der Dünnfilm-Vorgang wurde gewöhnlich unter Verwendung eines getrennt angefertigten Trägersubstrats durchgeführt, um dieses zusammenzubonden. In dem Ausführungsbeispiel wird jedoch das zweite Halbleiter-Substrat 45 auf der die Logik-Schaltung 25 gebildet ist, auch als ein Trägersubstrat verwendet, um das erste Halbleiter-Substrat 31 in einen Dünnfilm umzuwandeln. Nach dem Dünnfilm-Vorgang wird eine isolierende Zwischenschicht 59, wie bspw. ein Silizium-Dioxid-Film, auf der Rückseite 31b des Halbleitersubstrates 31 gebildet. Bei der rückseitig belichteten Festkörper-Bilderfassungseinrichtung dient die Rückseite 31b des ersten Halbleiter-Substrats 31 als eine Lichteinfall-Fläche.
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Als Nächstes, wie in 10 gezeigt, wird ein Verbindungsdurchgangsloch 61 in dem ersten Dünnfilm-Halbleiter-Substrat 31 an einer gewünschten Position auf einem Bereich gebildet, der als jeweiliger Mikrochip-Teil bereitgestellt werden soll. Das Verbindungsdurchgangsloch 61 erstreckt sich von der Rückseite 31b zur der obersten Schicht der Leitung 53 des zweiten Halbleiter-Substrats 45 durch das erste Halbleiter-Substrat 31. Gleichzeitig wird ein Verbindungsloch 62 nahe dem Verbindungsdurchgangloch 61 in dem ersten Halbleiter-Substrat 31 gebildet, das sich von der Rückseite 31b zu der ersten Schichtleitung 40 auf dem ersten Halbleiter-Substrat 31 erstreckt. Sowohl das Verbindungsdurchgangsloch 61 als auch das Verbindungsloch 62 kann ein Kontaktareal von 1 bis 5 µm im Durchmesser haben. Weil das Verbindungsdurchgangsloch 61 und das Verbindungsloch 62 nach Umwandeln des ersten Halbleiter-Substrats 31 in einen Dünnfilm gebildet werden, können diese Löcher 61 und 62 als Mikroporen mit einem kleineren Aspektverhältnis gebildet werden. Zum Beispiel kann sowohl das Verbindungsdurchgangsloch 61 als auch das Verbindungsloch 62 eine Kontakttiefe von ungefähr 5 bis 15 µm haben. Darauffolgend wird eine isolierende Schicht 63 zur elektrischen Isolierung mit dem Halbleiter-Substrat 31 auf der inneren Wandfläche von sowohl dem Verbindungsdurchgangloch 61 als auch dem Verbindungsloch 62 gebildet.
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Zu dieser Zeit ist der Vorgang zur Herstellung einer Pixel-Anordnung unvollständig, weil die Schritte zur Bildung eines auf-dem-Chip Farbfilters und einer auf-dem-Chip Mikrolinse noch unberührt sind.
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Zusätzlich können beide Verbindungslöcher 61 und 62 in der Erweiterung der typischen Wafer-Verarbeitung, verarbeitet werden und gebildet werden. In dem Fall der Logik-Schaltung wurde der Vorgang bis zur obersten elektrischen Schichtleitung 53, die für eine Schaltungstechnologie geeignet ist, abgeschlossen, aber der gesamte Herstellungsvorgang wurde nicht abgeschlossen. Daher kann eine Verringerung der Herstellungskosten erreicht werden.
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Als Nächstes, wie in 11 gezeigt, werden ein Durchgangsverbindungsleiter 64 und ein Verbindungsleiter 65 entsprechend in das Verbindungsdurchgangsloch 61 und das Verbindungsloch 62 eingebettet. Sowohl der Durchgangsverbindungsleiter 64 als auch der Verbindungsleiter 65 können aus Metall hergestellt sein, wie bspw. Kupfer (Cu) oder Wolfram (W). Danach wird eine isolierende Schutzschicht 66 auf der gesamten Rückseite des ersten Halbleiter-Substrats 31 gebildet. Die isolierende Schutzschicht 66 kann zum Beispiel aus einem SiCN-Film, einem Plasma-Silizium-Nitrid-Film oder einem SiC-Film hergestellt werden.
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Als Nächstes, wie in 12 gezeigt, wird eine Licht-abschirmende Schicht 67 auf einem Bereich, der von Licht abgeschirmt werden soll, gebildet. In dieser Figur wird die Licht-abschirmende Schicht 67 über der Steuerschaltung 24 gebildet. Alternativ kann sie auch über anderen Pixel-Transistoren gebildet werden. Die Licht-abschirmende Schicht 67 kann eine Metallschicht, wie bspw. ein Wolfram-Film, sein. Die Licht-abschirmende Schicht 67 wird elektrisch mit dem Halbleiter-Wellbereich 32 verbunden, der ein Erdpotenzial hat und verhindert, in einem elektrischen Floating-Zustand zu sein. Zusätzlich, da die mit dem Halbleiter-Wellbereich 32 elektrisch verbundene Licht-abschirmende Schicht 67 mit dem Erdpotenzial bereitgestellt ist, wird verhindert, dass der Halbleiter-Wellbereich 32 in einem elektrischen Floating-Zustand ist. Eine Passivierungs-Schicht 68 wird auf der ganzen Fläche der Licht-abschirmende Schicht 67 gebildet, sodass es die gesamte Lichtabschirmende Schicht 67 abdeckt. Die Passivierungs-Schicht 68 kann z.B. ein Plasma-Silizium-Nitrid-Film oder ein CVD-SiV-Film sein. Darauffolgend werden Verbindungslöcher 69 in den Bereichen der Passivierungs-Schicht 68 und der isolierenden Schutzschicht 66 gebildet, die dem Durchgangsverbindungsleiter 64 bzw. dem Verbindungsleiter 65 entsprechen. Dann wird eine Verbindungsleitung 72, ein Aluminium-Film, auf einer Barriere-Metall-Schicht 71 auf dem Verbindungsloch 69 gebildet. Die Barriere-Metall-Schicht 71 wird zum Beispiel durch einen gestapelten Film aus Ti (Unterseite)/ TiN (Oberseite) gebildet. Die Verbindungsleitung 72 wird mit sowohl dem Durchgangsverbindungsleiter 64 als auch dem Verbindungsleiter 65 durch die Barrieren-Metall-Schicht 71 verbunden. Die Verbindungsleitung 72 wird zum Verbinden des Pixel-Bereichs 23 und der Steuerschaltung 24 mit der Logik-Schaltung 25 verwendet und dient als eine Extraktions-Elektrode von der Oberseite oder dient als ein sogenanntes Elektroden-Pad (engl.: electrode-pad). Nachfolgend bezieht sich die elektrische Leitung 72 auch auf ein Elektroden-Pad.
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Daher wird ein Bildsensor, der aus dem Bildbereich 23 und der Kontrollschaltung 24, gebildet auf dem ersten Halbleiter-Substrat 31, konstruiert ist, mit der Logik-Schaltung 25 verbunden, die auf dem zweiten Halbleiter-Substrat 45 durch die Verbindungsschaltung 65, das Elektroden-Pad 72 und den Durchgangsverbindungsleiter 64 gebildet ist.
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Danach wird eine planarisierende Schicht 73 auf diesen strukturellen Komponenten gebildet.
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Als Nächstes, wie in 13 gezeigt, werden ein roter (R), ein grüner (G) und ein blauer (b) auf-dem-Chip Farbfilter 74 auf der planarisierenden Schicht 73 gebildet, den jeweiligen Pixeln entsprechend und auf-dem-Chip Mikrolinsen 75 werden dann auf den entsprechenden Farbfiltern 74 gebildet. Mit anderen Worten werden sowohl die auf-dem-Chip Farbfilter 74 als auch die auf-dem-Chip Mikrolinsen 75 gebildet, so dass jeder von ihnen jedem Einheitspixel der Pixel-Anordnung entspricht. Hier, um das Verständnis der Ausführungsbeispiele der vorliegenden Erfindung zu erleichtern, ist 12 ein vergrößertes Querschnitts-Diagramm, das die Konfiguration des Substrats veranschaulicht, aber die auf-dem-Chip Farbfilter 74 und auf-dem-Chip Mikrolinsen 75 werden nicht in der Zeichnung gezeigt. Somit sind die Abstandsgrößen der auf-dem-Chip Farbfilter 74 und der auf-dem-Chip Mikrolinsen 75 mit Bezug auf die Abstandsgröße der Einheitspixel verringert.
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Als Nächstes, obwohl nicht in 13 veranaschaulicht, wird das Elektroden-Pad 72 durch selektives Entfernen einer Linsenmaterial-Schicht 75a und der planarisierenden Schicht 73 freigelegt. Andererseits, auf der Seite des zweiten Halbleiter-Substrats 45, wird die Fläche des Substrats 45 geschliffen und poliert, um die Fläche des Verbindungsleiters 51 freizulegen, der als eine Extraktions-Elektrode dient. Nach Bildung einer Passivierungs-Schicht 76 auf der freigelegten Fläche des Verbindungsleiters 51 des zweiten Halbleiter-Substrats 45, wird eine Öffnung 77 entsprechend dem Verbindungsleiter 51 in der Passivierungs-Schicht 76 gebildet. Ein kugelförmiger Elektroden-Bump 78 wird gebildet, sodass er elektrisch mit dem Verbindungsleiter 51 durch die Öffnung 77 (siehe 3) verbunden werden kann. In dem ersten Halbleiter-Substrat 31 sind daher sowohl der Pixel-Bereich 23 als auch die Steuerschaltung 24 in einen fertigen Produktzustand gebracht. In dem zweiten Halbleiter-Substrat 45 ist die Logik-Schaltung 25 in einen fertigen Produktzustand gebracht.
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Darauffolgend wird das resultierende Produkt in die entsprechenden Mikrochips aufgeteilt, wodurch eine erwünschte rückseitig belichtete Festkörper-Bilderfassungseinrichtung 79 erhalten wird, wie in 3 gezeigt ist.
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In der Festkörper-Bilderfassungseinrichtung 79 des ersten Ausführungsbeispiels, wenn das Elektroden-Pad 72 verwendet wird, kann die Einrichtung 79 elektrisch mit einer externen Leitung durch Leitungsbonden mit dem Elektroden-Pad 72 verbunden werden. Wenn der Elektroden-Bump 78 verwendet wird, kann die Einrichtung 78 elektrisch mit einer externen Leitung durch abwärtsgerichtetes Bonden verbunden werden. Der Benutzer kann gemäß seinen Wünschen das Elektroden-Pad 72 oder den Elektroden-Bump 78 wählen.
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Bei dem ersten Ausführungsbeispiel kann die Festkörper-Bilderfassungseinrichtung unter Verwendung des Elektroden-Pads 72 bezüglich des Halbleiter-Wafers geprüft werden. Zusätzlich weist die Überprüfung zwei Überprüfungsschritte auf, einem in dem Zustand des Wafers und den anderen in dem finalen Bauteilzustand nach Schneiden in Chips.
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Gemäß der Festkörper-Bilderfassungseinrichtung 79 und ihren Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung, werden sowohl der Pixel-Bereich 23 als auch die Steuerschaltung 24 auf dem Mikrochip-Teil des ersten Halbleiter-Substrats 31 gebildet. Zusätzlich wird die Logik-Schaltung 25 zur Signalverarbeitung auf dem Mikrochip-Teil des zweiten Halbleiter-Substrats 45 gebildet.
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Auf diese Art und Weise werden die Funktionen der Pixel-Anordnung und die Funktionen der Logik-Schaltung unterschiedlichen Mikrochip-Teilen zugeordnet, sodass geeignete Verarbeitungstechnologien individuell auf die Pixel-Anordnung und die Logik-Schaltung angewendet werden können. Daher können die Leistungen der Pixel-Anordnung und der Logik-Schaltung effizient ausgeübt werden. Somit kann eine Festkörper-Bilderfassungseinrichtung mit hoher Leistung bereitgestellt werden.
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Im Falle der Konfiguration der Einrichtung, wie sie in 2 gezeigt ist, kann nur der Pixel-Bereich 23 zum Empfangen einfallenden Lichts auf der Seite des Halbleiterchip-Abschnitts 22 gebildet werden. Somit können die Steuer-Schaltung 24 und die Logik-Schaltung 25 getrennt auf dem Halbleiterchip-Abschnitt 26 gebildet werden. Daher können Verarbeitungstechnologien, die für die entsprechenden funktionalen Mikrochips geeignet sind, unabhängig gewählt werden, während das Flächenareal der Produkt-Bauteile auch reduziert werden kann.
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Da die Pixel-Anordnung und die Logik-Schaltung in Kombination unter Verwendung der typischen Wafer-Verarbeitungstechnologie aufgebracht werden können, kann auch die Produktion der Einrichtung erleichtert werden.
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Das erste Halbleiter-Substrat 31, das den Pixel-Bereich 23 und die Steuerschaltung 24 in einem halbfertigen Zustand hat, und das zweite Halbleiter-Substrat 45, das die Logik-Schaltung 25 in einem halbfertigen Zustand hat, werden aneinander angebracht, gefolgt von Umwandeln des ersten Halbleiter-Substrats 31 in einen Dünnfilm. Mit anderen Worten kann das zweite Halbleiter-Substrat 45 als ein Trägersubstrat verwendet werden, um das erste Halbleiter-Substrat 31 in einen Dünnfilm umzuwandeln. Daher wird es möglich, die Anzahl struktureller Elemente zu verringern und die Anzahl von Herstellungsschritten zu verringern. Darüber hinaus, da das Verbindungsdurchgangsloch während der Dünnfilm-Bildung gebildet wird, kann das Aspektverhältnis des Loches verringert werden und die Bildung von Verbindungslöchern kann mit hoher Genauigkeit durchgeführt werden. Darüber hinaus werden der Durchgangsverbindungsleiter 61 und der Verbindungsleiter 62 in das Verbindungsdurchgangsloch und das Verbindungsloch mit kleinen Aspektverhältnissen eingebettet. Daher kann das Metallmaterial, das verwendetet werden kann, diejenigen mit niedriger Beschichtbarkeit aufweisen, wie bspw. Kupfer (Cu), sowie solche mit hoher Beschichtbarkeit, wie bspw. Wolfram (W). Mit anderen Worten werden die Verbindungsleitermaterialien der Einrichtung kaum Beschränkungen auferlegen. Somit können der Pixel-Bereich und die Steuer-Schaltung elektrisch mit der Logik-Schaltung mit hoher Präzision verbunden werden. Daher wird es möglich, eine Festkörper-Bilderfassungseinrichtung mit hoher Leistung und mit hoher Massenproduktivität herzustellen, während die Produktionskosten unten gehalten werden.
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<3. Zweites Ausführungsbeispiel>
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[Beispiel einer Konfiguration einer Festkörper-Bilderfassungseinrichtung]
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Nun wird unter Bezugnahme auf 14 eine Festkörper-Bilderfassungseinrichtung (d.h. eine MOS Festkörper-Bilderfassungseinrichtung) nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Die Festkörper-Bilderfassungseinrichtung 81 nach dem zweiten Ausführungsbeispiel der vorliegenden Erfindung ist in einer Weise ähnlich zu der des ersten Ausführungsbeispiels konstruiert, außer: In diesem Ausführungsbeispiel wird nur das Elektroden-Pad 72 auf der Seite des ersten Halbleiter-Substrats 31 gebildet, während der Verbindungsleiter 51, die isolierende Schicht 52 und der Elektroden-Bump 78 auf der Seite des zweiten Halbleiter-Substrats 45 weggelassen sind. Zusätzlich wird eine Passivierungs-Schicht 76 auf der Rückseite des zweiten Halbleiter-Substrats 45 gebildet. Andere strukturelle Komponenten sind dieselben wie diejenigen, die in dem ersten Ausführungsbeispiel beschrieben wurden. Damit sind die entsprechenden strukturellen Komponenten durch dieselben Bezugszeichen wie diejenigen der 3 bezeichnet, um duplizierte Erläuterungen von ihnen wegzulassen. Zusätzlich wird das Herstellen der Festkörper-Bilderfassungseinrichtung 81 mit demselben Verfahren durchgeführt, wie das des ersten Ausführungsbeispiels, das in 4 bis 13 gezeigt ist, außer: Das Verfahren des vorliegenden Ausführungsbeispiels weist nicht die Schritte zur Bildung des Verbindungsleiters 51, der isolierenden Schicht 52 und des Elektroden-Bumps 78 auf sowie die Bildung des Verbindungslochs, das zur Bildung des Verbindungsleiters 51 gewünscht ist.
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Die Festkörper-Bilderfassungseinrichtung des zweiten Ausführungsbeispiels übt dieselben vorteilhaften Effekte aus, wie diejenigen des ersten Ausführungsbeispiels, weil sie dieselbe Konfiguration wie die des ersten Ausführungsbeispiels hat, außer den Elektroden-Bump 78. In dem zweiten Ausführungsbeispiel werden das Verbindungsloch, die isolierende Schicht 62 und der Verbindungsleiter 61 nicht im Voraus auf der Seite der Logik-Schaltung gebildet. Somit können niedrigere Kosten erwartet werden.
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<4. Drittes Ausführungsbeispiel>
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[Beispiel einer Konfiguration einer Festkörper-Bilderfassungseinrichtung]
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Nun wird unter Bezugnahme auf 15 eine Halbleiter-Einrichtung (d.h. eine MOS Festkörper-Bilderfassungseinrichtung) nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
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Bei der Festkörper-Bilderfassungseinrichtung 83 des dritten Ausführungsbeispiel sind der Pixel-Bereich 23 und die Steuerschaltung 24, die auf der Seite des ersten Halbleiter-Substrats 31 gebildet sind, elektrisch mit der Logik-Schaltung 25 auf der Seite des zweiten Halbleiter-Substrats 45 durch einen Durchgangsverbindungsleiter 84, der in dem ersten Halbleiter-Substrat 31 gebildet ist, verbunden.
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Mit anderen Worten wird ein Verbindungsdurchgangsloch 85 gebildet, sodass es sich von der Rückseite 31b des ersten Halbleiter-Substrats zu der obersten Schicht der Leitung 53 des zweiten Halbleiter-Substrats 45 durch das erste Halbleiter-Substrat 31 erstreckt. Zusätzlich reicht ein Teil des Verbindungsdurchgangsloches 85 zu der obersten Schicht der Leitung 40 des ersten Halbleiter-Substrats 31. Nach der Bildung der isolierenden Schicht 63 auf der inneren Wandfläche des Verbindungsdurchganglochs 85 wird der Durchgangsverbindungsleiter 84 in das Verbindungsdurchgangsloch 85 eingebettet, um die Leitung 40 auf der Seite des Pixel-Bereichs 23 und die Steuerschaltung 24 mit der Leitung 53 auf der Seite der Logik-Schaltung 25 zu verbinden. In dem obigen ersten Ausführungsbeispiel wird der Verbindungsleiter 65 mit der ersten Schicht der Leitung 40 verbunden, während der Verbindungsleiter 65 als ein Verbindungsende dient. Jedoch wird bei dem zweiten Ausführungsbeispiel der Durchgangsverbindungsleiter 84 mit der obersten Schicht der Leitung 40 verbunden. Die entsprechenden Schichten der Leitung 40 werden aneinander verbunden, sodass ihre oberste Schicht mit dem Durchgangsverbindungsleiter 84 verbunden als Verbindungsende dienen wird.
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Bei dem vorliegenden Ausführungsbeispiel sind der Pixel-Bereich 23 und die Steuerschaltung 24 mit der Logik-Schaltung 25 durch einen Verbindungsleiter 84 verbunden. Somit ist ein Elektroden-Pad 72, das als die oberste Schicht der elektrischen Verbindungsleitung dient, wie in dem ersten Ausführungsbeispiel beschrieben, nicht gebildet.
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Andere strukturelle Komponenten sind dieselben wie diejenigen, die in dem ersten Ausführungsbeispiel beschrieben sind.
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Daher sind die entsprechenden strukturellen Komponenten mit denselben Bezugszeichen wie diejenigen der 3 bezeichnet, um duplizierte Erläuterungen von ihnen wegzulassen. Zusätzlich ist das Herstellen der Festkörper-Bilderfassungseinheit 83 mit demselben Verfahren durchgeführt, wie das des ersten Ausführungsbeispiels, das in 4 bis 13 gezeigt ist, mit Ausnahme der Schritte zur Bildung des Verbindungsleiters 65 und des elektrischen Pads 72 und der Schritte des selektiven Ätzens der Linsen-Materialschicht 75a und der planarisierenden Schicht 73.
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Bei dem dritten Ausführungsbeispiel kann die Festkörper-Bilderfassungseinrichtung unter Verwendung des Elektroden-Bumps von dem Verbindungsleiter 51 überprüft werden.
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Nach der Festkörper-Bilderfassungseinrichtung 83 des dritten Ausführungsbeispiels sind der Pixel-Bereich 23 und die Logik-Schaltung 24 elektrisch mit der Logik-Schaltung 25 durch einen Durchgangverbindungsleiter 84 verbunden. Zusätzlich ist das Elektroden-Pad 72 weggelassen. Somit ist die Konfiguration der Einrichtung verglichen mit der des ersten Ausführungsbeispiels vereinfacht. Darüber hinaus kann die Anzahl der Herstellungsschritte verringert werden. Daher kann eine weitere Verringerung der Herstellungskosten erreicht werden. Zusätzlich können dieselben Effekte wie diejenigen ausgeführt werden, die für das erste Ausführungsbeispiel beschrieben wurden.
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<5. Viertes Ausführungsbeispiel>
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[Beispiel einer Konfiguration einer Festkörper-Bilderfassungseinrichtung und Beispiel eines Herstellungsverfahrens von ihr]
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Nun wird unter Bezugnahme auf 16 und 17 bis 21 eine Halbleiter-Einrichtung (d.h. eine MOS Festkörper-Bilderfassungseinrichtung) nach einem vierten Ausführungsbeispiel der vorliegenden Erfindung und ein Herstellungsverfahren von ihr beschrieben.
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Bei dem vierten Ausführungsbeispiel wird zuerst, wie in 17 gezeigt, ein halbfertiger Bildsensor oder ein Pixel-Bereich 23 und eine Steuer-Schaltung 24 auf einem Bereich gebildet, der als jeweiliger Mikrochip-Teil eines ersten Halbleiter-Substrats 31 bereitgestellt werden soll. Die Herstellungsschritte in dem vorliegenden Ausführungsbeispiel sind dieselben wie diejenigen, die in 4 des vorgenannten ersten Ausführungsbeispiels veranschaulicht sind. Es werden dieselben Bezugszeichen wie in 4 verwendet, um die entsprechenden oder dieselben Bereiche zu bezeichnen. Somit werden redundante Beschreibungen weggelassen. In dem vorliegenden Ausführungsbeispiel wird aber die Multi-Leitungsschicht 41 auf dem ersten Halbleiter-Substrat 31 gebildet. Allerdings ist der Vorgang zum Zeitpunkt des Bildens der obersten Schicht der Leitung 40 abgeschlossen. Mit anderen Worten ist der Vorgang abgeschlossen, wenn die oberste Schicht der Leitung 40 freigelegt ist. Die Schutz-Schicht 42, in 4 gezeigt, wird nicht auf der freigelegten Schicht gebildet.
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Andererseits, wie in 18 gezeigt, wird eine halbfertige Logik-Schaltung 25 für eine Signalverarbeitungs-Schaltung auf einem Bereich gebildet, der als jeweiliger Mikrochip-Teil auf einem zweiten Halbleiter-Substrat 45 bereitgestellt werden soll.
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Die Herstellungsschritte in dem vorliegenden Ausführungsbeispiel sind dieselben wie diejenigen, die in 5 des vorgenannten ersten Ausführungsbeispiels veranschaulicht sind. Es werden dieselben Bezugszeichen wie in 5 verwendet, um die entsprechenden strukturellen Komponenten zu bezeichnen. Somit werden redundante Beschreibungen weggelassen. Allerdings wird in dem vorliegenden Ausführungsbeispiel die Multi-Leitungsschicht 55 auf dem zweiten Halbleiter-Substrat 45 gebildet und der Vorgang wird zu dem Zeitpunkt abgeschlossen, an dem die oberste Schicht der elektrischen Leitung 53 gebildet wird. Mit anderen Worten ist der Vorgang abgeschlossen, wenn die oberste Schicht der Leitung 53 freigelegt ist. Die Schutz-Schicht 56, in 5 gezeigt, wird nicht auf der freigelegten Schicht gebildet.
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Als Nächstes, wie in 19 gezeigt, werden das erste Halbleiter-Substrat 31 und das zweite Halbleiter-Substrat 45 zusammengebondet, sodass ihre entsprechenden Multi-Leitungsschichten 41 und 55 einander gegenüberstehen können, während ihre Leitungen 40 und 53 miteinander verbunden sind und ihre isolierenden Zwischenschichten 39 und 49 miteinander verbunden sind.
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Bei diesem Bonding-Vorgang sind die Leitungen 40 und 53 Kupfer(Cu)-Leitungen und die isolierenden Zwischenschichten 39 und 40 sind Silizium-Dioxid-Filme. Darüber hinaus werden die beiden Halbleiter-Substrate 31 und 45 übereinander gesetzt und erhitzt, während diese eine vorbestimmte Last erhalten, und ihre entsprechenden elektrischen Cu-Leitungen 40 und 50 sich direkt aneinander berühren.
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Gleichzeitig können die isolierenden Zwischenschichten 39 und 49 miteinander verbunden werden. Die Heiz-Temperatur zu dieser Zeit beträgt zum Beispiel ungefähr 300°C, was verhindert, dass sich die elektrischen Cu-Leitungen verschlechtern.
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Als Nächstes, wie in 20 gezeigt, werden Schleifen und Polieren von der Rückseite 31b des ersten Halbleiter-Substrats 31 durchgeführt, um das erste Halbleiter-Substrat 31 auszudünnen. Der Dünnfilm-Vorgang wird nahe der Photodiode (PD) durchgeführt. Nach der Dünnfilm-Bildung wird eine isolierende Zwischenschicht 59, wie bspw. ein Silizium-Dioxid-Film, auf der Rückseite des Substrats 31 gebildet. Darauffolgend wird ein Verbindungsloch 88 in dem ersten Dünnfilm-Halbleiter-Substrat 31 gebildet. Das Verbindungsloch 88 liegt an einer gewünschten Position in einem Bereich, der als jeweiliger Mikrochip-Teil bereitgestellt werden soll und es erstreckt sich von der Rückseite 31b des Substrats 31 zu der ersten Schicht der Leitung 40. Eine isolierende Schicht 63 wird auf der inneren Wand-Fläche des Verbindungslochs 88 gebildet. Dann werden das Verbindungsloch 62 und das Verbindungsdurchgangsloch 61 gebildet. Das Verbindungsdurchgangsloch 61 reicht zu der obersten Schicht der Leitung 53 auf der Seite des zweiten Halbleiter-Substrats 45. Als Nächstes werden ein Durchgangsverbindungsleiter 64 und ein Verbindungsleiter 65 in das Verbindungsdurchgangsloch 61 bzw. das Verbindungsloch 62 eingebettet. Danach wird eine isolierende Schutzschicht 66 auf der gesamten Fläche der Rückseite 31b des ersten Halbleiter-Substrats 31 gebildet. Die Herstellungsschritte, wie in 20 veranschaulicht, sind dieselben wie diejenigen, die in 9 bis 11 veranschaulicht sind. Es werden dieselben Bezugszeichen wie in 9 bis 11 verwendet, um die entsprechenden strukturellen Komponenten zu bezeichnen. Somit werden redundante Beschreibungen weggelassen.
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Als Nächstes, wie in 21 gezeigt, wird ein elektronisches Pad 72 und eine Licht-abschirmende Schicht 67 auf der Seite des ersten Halbleiter-Substrats 31 gebildet. Hier wird das elektrische Pad 72 mit dem Verbindungsleiter 62 und dem Durchgangsverbindungsleiter 61 verbunden. Darüber hinaus werden eine planarisierende Schicht 73, ein auf-dem-Chip Farbfilter 74 und eine auf-dem-Chip Mikro-Linse 74 auf derselben Seite gebildet. Andererseits, auf der Seite des zweiten Halbleiter-Substrats 45, wird die Rückseite des Substrats geschliffen und poliert, um den Verbindungsleiter 51 freizulegen. Eine Passivierungs-Schicht 76 wird gebildet und dann wird ein Elektroden-Bump 78 auf dem Verbindungsleiter 51 gebildet (siehe 16). Die Herstellungsschritte, wie in 21 veranschaulicht, sind dieselben wie diejenigen, die in 13, wie oben beschrieben veranschaulicht sind. Es werden dieselben Bezugszeichen wie in 13 verwendet, um die entsprechenden strukturellen Komponenten zu bezeichnen. Somit werden redundante Beschreibungen weggelassen.
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Darauffolgend wird das resultierende Produkt in die entsprechenden Mikrochips aufgeteilt, wodurch eine gewünschte rückseitig belichtete Festkörper-Bilderfassungseinrichtung 91, wie in 16 gezeigt, erhalten wird. Bei diesem Ausführungsbeispiel wird die Konfiguration der Einrichtung, wie in 2B veranschaulicht, verwendet. Alternativ kann die Konfiguration der Einrichtung, wie in 2C veranschaulicht, verwendet werden.
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Gemäß der Festkörper-Bilderfassungseinrichtung 91 und ihrem Herstellungsverfahren gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung, werden in den Schritten des Kombinierens des ersten Halbleiter-Substrats 31 und des zweiten Halbleiter-Substrats 45 gleichzeitig die Leitung 40 und die Leitung 53 direkt miteinander verbunden. Somit werden der Pixel-Bereich 23 und die Steuerschaltung 24 mit der Logik-Schaltung 25 elektrisch verbunden, wobei ihre elektrische Verbindung vervollständigt wird. Daher kann die Anzahl der Herstellungsschritte weiter verringert werden und eine weitere Verringerung der Herstellungskosten kann ebenfalls erreicht werden. Zusätzlich übt die Einrichtung des vorliegenden Ausführungsbeispiels dieselben vorteilhaften Effekte aus, wie diejenigen, die in dem ersten Ausführungsbeispiel beschrieben werden.
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<6. Fünftes Ausführungsbeispiel>
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[Beispiel einer Konfiguration einer Halbleiter-Einrichtung und ein Beispiel ihres Herstellungsverfahrens]
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Nun wird unter Bezugnahme auf 22 und 23 bis 28, eine Halbleiter-Einrichtung und ihr Herstellungsverfahren gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Die Halbleiter-Einrichtung des vorliegenden Ausführungsbeispiels ist eine Halbleiter-Einrichtung, auf der eine erste integrierte Halbleiter-Schaltung und eine zweite integrierte Halbleiter-Schaltung in Kombination aufgebracht sind.
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Bei dem fünften Ausführungsbeispiel wird zuerst, wie in 23 gezeigt, eine erste integrierte halbfertige Halbleiter-Schaltung (eine Logik-Schaltung 102 in diesem Beispiel) auf einem Bereich gebildet, der als jeweilige Mikrochip-Teile auf einem ersten Halbleiter-Substrat (Halbleiter-Wafer) 101 bereitgestellt werden soll. Mit anderen Worten wird auf dem Bereich, der als jeweilige Mikrochip-Teile auf dem Halbleiter-Wellbereich 104 bereitgestellt werden soll, der in dem Halbleiter-Substrat (bspw. Silizium-Substrat) 103 gebildet ist, eine Vielzahl von MOS Transistoren Tr11, Tr12 und Tr13 gebildet. Jeder der MOS Transistoren Tr11 bis Tr13 weist ein Paar Quell-/Senk-Bereiche 105 und eine Gate-Elektrode 106 mit einer isolierenden Gateschicht dazwischen gesetzt auf. Die MOS Transistoren Tr11 bis Tr13 sind voneinander durch die Gegenwart entsprechender Isolationsbereiche 107 getrennt. Hier, ohne einschränkend zu sein, sind die MOS Transistoren durch die MOS Transistoren Tr11 bis Tr13 repräsentiert. Die Logik-Schaltung 102 weist CMOS Transistoren auf.
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Daher können diese MOS Transistoren n-Kanal MOS Transistoren oder p-Kanal MOS Transistoren sein.
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Somit, wenn der n-Kanal MOS Transistor gebildet wird, wird ein n-Typ Quell-/Senk-Bereich auf einem p-Typ Halbleiter-Wellbereich gebildet. Wenn ein p-Kanal MOS Transistor gebildet wird, wird ein p-Typ Quell-/Senk-Bereich in einem n-Typ Halbleiter-Wellbereich gebildet.
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Darüber hinaus kann zum Beispiel die erste integrierte Halbleiter-Schaltung eine Halbleiter-Speicher-Schaltung anstatt der Logik-Schaltung 102 sein. In diesem Fall wird die Logik-Schaltung, die als zweite integrierte Halbleiter-Schaltung verwendet werden soll, Gegenstand der Signalverarbeitung der Halbleiter-Speicher-Schaltung.
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Als Nächstes wird eine Vielzahl von Schichten auf dem leitenden Substrat 103 durch eine isolierende Zwischenschicht 108 gebildet. Bei diesem Beispiel wird eine Multi-Leitungsschicht 111 durch drei laminierte Metallleitungsschichten 109 gebildet. Zum Beispiel kann die Metallleitung 109 aus Kupfer hergestellt sein oder eine Cu-Leitung sein. Zusätzlich werden die entsprechenden MOS Transistoren Tr11 bis Tr13 durch die gewünschte erste Schicht der Leitung 109 und einen Verbindungsleiter 112 miteinander verbunden. Darüber hinaus werden drei Schichten der Leitung 109 durch den Verbindungs-Leiter miteinander verbunden. Eine Abdeck-Schicht, eine sogenannte Schutz-Schicht 114, die das Dispergieren der Cu-Leitung 109 verhindert, wird auf der Multi-Leitungsschicht 113 gebildet.
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Andererseits, wie in 24 gezeigt, eine zweite integrierte halbfertige Halbleiter-Schaltung, eine Logik-Schaltung 117 wird in einem Bereich gebildet, der als jeweiliger Mikrochip-Teil des zweiten Halbleiter-Substrats (Halbleiter-Wafer) 116 bereitgestellt werden soll. Mit anderen Worten, wie in 20 gezeigt, wird auf dem Bereich, der als jeweilige Mikrochip-Teile auf dem Halbleiter-Wellbereich 119 bereitgestellt werden soll, der in dem Halbleiter-Substrat (bspw. Silizium-Substrat) 118 gebildet ist, eine Vielzahl von n-Kanal MOS Transistoren Tr21, Tr22 und Tr23 gebildet. Jeder der MOS Transistoren Tr21 bis Tr23 weist ein Paar Quell-/Senk-Bereiche 121 und eine Gate-Elektrode 122 mit einer isolierenden Gateschicht dazwischen gesetzt auf. Die MOS Transistoren Tr21 bis Tr23 werden durch die Gegenwart von entsprechenden Isolations-Bereichen 123 voneinander getrennt. Hier, ohne darauf begrenzt zu sein, werden die MOS Transistoren durch MOS Transistoren Tr21 bis Tr23 repräsentiert. Die Logik-Schaltung 117 weist CMOS Transistoren auf. Daher können diese MOS Transistoren n-Kanal MOS Transistoren oder p-Kanal MOS Transistoren sein. Somit wird, wenn der n-Kanal MOS Transistor gebildet wird, ein n-Typ Quell-/Senk-Bereich auf einem p-Typ Halbleiter-Wellbereich gebildet. Wenn ein p-Kanal MOS Transistor gebildet wird, wird ein p-Typ Quell-/Senk-Bereich in einem n-Typ Halbleiter-Wellbereich gebildet.
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Als Nächstes wird eine Vielzahl von Schichten auf dem leitenden Substrat 118 durch eine isolierende Zwischenschicht 124 gebildet. In diesem Beispiel wird eine Multi-Leitungsschicht 126 mit drei laminierten Metall-Leitungsschichten 125 gebildet. Zum Beispiel kann die Metallleitung 125 aus Kupfer hergestellt sein oder eine Cu-Leitung sein. Zusätzlich werden die entsprechenden MOS Transistoren Tr21 bis Tr23 miteinander durch die gewünschte erste Schicht der elektrischen Leitung 125 und einen Verbindungsleiter 112 verbunden. Darüber hinaus werden drei Schichten der elektrischen Leitung 125 durch den Verbindungsleiter miteinander verbunden.
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Auf dem Halbleiter-Substrat 118 wird darüber hinaus an einer gewünschten Position auf dem Areal, das als jeweilige Mikrochip-Teile bereitgestellt werden soll, ein Verbindungsloch von der Fläche der ersten isolierenden Zwischenschicht 124 zu einer vorgegebenen Tiefenposition in dem Halbleiter-Substrat 118 gebildet. Dann wird ein Verbindungsleiter 128 für eine Extraktions-Elektrode in das resultierende Verbindungsloch eingebettet. Der Verbindungsleiter 128 kann aus Kupfer (Cu), Wolfram (W), Polysilizium oder dergleichen hergestellt werden. Vor dem Einbetten des Verbindungsleiters 128 wird eine Isolationsschicht 129 auf der inneren Wandfläche des Verbindungslochs gebildet, um den Verbindungsleiter 128 von dem Halbleiter-Substrat 118 zu isolieren. Dann wird eine Abdeck-Schicht, eine sogenannte Schutz-Schicht 127, die das Dispergieren der Kupfer-Leitung 125 verhindert, auf der Multi-Leitungsschicht 126 gebildet.
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Als Nächstes, wie in 25 gezeigt, werden das erste Halbleiter-Substrat 101 und das zweite Halbleiter-Substrat 116 zusammengebondet, sodass ihre entsprechenden Multi-Leitungsschichten 111 und 126 einander gegenüberstehen können. Genauso wie im Fall des vorgenannten Ausführungsbeispiels kann das Bonden unter Verwendung von Plasma-Bonding, eines Haftmittels oder dergleichen durchgeführt werden. Bei diesem Beispiel wird auf der Bonding-Fläche sowohl des ersten als auch des zweiten Halbleiter-Wafers 101 und 116 eine Schicht 129, wie bspw. ein Plasma-TEOS-Film, ein Plasma-SiN-Film, ein SiON-Film (Blockfilm) oder ein SiC-Film gebildet und durch Plasma-Bonding zusammengebondet.
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Als Nächstes, wie in 26 gezeigt, werden Schleifen und Polieren von der Rückseite des ersten Halbleiter-Substrats 101 durchgeführt, um das erste Halbleiter-Substrat 101 auszudünnen. Zum Beispiel kann das Halbleiter-Substrat 101 mit einer Dicke von 600 µm auf ungefähr 5 bis 10 µm ausgedünnt werden.
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Als Nächstes, wie in 27 gezeigt, wird ein Verbindungsdurchgangsloch 131 in das erste Dünnfilm-Halbleiter-Substrat 101 an einer gewünschten Position eines Bereichs gebildet, der als jeweiliger Mikrochip-Teil bereitgestellt werden soll. Das Verbindungsdurchgangsloch 131 erstreckt sich von der Rückseite 101b zu der obersten Schicht der elektrischen Leitung 125 des zweiten Halbleiter-Substrats 116 durch das erste Halbleiter-Substrat 101. Gleichzeitig wird ein Verbindungsloch 132 nahe des Verbindungsdurchgangsloches 131 in dem ersten Halbleiter-Substrat 101 gebildet, das sich von der Rückseite 101b zu einem ersten Schichtbereich der Leitung 109 auf dem ersten Halbleiter-Substrat 101 erstreckt. Da das Verbindungsdurchgangsloch 131 und das Verbindungsloch 132 nach Umwandeln des ersten Halbleiter-Substrats 101 in einen Dünnfilm gebildet werden, können diese Löcher 131 und 132 als Mikroporen mit einem kleineren Aspektverhältnis gebildet werden. Darauffolgend wird eine isolierende Schicht 133 zur elektrischen Isolierung mit dem Halbleiter-Substrat 101 auf der inneren Wandfläche sowohl des Verbindungsdurchgangsloches 131 als auch des Verbindungsloches 132 gebildet.
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Als Nächstes werden ein Durchgangsverbindungsleiter 134 und ein Verbindungsleiter 135 in das Verbindungsdurchgangsloch 131 bzw. in das Verbindungsloch 132 eingebettet. Sowohl der Durchgangsverbindungsleiter 134 als auch der Verbindungsleiter 135 können aus Metall, bspw. Kupfer (Cu) oder Wolfram (W), hergestellt werden.
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Als Nächstes, wie in 28 gezeigt, wird eine Verbindungsleitung 136 auf der Rückseite des ersten Halbleiter-Substrats 101 gebildet, um eine Verbindung zwischen dem Durchgangsverbindungsleiter 134 und dem Verbindungsleiter 135 herzustellen. Die erste integrierte Halbleiter-Schaltung 102 wird elektrisch mit der zweiten integrierten Halbleiter-Schaltung 117 durch den Verbindungsleiter 135, dem Durchgangsverbindungsleiter 134 und der elektrischen Verbindungsleitung 136 verbunden. Die Verbindungsleitung 136 dient als ein Elektroden-Pad, das als eine Extraktions-Elektrode verwendet wird. Eine isolierende Schicht wird an der Fläche appliziert mit Ausnahme der Verbindungsleitung 136, um eine Mantel-Schicht 139 zu bilden. Die Mantel-Schicht 139 kann zum Beispiel ein Plasma-Silizium-Nitrid-Film sein. Andererseits wird auf der Seite des zweiten Halbleiter-Substrats 116 die Fläche des Substrats 116 geschliffen, um die Fläche des Verbindungsleiters 128, die als eine Extraktions-Elektrode dient, freizulegen. Nach Bildung einer Passivierungs-Schicht 137 auf der freigelegten Fläche des Verbindungsleiters 128 des zweiten Halbleiter-Substrats 116, wird ein kugelförmiger Elektroden-Bump 138 gebildet, sodass er elektrisch mit dem Verbindungsleiter 128 (siehe 22) verbunden werden kann.
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Darauffolgend wird das Resultat in den jeweiligen Chip aufgeteilt und die Halbleiter-Einrichtung 140, die in 22 gezeigt werden soll, wird erhalten.
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Gemäß der Halbleiter-Einrichtung 140 und ihrem Herstellungsverfahren gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung, genauso wie im Fall der vorgenannten Ausführungsbeispiele, können die erste integrierte Halbleiter-Schaltung und die zweite integrierte Halbleiter-Schaltung unabhängig voneinander auf unterschiedlichen Mikrochip-Teilen, durch ihre entsprechenden optimalen Verarbeitungstechnologien gebildet werden. Daher kann eine integrierte Halbleiter-Schaltung mit hoher Leistung bereitgestellt werden. Zusätzlich kann eine Verringerung der Herstellungskosten durch Zusammenbonden und Ausdünnen des ersten und zweiten Halbleiter-Wafers in einem halbfertigen Produktzustand, elektrisches Verbinden der ersten und zweiten integrierten Schaltung miteinander und Aufteilen der resultierenden Kombination in einen abgeschlossenen Produktzustand in Mikrochips erreicht werden.
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Bei dem fünften Ausführungsbeispiel können, genauso wie im Fall des vierten Ausführungsbeispiels, das erste und zweite Halbleiter-Substrat zusammengebondet werden, um die Leitungsschichten der multischichtigen Leitungen direkt miteinander zu verbinden. Eine derartige Konfiguration der Einrichtung kann zu einer Abnahme der Anzahl von Herstellungsschritten und einer weiteren Verringerung der Herstellungskosten führen.
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Obwohl die Festkörper-Bilderfassungseinrichtung nach irgendeinem der obigen Ausführungsbeispiele Elektronen als elektrische Signalladungen verwendet, einen p-Typ als einen ersten Leitungs-Typ und einen n-Typ als einen zweiten Leitungs-Typ, kann sie auch auf solche angewendet werden, die Elektronen-Löchern als Signal-Elektronen-Ladungen verwenden. In diesem Fall sind die Leitungs-Typen des Halbleiter-Substrats, der Halbleiter-Wellbereiche oder der Halbleiter-Bereiche umgekehrt. Somit ist der n-Typ als der erste Leitungs-Typ bereitgestellt und der p-Typ ist als der zweite Leitungs-Typ bereitgestellt.
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Bei der Festkörper-Halbleitereinrichtung nach irgendeinem der obigen Ausführungsbeispiele kann der erste Halbleiterchip-Abschnitt 22 eine Dicke haben, die kleiner als die Dicke des zweiten Halbleiterchip-Abschnitts ist.
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<7. Sechstes Ausführungsbeispiel>
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[Beispiel einer Konfiguration einer elektronischen Vorrichtung]
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Die Festkörper-Bilderfassungseinrichtung nach den Ausführungsbeispielen der vorliegenden Erfindung kann auf elektronische Vorrichtungen einschließlich Kamera-Systeme angewendet werden, wie bspw. Digital-Kameras und Video-Kameras, zelluläre Telefone mit Bilderfassungs-Funktionen, andere Vorrichtungen mit Bilderfassungs-Funktionen und so weiter.
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29 veranschaulicht die Konfiguration einer Kamera als eine beispielhafte elektronische Vorrichtung nach dem sechsten Ausführungsbeispiel der vorliegenden Erfindung. Ein Beispiel der Kamera nach dem vorliegenden Ausführungsbeispiel ist eine Video-Kamera, die ein Bild oder Video aufnehmen kann. Die Kamera 141 des vorliegenden Ausführungsbeispiels weist eine Festkörper-Bilderfassungseinrichtung 142, ein optisches System 143, das einfallendes Licht in einen Photorezeptor der Festkörper-Bilderfassungseinrichtung 142 führt, und eine Kameraverschlusseinrichtung 144 (engl.: shutter device) auf. Darüber hinaus weist die Kamera 141 eine Treiber-Schaltung 145 zum Treiben der Festkörper-Bilderfassungseinrichtung 142 und eine Signalverarbeitungs-Schaltung 146 zum Verarbeiten eines Ausgabesignals von der Festkörper-Bilderfassungseinrichtung 142 auf.
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Die Festkörper-Bilderfassungseinrichtung 142 ist irgendeine der Festkörper-Bilderfassungseinrichtungen der vorgenannten Ausführungsbeispiele. Das optische System (optische Linse) 143 führt Bildbildung von Bildlicht (einfallendes Licht) eines photographischen Subjektes auf einer Bilderfassungs-Fläche der Festkörper-Bilderfassungseinrichtung 142 aus. Daher werden elektrische Signalladungen in der Festkörper-Bilderfassungseinrichtung 142 für eine gegebene Zeitdauer gesammelt. Das optische System 143 kann ein optisches Linsensystem sein, das aus einer Vielzahl optischer Linsen konstruiert ist. Die Kameraverschlusseinrichtung 144 steuert eine Lichtbestrahlungsdauer auf der Festkörper-Bilderfassungseinrichtung 142 und eine Lichtabschirmungsdauer.
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Die Treiber-Schaltung 145 liefert Treiber-Signale zum Steuern der Übertragungsoperation der Festkörper-Bilderfassungseinrichtung 142 und der Verschlussoperation der Kameraverschlusseinrichtung 144. Die Treiber-Signale (Timing-Signale), geliefert von der Treiber-Schaltung 145, erlauben der Festkörper-Bilderfassungseinrichtung 142, Signale zu übertragen. Die Signalverarbeitungs-Schaltung 146 führt verschiedene Arten von Signalverarbeitung aus. Video-Signale, die Gegenstand der Signalverarbeitung sind, werden in einem Speichermedium gespeichert, wie bspw. einem Speicher, oder an einen Monitor ausgegeben.
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Die elektronische Vorrichtung, wie bspw. eine Kamera, nach dem sechsten Ausführungsbeispiel der vorliegenden Erfindung, weist eine Festkörper-Bilderfassungseinrichtung mit hoher Leistung 142 mit niedrigeren Produktionskosten auf. Daher kann eine kostengünstige und verlässliche elektronische Vorrichtung bereitgestellt werden.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- JP 2006-49361 [0004, 0006]
- JP 2007-13089 [0004, 0006]
- JP 2008-130603 [0004, 0006]
- JP 4000507 [0005]
- JP 2003-31785 [0005]