DE112021004182T5 - Halbleitervorrichtung und elektronische einrichtung - Google Patents

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Abstract

In der vorliegenden Erfindung wird die effektive Kanalbreite erweitert. Die Halbleitervorrichtung umfasst Folgendes: eine Halbleiterschicht mit einem aktiven Gebiet, das durch ein Isolationsgebiet abgegrenzt ist; und einen Feldeffekttransistor, bei dem ein Paar von Hauptelektrodengebieten, die ein Kanalgebiet einschließen, in dem aktiven Gebiet bereitgestellt ist und in dem eine Gate-Elektrode in dem Kanalgebiet bereitgestellt ist. Das aktive Gebiet weist einen ersten Abschnitt, der sich in Draufsicht in einer Richtung erstreckt, und einen zweiten Abschnitt, der sich von dem ersten Abschnitt in einer Richtung erstreckt, die zu der einen Richtung orthogonal ist, auf. Das Kanalgebiet ist über den ersten Abschnitt und den zweiten Abschnitt hinweg bereitgestellt. Eines des Paars von Hauptelektrodengebieten ist in dem ersten Abschnitt in Kontakt mit dem Kanalgebiet bereitgestellt, und das andere ist in dem zweiten Abschnitt in Kontakt mit dem Kanalgebiet bereitgestellt, wobei das Paar von Hauptelektrodengebieten auf einander gegenüberliegenden Seiten positioniert ist und das Kanalgebiet einschließt.

Description

  • Technisches Gebiet
  • Die vorliegende Technologie (Technologie gemäß der vorliegenden Offenbarung) betrifft eine Halbleitervorrichtung und eine elektronische Einrichtung und insbesondere eine Technologie, die effektiv auf eine Halbleitervorrichtung angewendet wird, die einen Feldeffekttransistor umfasst, und eine mit der Halbleitervorrichtung ausgestattete elektronische Einrichtung.
  • Stand der Technik
  • Eine Festkörperbildgebungsvorrichtung ist als Halbleitervorrichtung bekannt. Diese Festkörperbildgebungsvorrichtung ist mit einer Ausleseschaltung zum Lesen von durch eine fotoelektrische Umwandlungsvorrichtung fotoelektrisch umgewandelten Signalladungen ausgestattet. Diese Ausleseschaltung umfasst mehrere Transistoren, wie etwa einen Verstärkertransistor, einen Auswahltransistor und einen Rücksetztransistor. Diese Transistoren sind in einem aktiven Gebiet ausgebildet, der durch ein Trenngebiet in einer Halbleiterschicht abgegrenzt ist.
  • In den letzten Jahren wurde eine Technologie zum effizienten Anordnen von Transistoren durch Reduzieren des Transistoranordnungsgebiets (Flächenbereichs) einhergehend mit der Miniaturisierung von Pixeln vorgeschlagen. Beispielsweise offenbart Patentliteratur 1 eine Entwurfskonfiguration, bei der eine Gate-Elektrode eines Transistors an einer Ecke eines L-förmig ausgebildeten aktiven Gebiets angeordnet ist.
  • Liste der Anführungen
  • Patentliteratur
  • Patentliteratur 1: Japanische Patentanmeldung, Offenlegungs-Nr. 2014-022463 Offenbarung der Erfindung
  • Technisches Problem
  • Es sei angemerkt, dass, wie in 3 von Patentliteratur 1 gezeigt, in einem Transistor, in dem eine Gate-Elektrode an einer Ecke eines aktiven Gebiets angeordnet ist, da ein Kanalgebiet unmittelbar unter der Gate-Elektrode auch eine L-Form aufweist, die Länge an der Grenze zwischen der Innenseite (Seite innerhalb der Ecke) des Kanalgebiets und dem Trenngebiet kürzer als die Länge an der Grenze zwischen der Außenseite (Seite außerhalb der Ecke) des Kanalgebiets und dem Trenngebiet ist. Indes neigt ein Strom dazu, durch einen Pfad zu fließen, in dem der Abstand zwischen einem Source-Gebiet und einem Drain-Gebiet minimiert ist. Aus diesem Grund neigt der Strom dazu, sich in dem Kanalgebiet zu konzentrieren, und die effektive Kanalbreite (W) nimmt ab. Wenn die effektive Kanalbreite abnimmt, verschlechtern sich die Eigenschaften eines Feldeffekttransistors aufgrund eines Kurzkanaleffekts, und daher besteht Verbesserungsspielraum hinsichtlich der Zuverlässigkeit.
  • Eine Aufgabe der vorliegenden Technologie besteht darin, eine Halbleitervorrichtung und eine elektronische Einrichtung bereitzustellen, die in der Lage sind, die effektive Kanalbreite (W) zu erhöhen.
  • Lösung des Problems
    • (1) Eine Halbleitervorrichtung gemäß einem Aspekt der vorliegenden Technologie umfasst Folgendes: eine Halbleiterschicht mit einem aktiven Gebiet, das durch ein Trenngebiet abgegrenzt ist; und einen Feldeffekttransistor, bei dem ein Paar von Hauptelektrodengebieten, die ein Kanalgebiet einschließen, in dem aktiven Gebiet bereitgestellt ist und eine Gate-Elektrode auf dem Kanalgebiet bereitgestellt ist. Dann weist das aktive Gebiet einen ersten Abschnitt, der sich in Draufsicht in einer Richtung erstreckt, und einen zweiten Abschnitt, der sich von dem ersten Abschnitt in einer Richtung erstreckt, die die eine Richtung kreuzt, auf, und das Kanalgebiet ist über den ersten Abschnitt und den zweiten Abschnitt hinweg bereitgestellt. Dann wird eines des Paars von Hauptelektrodengebieten in dem ersten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt, und das andere wird in dem zweiten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt, wobei das Paar von Hauptelektrodengebieten auf einander gegenüberliegenden Seiten positioniert ist und das Kanalgebiet einschließt.
    • (2) Eine elektronische Einrichtung gemäß einem anderen Aspekt der vorliegenden Technologie umfasst Folgendes: die Halbleitervorrichtung nach (1) oben; eine optische Linse, die ein Bild aus Bildlicht von einem Zielobjekt auf einer Bildgebungsoberfläche der Halbleitervorrichtung bildet; und eine Signalverarbeitungsschaltung, die eine Signalverarbeitung an einem von der Halbleitervorrichtung ausgegebenen Signal durchführt.
  • Figurenliste
    • [1] 1 ist eine schematische Draufsicht eines Hauptabschnitts, die ein Konfigurationsbeispiel einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Technologie zeigt.
    • [2] 2 ist eine schematische Querschnittsansicht, die eine Querschnittsstruktur entlang der Linie II-II in 1 zeigt.
    • [3] 3 ist eine schematische Querschnittsansicht, die eine Querschnittsstruktur entlang der Linie III-III in 1 zeigt.
    • [4] 4 ist eine schematische Querschnittsansicht, die eine Querschnittsstruktur entlang der Linie IV-IV in 1 zeigt.
    • [5] 5 ist ein Diagramm, das eine Positionsbeziehung zwischen einem aktiven Gebiet und einer Gate-Elektrode zeigt.
    • [6] 6 ist ein Diagramm, das eine Positionsbeziehung zwischen dem aktiven Gebiet und einem Kanalgrenzabschnitt zeigt.
    • [7] 7 ist ein Diagramm, das eine effektive Kanalbreite in einem Kanalgebiet zeigt.
    • [8] 8 ist ein Diagramm, das eine effektive Kanalbreite in einem existierenden Kanalgebiet zeigt.
    • [9A] 9A ist eine Prozessquerschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Technologie zeigt.
    • [9B] 9B ist eine Prozessquerschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Technologie zeigt.
    • [10A] 10A ist eine Prozessquerschnittsansicht im Anschluss an 9A.
    • [10B] 10B ist eine Prozessquerschnittsansicht im Anschluss an 9B.
    • [11A] 11A ist eine Prozessquerschnittsansicht im Anschluss an 10A.
    • [11B] 11B ist eine Prozessquerschnittsansicht im Anschluss an 10B.
    • [12A] 12A ist eine Prozessquerschnittsansicht im Anschluss an 11A.
    • [12B] 12B ist eine Prozessquerschnittsansicht im Anschluss an 11B.
    • [13A] 13A ist eine Prozessquerschnittsansicht im Anschluss an 12A.
    • [13B] 13B ist eine Prozessquerschnittsansicht im Anschluss an 12B.
    • [14A] 14A ist eine Prozessquerschnittsansicht im Anschluss an 13A.
    • [14B] 14B ist eine Prozessquerschnittsansicht im Anschluss an 13B.
    • [15A] 15A ist eine schematische Draufsicht eines Hauptabschnitts, die ein erstes modifiziertes Beispiel der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Technologie zeigt.
    • [15B] 15B ist eine schematische Draufsicht eines Hauptabschnitts, die ein zweites modifiziertes Beispiel der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Technologie zeigt.
    • [16A] 16A ist eine schematische Draufsicht eines Hauptabschnitts, die ein drittes modifiziertes Beispiel der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Technologie zeigt.
    • [16B] 16B ist eine schematische Draufsicht eines Hauptabschnitts, die ein viertes modifiziertes Beispiel der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Technologie zeigt.
    • [16C] 16C ist eine schematische Draufsicht eines Hauptabschnitts, die ein fünftes modifiziertes Beispiel der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Technologie zeigt.
    • [17] 17 ist eine schematische Draufsicht eines Hauptabschnitts, die ein Konfigurationsbeispiel einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Technologie zeigt.
    • [18] 18 ist eine schematische Querschnittsansicht, die eine Querschnittsstruktur entlang der Linie V-V in 17 zeigt.
    • [19] 19 ist eine schematische Draufsicht eines Hauptabschnitts, die ein Konfigurationsbeispiel einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Technologie zeigt.
    • [20] 20 ist ein schematisches Grundrissdiagramm, das ein Konfigurationsbeispiel einer Festkörperbildgebungsvorrichtung gemäß einer vierten Ausführungsform der vorliegenden Technologie zeigt.
    • [21] 21 ist ein Blockdiagramm, das ein Konfigurationsbeispiel der Festkörperbildgebungsvorrichtung gemäß der vierten Ausführungsform der vorliegenden Technologie zeigt.
    • [22] 22 ist ein Ersatzschaltbild, das ein Konfigurationsbeispiel eines Pixels und einer Ausleseschaltung der Festkörperbildgebungsvorrichtung gemäß der vierten Ausführungsform der vorliegenden Technologie zeigt.
    • [23] 23 ist eine schematische Querschnittsansicht eines Hauptabschnitts, die eine Querschnittsstruktur eines Pixelgebiets zeigt.
    • [24] 24 ist eine schematische Draufsicht eines Hauptabschnitts, die die Anordnung von Transistoren in Pixeleinheiten zeigt.
    • [25] 25 ist eine schematische Draufsicht eines Hauptabschnitts, die die Anordnung von Transistoren in einer Pixeleinheit zeigt.
    • [26] 26 ist ein Diagramm, das eine Positionsbeziehung zwischen einem aktiven Gebiet, einer Gate-Elektrode und einem Kanalgrenzabschnitt zeigt.
    • [27] 27 ist ein Diagramm, das eine Positionsbeziehung zwischen einem aktiven Gebiet, einer Gate-Elektrode und einem Kanalgrenzabschnitt zeigt.
    • [28] 28 ist eine schematische Draufsicht eines Hauptabschnitts, die ein modifiziertes Beispiel der Festkörperbildgebungsvorrichtung gemäß der vierten Ausführungsform der vorliegenden Technologie zeigt.
    • [29] 29 ist ein Diagramm, das eine schematische Konfiguration einer elektronischen Einrichtung gemäß einer fünften Ausführungsform der vorliegenden Technologie zeigt. Ausführungsweise(n) der Erfindung
  • Im Folgenden werden Ausführungsformen der vorliegenden Technik unter Bezugnahme auf die Zeichnungen beschrieben.
  • Es sei angemerkt, dass in den Zeichnungen zur Beschreibung der Ausführungsform der vorliegenden Technologie Komponenten mit der gleichen Funktion durch die gleichen Bezugszeichen bezeichnet werden und auf deren wiederholte Beschreibung verzichtet wird.
  • Ferner sind die jeweiligen Zeichnungen schematisch und weichen in einigen Fällen von den tatsächlichen ab. Ferner veranschaulichen die folgenden Ausführungsformen Vorrichtungen und Verfahren zum Umsetzen der technischen Idee der vorliegenden Technologie und spezifizieren nicht die unten beschriebenen Konfigurationen. Das heißt, die technische Idee der vorliegenden Technologie kann innerhalb des in den Ansprüchen beschriebenen technischen Schutzumfangs auf verschiedene Weise modifiziert werden.
  • Ferner werden in den folgenden Ausführungsformen in drei räumlich zueinander orthogonalen Richtungen eine erste Richtung und eine zweite Richtung, die in derselben Ebene orthogonal zueinander sind, jeweils als X-Richtung und Y-Richtung bezeichnet, und eine zu der ersten Richtung und der zweiten Richtung orthogonale dritte Richtung wird als Z-Richtung bezeichnet. In den folgenden Ausführungsformen wird die Dickenrichtung einer Halbleiterschicht (Halbleitersubstrat) als Z-Richtung beschrieben.
  • [Erste Ausführungsform]
  • In dieser ersten Ausführungsform wird ein Beispiel beschrieben, in dem die vorliegende Technologie auf eine Halbleitervorrichtung angewendet wird, die einen Feldeffekttransistor umfasst.
  • <<Konfiguration der Halbleitervorrichtung>>
  • Wie in 1 bis 4 gezeigt, umfasst eine Halbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Technologie eine Halbleiterschicht 2 mit einem aktiven Gebiet 4, der durch ein Trenngebiet 3 abgegrenzt ist, und einen Feldeffekttransistor Q, in dem auf diesem aktiven Gebiet 4 eine Gate-Elektrode 8 angeordnet ist.
  • Der Feldeffekttransistor Q ist beispielsweise vom n-Kanal-Leitfähigkeitstyp, obwohl er nicht darauf beschränkt ist. Dann umfasst der Feldeffekttransistor Q einen MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor), der einen Siliziumoxidfilm als Gate-Isolierfilm verwendet. Der Feldeffekttransistor Q kann vom p-Kanal-Leitfähigkeitstyp sein. Ferner kann der Feldeffekttransistor Q einen MISFET (Metal-Isolator-Halbleiter-FET) umfassen, der als Gate-Isolierfilm einen Siliziumnitrid(Si3N4)-Film oder einen gestapelten Film aus einem Siliziumnitridfilm und einem Siliziumoxidfilm verwendet.
  • Der Feldeffekttransistor Q umfasst einen Gate-Isolierfilm 7, der auf dem aktiven Gebiet 4 bereitgestellt ist, die Gate-Elektrode 8, die über den Gate-Isolierfilm 7 über dem aktiven Gebiet 4 bereitgestellt ist, und ein Kanalgebiet 6, das in dem Oberflächenschichtabschnitt des aktiven Gebiets 4 unmittelbar unter der Gate-Elektrode 8 bereitgestellt ist. Ferner umfasst der Feldeffekttransistor Q ferner einen Seitenwandabstandshalter 10, der an der Seitenwand der Gate-Elektrode 8 bereitgestellt ist, und ein Paar von Hauptelektrodengebieten 12a und 12, die in dem Oberflächenschichtabschnitt so bereitgestellt sind, dass sie voneinander in einer Kanallängsrichtung (Gate-Längsrichtung) getrennt sind, wobei sie das Kanalgebiet 6 einschließen und als ein Source-Gebiet und ein Drain-Gebiet fungiert.
  • Ferner umfasst der Feldeffekttransistor Q ferner einen ersten Kanalgrenzabschnitt 13a zwischen dem Hauptelektrodengebiet 12a, das eines des Paars von Hauptelektrodengebieten 12a und 12b ist, und dem Kanalgebiet 6 und einen zweiten Kanalgrenzabschnitt 13b zwischen dem Hauptelektrodengebiet 12b, das das andere des Paars von Hauptelektrodengebieten 12a und 12b ist, und dem Kanalgebiet 6.
  • Hier wird zur Vereinfachung der Beschreibung von dem Paar von Hauptelektrodengebieten 12a und 12b in einigen Fällen das eine Hauptelektrodengebiet 12a als ein Source-Gebiet 12a und das andere Hauptelektrodengebiet 12b als ein Drain-Gebiet 12b bezeichnet.
  • Die Halbleiterschicht 2 umfasst zum Beispiel ein p-Halbleitersubstrat, das aus einkristallinem Silizium gebildet ist. Der Kanalgebiet 6 umfasst beispielsweise ein p-Halbleitergebiet (Fremdstoffdiffusionsgebiet). Der Gate-Isolierfilm 7 umfasst beispielsweise einen Siliziumoxid(SiO2)-Film. Die Gate-Elektrode 8 umfasst beispielsweise einen Film aus polykristallinem Silizium (dotiertes Polysilizium), in den ein Fremdstoff zum Reduzieren eines Widerstandswerts eingebracht ist.
  • Jedes des Paars von Hauptelektrodengebieten 12a und 12b umfasst ein Erweiterungsgebiet 9, das ein n-Halbleitergebiet ist, und ein Kontaktgebiet 11, das ein n-Halbleitergebiet mit einer Fremdstoffkonzentration ist, die höher ist als die dieses Erweiterungsgebiets 9 ist. Das Erweiterungsgebiet 9 wird durch Selbstausrichtung in Bezug auf die Gate-Elektrode 8 gebildet. Das Kontaktgebiet 11 wird durch Selbstausrichtung in Bezug auf den Seitenwandabstandshalter 10 gebildet, der an der Seitenwand der Gate-Elektrode 8 bereitgestellt ist. Das Kontaktgebiet 11 ist zur Reduzierung des ohmschen Übergangswiderstands mit einem mit dem Kontaktgebiet 11 verbundenen Draht versehen.
  • Der Seitenwandabstandshalter 10 ist beispielsweise aus Siliziumoxid gebildet. Der Seitenwandabstandshalter 10 wird zum Beispiel durch Abscheiden eines Isolierfilms auf der Hauptoberfläche der Halbleiterschicht 2 durch ein CVD-Verfahren, um die Gate-Elektrode 8 zu bedecken, und dann Anwenden von Trockenätzen auf diesen Isolierfilm gebildet.
  • Der Seitenwandabstandshalter 10 wird durch Selbstausrichtung in Bezug auf die Gate-Elektrode 8 gebildet. Somit wird sowohl das Source-Gebiet 12a als auch das Drain-Gebiet 12b einschließlich des Erweiterungsgebiets 9 und des Kontaktgebiets 11 durch Selbstausrichtung in Bezug auf die Gate-Elektrode 8 gebildet. Ferner werden der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b auch durch Selbstausrichtung in Bezug auf die Gate-Elektrode 8 gebildet.
  • Das Trenngebiet 3 wird beispielsweise durch eine bekannte STI-Technologie (Shallow Trench Isolation: Grabenisolation) gebildet, obwohl keine Beschränkung darauf besteht. Das durch diese STI-Technologie gebildete Trenngebiet 3 wird zum Beispiel durch Bilden einer flachen Nut (z. B. einer Nut mit einer Tiefe von ungefähr 300 nm) auf der Hauptoberfläche der Halbleiterschicht 2, wodurch ein Isolierfilm gebildet wird, der beispielsweise einen Siliziumoxidfilm auf der gesamten Hauptoberfläche der Halbleiterschicht 2 einschließlich der Innenseite dieser flachen Nut umfasst, durch ein CVD-Verfahren (Chemical Vapor Deposition: Chemische Dampfphasenabscheidung), und dann Planarisieren des Isolierfilms durch ein CMP-Verfahren (Chemical Mechanical Polishing: Chemisch-mechanisches Polieren), sodass der Isolationsfilm selektiv innerhalb der flachen Nut verbleibt, gebildet. Alternativ kann als weiteres Verfahren zum Bilden des Trenngebiets 3 das Trenngebiet 3 durch ein LOCOS-Verfahren (Local Oxidation of Silicon: Lokale Oxidation von Silizium) unter Verwendung eines thermischen Oxidationsverfahrens gebildet werden.
  • Wie in 5 gezeigt, umfasst das aktive Gebiet 4 einen ersten Abschnitt 4a, der sich in Draufsicht in einer Richtung erstreckt, und einen zweiten Abschnitt 4b, der sich von diesem ersten Abschnitt 4a in einer Richtung erstreckt, die die eine Richtung kreuzt. In dieser ersten Ausführungsform erstreckt sich der erste Abschnitt 4a in der X-Richtung, wobei die X-Richtung und die Y-Richtung in der gleichen Ebene orthogonal zueinander sind, und der zweite Abschnitt 4b erstreckt sich in der Y-Richtung. Dann sind der erste Abschnitt 4a und der zweite Abschnitt 4b orthogonal zueinander. Das heißt, in dem aktiven Gebiet 4 in dieser ersten Ausführungsform sind der erste Abschnitt 4a und der zweite Abschnitt 4b so miteinander verbunden, dass sie sich relativ über eine Ecke 4c biegen. Dann weist die Ecke 4c eine L-förmige planare Struktur auf.
  • Wie in 1 und 5 gezeigt, hat die Gate-Elektrode 8 des Feldeffekttransistors Q in Draufsicht eine rechteckige zweidimensionale Form und ist an der Ecke 4c des aktiven Gebiets 4 angeordnet. Dann umfasst die Gate-Elektrode 8 eine erste Seite 8a, die den ersten Abschnitt 4a des aktiven Gebiets 4 in Draufsicht kreuzt, und eine zweite Seite 8b, die auf der dieser ersten Seite 8a gegenüberliegenden Seite positioniert ist und den zweiten Abschnitt 4b des aktiven Gebiets 4 kreuzt. Dann erstrecken sich in dieser ersten Ausführungsform die erste Seite 8a und die zweite Seite 8b parallel zueinander und sind in einem Winkel von 45 Grad in Bezug auf die jeweiligen Erstreckungsrichtungen (die X-Richtung und die Y-Richtung) des ersten Abschnitts 4a und des zweiten Abschnitts 4b des aktiven Gebiets 4 geneigt.
  • Das heißt, in dieser ersten Ausführungsform ist, da der erste Abschnitt 4a und der zweite Abschnitt 4b des aktiven Gebiets 4 orthogonal zueinander sind, die erste Seite 8a der Gate-Elektrode 8 derart geneigt, dass ein mit der Erstreckungsrichtung (X-Richtung) des ersten Abschnitts 4a gebildeter Neigungswinkel θ8ax auf der Innenwinkelseite 45 Grad beträgt. Ferner ist die zweite Seite 8b der Gate-Elektrode 8 auch derart geneigt, dass ein mit der Erstreckungsrichtung (Y-Richtung) des zweiten Abschnitts 4b gebildeter Neigungswinkel θ8bx auf der Innenwinkelseite 45 Grad beträgt.
  • Wie in 1 und 6 gezeigt, ist in dem Feldeffekttransistor Q eines des Paars von Hauptelektrodengebieten 12a und 12b in dem ersten Abschnitt 4a des aktiven Gebiets 4 in Kontakt mit dem Kanalgebiet 6 bereitgestellt, und das andere ist in dem zweiten Abschnitt 4b des Kanalgebiets 6 in Kontakt mit dem Kanalgebiet 6 bereitgestellt, wobei das Paar von Hauptelektrodengebieten 12a und 12b auf einander gegenüberliegenden Seiten positioniert ist und das Kanalgebiet 6 einschließen. Dann sind in dem Feldeffekttransistor Q der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b auf einander gegenüberliegenden Seiten positioniert, wobei sie das Kanalgebiet 6 in einem überlagerten Gebiet einschließen, in dem das aktive Gebiet 4 und die Gate-Elektrode 8 einander in Draufsicht überlagert sind (Projektionsgebiet der Gate-Elektrode 8). Anders ausgedrückt sind der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b einander zugewandt, wobei sie das Kanalgebiet 6 einschließen.
  • Wie oben beschrieben, ist der erste Kanalgrenzabschnitt 13a die Grenze zwischen dem Source-Gebiet 12a und dem Kanalgebiet 6. Genauer gesagt ist der erste Kanalgrenzabschnitt 13a die Grenze zwischen dem Erweiterungsgebiet 9 des Source-Gebiets 12a und dem Kanalgebiet 6. Dann wird das Erweiterungsgebiet 9 des Source-Gebiets 12a durch Selbstausrichtung in Bezug auf die Seite der ersten Seite 8a der Gate-Elektrode 8 gebildet. Dann wird das Erweiterungsgebiet 9 des Source-Gebiets 12a in Kontakt mit dem Kanalgebiet 6 gebildet. Daher wird der erste Kanalgrenzabschnitt 13a linear der Form der ersten Seite 8a der Gate-Elektrode 8 folgend gebildet und wird durch Selbstausrichtung in Bezug auf die Seite der ersten Seite 8a der Gate-Elektrode 8 gebildet. Ferner ist der erste Kanalgrenzabschnitt 13a derart geneigt, dass ein mit der Erstreckungsrichtung (X-Richtung) des ersten Abschnitts 4a des aktiven Gebiets 4 gebildeter Neigungswinkel θ13ax auf der Innenwinkelseite 45 Grad beträgt, ähnlich der ersten Seite 8a der Gate-Elektrode 8.
  • Wie oben beschrieben, ist der zweite Kanalgrenzabschnitt 13b die Grenze zwischen dem Drain-Gebiet 12b und dem Kanalgebiet 6. Genauer gesagt ist der zweite Kanalgrenzabschnitt 13b die Grenze zwischen dem Erweiterungsgebiet 9 des Drain-Gebiets 12b und dem Kanalgebiet 6. Dann wird das Erweiterungsgebiet 9 des Drain-Gebiets 12b durch Selbstausrichtung in Bezug auf die Seite der zweiten Seite 8b der Gate-Elektrode 8 gebildet. Dann wird das Erweiterungsgebiet 9 des Drain-Gebiets 12b in Kontakt mit dem Kanalgebiet 6 gebildet. Daher wird der zweite Kanalgrenzabschnitt 13b linear der Form der zweiten Seite 8b der Gate-Elektrode 8 folgend gebildet und wird durch Selbstausrichtung in Bezug auf die Seite der zweiten Seite 8b der Gate-Elektrode 8 gebildet. Ferner ist der zweite Kanalgrenzabschnitt 13b derart geneigt, dass ein mit der Erstreckungsrichtung (Y-Richtung) des zweiten Abschnitts 4b des aktiven Gebiets 4 gebildeter Neigungswinkel θ13bx auf der Innenwinkelseite 45 Grad beträgt, ähnlich der zweiten Seite 8b der Gate-Elektrode 8.
  • Wie in 5 gezeigt, sind in dem Feldeffekttransistor Q eine Länge A1 eines inneren Kanalgebiet-Grenzabschnitts 14a zwischen der Innenseite des Kanalgebiets 6, die eine Endseite in der Kanalbreitenrichtung ist, und dem Trenngebiet 3 und eine Länge B1 eines äußeren Kanalgebiet-Grenzabschnitts 14b zwischen der Außenseite des Kanalgebiets 6, die die andere Endseite in der Kanalbreitenrichtung ist, und dem Trenngebiet 3 in einem überlagerten Gebiet, in dem das aktive Gebiet 4 und die Gate-Elektrode 8 einander in Draufsicht überlagern (Projektionsgebiet der Gate-Elektrode 8), äquivalent (A1=B1). Die Länge A1 des inneren Kanalgebiet-Grenzabschnitts 14a ist durch die Innenseite sowohl des ersten Kanalgrenzabschnitts 13a als auch des zweiten Kanalgrenzabschnitts 13b definiert. Die Länge B1 des äußeren Kanalgebiet-Grenzabschnitts 14b ist durch die Außenseite sowohl des ersten Kanalgrenzabschnitts 13a als auch des zweiten Kanalgrenzabschnitts 13b definiert.
  • Hier ist die Innenseite des Kanalgebiets 6 die Innenseite der L-Form, die durch den ersten Abschnitt 4a und den zweiten Abschnitt 4b des aktiven Gebiets 4 gebildet wird, die Innenwinkelseite, die durch den ersten Abschnitt 4a und den zweiten Abschnitt 4b des aktiven Gebiets 4 gebildet wird, und die Innenseite der Ecke 4c des aktiven Gebiets 4. Ferner ist die Außenseite des Kanalgebiets 6 die Außenseite der L-Form, die durch den ersten Abschnitt 4a und den zweiten Abschnitt 4b des aktiven Gebiets 4 gebildet wird, und die Außenseite der Ecke 4c des aktiven Gebiets 4.
  • In dem wie oben beschrieben konfigurierten Feldeffekttransistor Q ist der Abstand zwischen dem Source-Gebiet 12a und dem Drain-Gebiet 12b, genauer gesagt der Abstand zwischen dem Erweiterungsgebiet 9 des Source-Gebiets 12a und dem Erweiterungsgebiet 9 des Drain-Gebiets 12b die Kanallänge (Gate-Länge). Dann wird in dem Feldeffekttransistor Q ein Kanal (Inversionsschicht), der das Source-Gebiet 12a und das Drain-Gebiet 12b elektrisch miteinander verbindet, in dem Kanalgebiet 6 durch eine an die Gate-Elektrode 8 angelegte Spannung gebildet (induziert), und ein Strom (Drain-Strom) fließt von der Seite des Drain-Gebiets 12b durch das Kanalgebiet 6 zu der Seite des Source-Gebiets 12a.
  • <<Verfahren zur Herstellung einer Halbleitervorrichtung>>
  • Als Nächstes wird ein Verfahren zum Herstellen einer Halbleitervorrichtung unter Bezugnahme auf 9A bis 14B beschrieben. 9A, 10A, 11A, 12A, 13A und 14A sind jeweils eine Prozessquerschnittsansicht entlang der Linie III-III in 1, und 9B, 10B, 11B, 12B, 13B und 14B sind jeweils eine Prozessquerschnittsansicht entlang der Linie IV-IV in 1.
  • In dieser ersten Ausführungsform wird hauptsächlich ein Prozess zum Bilden des Feldeffekttransistors Q beschrieben, der in einem Prozess zum Herstellen der Halbleitervorrichtung 1 enthalten ist.
  • Zuerst wird die Halbleiterschicht 2 bereitgestellt und das durch das Trenngebiet 3 abgegrenzte aktive Gebiet 4 wird auf der Hauptoberflächenseite der Halbleiterschicht 2 gebildet, wie in 9A und 9B gezeigt. Das aktive Gebiet 4 wird beispielsweise durch Bilden des Trenngebiets 3 unter Verwendung einer bekannten STI-Technologie abgegrenzt. Insbesondere wird das aktive Gebiet 4 einschließlich des ersten Abschnitts 4a, des zweiten Abschnitts 4b und der L-förmigen Ecke 4c (siehe 1 und 2) durch Bilden einer flachen Nut auf der Hauptoberfläche der Halbleiterschicht 2, Abscheiden beispielsweise eines Siliziumoxidfilms als Isolationsfilm auf der gesamten Hauptoberfläche der Halbleiterschicht 2 durch ein CVD-Verfahren, um das Innere dieser flachen Nut einzubetten, und dann Schleifen und Entfernen des Isolationsfilms auf der Hauptoberfläche Oberfläche der Halbleiterschicht 2 durch CMP, sodass der Isolierfilm selektiv in der flachen Nut verbleibt, um das Trenngebiet 3 zu bilden, gebildet.
  • Als Nächstes wird, wie in 10A und 10B gezeigt, das Kanalgebiet 6, das ein p-Halbleitergebiet ist, in dem Oberflächenschichtabschnitt des aktiven Gebiets 4 der Halbleiterschicht 2 gebildet. Das Kanalgebiet 6 kann beispielsweise durch Implantieren von Ionen wie etwa Borionen (B+) und Bordifluorid-Ionen (BF2 +) als p-Fremdstoffe in den Oberflächenschichtabschnitt des aktiven Gebiets 4 und dann Durchführen einer Wärmebehandlung zum Aktivieren der Fremdstoffe darauf gebildet werden.
  • In diesem Prozess wird unter Bezugnahme auf 5, obgleich dies in 10A und 10B nicht im Detail gezeigt ist, der innere Kanalgebiet-Grenzabschnitt 14a zwischen dem Kanalgebiet 6 und dem Trenngebiet 3 auf der Innenseite der Ecke 4c gebildet, und der äußere Kanalgebiet-Grenzabschnitt 14b wird zwischen dem Kanalgebiet 6 und dem Trenngebiet 3 auf der Außenseite der Ecke 4c gebildet.
  • Als Nächstes werden, wie in 11A und 11B gezeigt, der Gate-Isolierfilm 7 und die Gate-Elektrode 8 auf dem aktiven Gebiet 4 der Halbleiterschicht 2 in dieser Reihenfolge gebildet. Der Gate-Isolierfilm 7 kann durch Abscheiden eines Siliziumoxidfilms auf der Oberfläche des aktiven Gebiets 4 der Halbleiterschicht 2 beispielsweise durch ein thermisches Oxidationsverfahren oder ein Abscheidungsverfahren gebildet werden. Die Gate-Elektrode 8 kann beispielsweise durch Abscheiden eines polykristallinen Siliziumfilms als Gate-Elektrodenmaterial auf der gesamten Hauptoberfläche der Halbleiterschicht 2, um den Gate-Isolierfilm 7 auf dem aktiven Gebiet 4 zu bedecken, und dann Strukturieren dieses polykristallinen Siliziumfilms in eine vorbestimmte Form gebildet werden. Während oder nach der Abscheidung wird ein Fremdstoff zum Reduzieren eines Widerstandswerts in den polykristallinen Siliziumfilm eingebracht.
  • In diesem Prozess wird unter Bezugnahme auf 5 die Gate-Elektrode 8 an der Ecke 4c des aktiven Gebiets 4 über den Gate-Isolierfilm 7 gebildet. Ferner ist die Gate-Elektrode 8 so gebildet, dass sie eine quadratische planare Form aufweist, und ist so angeordnet, dass die erste Seite 8a der ersten Seite 8a und der zweiten Seite 8b, die auf einander gegenüberliegenden Seiten positioniert sind, den ersten Abschnitt 4a des aktiven Gebiets 4 kreuzt und die zweite Seite 8b den zweiten Abschnitt 4b des aktiven Gebiets 4 kreuzt. Die erste Seite 8a ist so geneigt, dass der mit der Erstreckungsrichtung (X-Richtung) des ersten Abschnitts 4a des aktiven Gebiets 4 gebildete Neigungswinkel θ8ax auf der Innenwinkelseite 45 Grad beträgt, und die zweite Seite 8b ist so geneigt, dass der mit der Erstreckungsrichtung (Y-Richtung) des zweiten Abschnitts 4b des aktiven Gebiets 4 gebildete Neigungswinkel θ8bx auf der Innenwinkelseite 45 Grad beträgt.
  • Als Nächstes wird, wie in 12A und 12B gezeigt, das Erweiterungsgebiet 9, das ein n-Halbleitergebiet ist, in sowohl dem ersten Abschnitt 4a als auch dem zweiten Abschnitt 4b des aktiven Gebiets 4 der Halbleiterschicht 2 gebildet. Das Erweiterungsgebiet 9 kann durch Verwenden des Trenngebiets 3 und der Gate-Elektrode 8 als Maske zum Einbringen von Fremdstoffen, Implantieren von Ionen wie etwa Arsenionen (As+) und Phosphorionen (P+) als n-Fremdstoffe in das aktiven Gebiet 4 (den ersten Abschnitt 4a und den zweiten Abschnitt 4b) zwischen dem Trenngebiet 3 und der Gate-Elektrode 8 und dann Durchführen einer Wärmebehandlung zum Aktivieren der Fremdstoffe darauf gebildet werden.
  • In diesem Prozess wird das Erweiterungsgebiet 9 auf der Seite des ersten Abschnitts 4a durch Selbstausrichtung in Bezug auf die Seite der ersten Seite 8a der Gate-Elektrode 8 gebildet. Dann wird das Erweiterungsgebiet 9 auf der Seite des ersten Abschnitts 4a in Kontakt mit dem Kanalgebiet 6 gebildet und der erste Kanalgrenzabschnitt 13a wird zwischen dem Erweiterungsgebiet 9 auf der Seite des ersten Abschnitts 4a und dem Kanalgebiet 6 gebildet. Der erste Kanalgrenzabschnitt 13a wird linear der Form der ersten Seite 8a der Gate-Elektrode 8 folgend gebildet.
  • Ferner wird in diesem Prozess das Erweiterungsgebiet 9 auf der Seite des zweiten Abschnitts 4b durch Selbstausrichtung in Bezug auf die Seite der zweiten Seite 8b der Gate-Elektrode 8 gebildet. Dann wird das Erweiterungsgebiet 9 auf der Seite des zweiten Abschnitts 4b in Kontakt mit dem Kanalgebiet 6 gebildet und der zweite Kanalgrenzabschnitt 13b wird zwischen dem Erweiterungsgebiet 9 auf der Seite des zweiten Abschnitts 4b und dem Kanalgebiet 6 gebildet. Der zweite Kanalgrenzabschnitt 13b wird linear der Form der zweiten Seite 8b der Gate-Elektrode 8 folgend gebildet.
  • Ferner wird in diesem Prozess die Länge des inneren Kanalgebiet-Grenzabschnitts 14a zwischen der Innenseite des Kanalgebiets 6 und dem Trenngebiet 3 durch die Innenseite sowohl des ersten Kanalgrenzabschnitts 13a als auch des zweiten Kanalgrenzabschnitts 13b definiert. Die Länge des inneren Kanalgebiet-Grenzabschnitts 14b zwischen der Innenseite des Kanalgebiets 6 und dem Trenngebiet 3 ist durch die Außenseite sowohl des ersten Kanalgrenzabschnitts 13a als auch des zweiten Kanalgrenzabschnitts 13b definiert.
  • Als Nächstes wird, wie in 13A und 13B gezeigt, der Seitenwandabstandshalter 10 an der Seitenwand der Gate-Elektrode 8 gebildet. Der Seitenwandabstandshalter 10 kann beispielsweise durch Abscheiden beispielsweise eines Siliziumoxidfilms als Isolationsfilm auf der gesamten Oberfläche der Halbleiterschicht 2 durch ein CVD-Verfahren, um das aktive Gebiet 4 und die Gate-Elektrode 8 zu bedecken, und dann Anwenden von anisotropem Ätzen wie RIE (Reactive Ion Etching: Reaktives Ionenätzen) auf diesen Siliziumoxidfilm gebildet werden. Der Seitenwandabstandshalter 10 wird so an der Seitenwand der Gate-Elektrode 8 gebildet, dass er die Gate-Elektrode 8 umgibt, und wird durch Selbstausrichtung in Bezug auf die Gate-Elektrode 8 gebildet.
  • Als Nächstes wird, wie in 14A und 14B gezeigt, das Kontaktgebiet 11, das ein n-Halbleitergebiet ist, auf sowohl dem ersten Abschnitt 4a als auch dem zweiten Abschnitt 4b des aktiven Gebiets 4 der Halbleiterschicht 2 gebildet. Das Kontaktgebiet 11 kann durch Verwenden des Trenngebiets 3, der Gate-Elektrode 10 und des Seitenwandabstandshalters 10 als Maske zum Einbringen von Fremdstoffen, Implantieren von Ionen wie etwa Arsenionen (As+) und Phosphorionen (P+) als n-Fremdstoffe in das aktiven Gebiet 4 (den ersten Abschnitt 4a und den zweiten Abschnitt 4b) zwischen dem Trenngebiet 3 und dem Seitenwandabstandshalter 10 und dann Durchführen einer Wärmebehandlung zum Aktivieren der Fremdstoffe darauf gebildet werden. Das Kontaktgebiet 11 auf der Seite des ersten Abschnitts 4a wird durch Selbstausrichtung in Bezug auf den Seitenwandabstandshalter 10 auf der Seite der ersten Seite 8a der Gate-Elektrode 8 gebildet. Ferner wird das Kontaktgebiet 11 auf der Seite des zweiten Abschnitts 4b durch Selbstausrichtung in Bezug auf den Seitenwandabstandshalter 10 auf der Seite der zweiten Seite 8b der Gate-Elektrode 8 gebildet.
  • In diesem Prozess wird das Source-Gebiet (ein Hauptelektrodengebiet) 12a einschließlich des Erweiterungsgebiets 9 und des Kontaktgebiets 11 in dem ersten Abschnitt 4a des aktiven Gebiets 4 gebildet, und Drain-Gebiet (anderes Hauptelektrodengebiet) 12b einschließlich des Erweiterungsgebiet 9 und des Kontaktgebiets 11 wird in dem zweiten Abschnitt 4b des aktiven Gebiets 4 gebildet. Dann ist der erste Kanalgrenzabschnitt 13a die Grenze zwischen dem Source-Gebiet 12a einschließlich des Erweiterungsgebiets 9 und des Kontaktgebiets 11 und dem Kanalgebiet 6, und der zweite Kanalgrenzabschnitt 13b ist die Grenze zwischen dem Drain-Gebiet 12b einschließlich des Erweiterungsgebiets 9 und des Kontaktgebiets 11 und dem Kanalgebiet 6.
  • Durch diesen Prozess wird der in den 1 bis 4 gezeigte Feldeffekttransistor Q im Wesentlichen fertiggestellt.
  • «Haupteffekte der ersten Ausführungsform»
  • Als Nächstes werden die Haupteffekte dieser ersten Ausführungsform im Vergleich zu dem existierenden Feldeffekttransistor beschrieben. 7 ist ein Diagramm, das die effektive Kanalbreite in dem Kanalgebiet des Feldeffekttransistors Q gemäß der vorliegenden Technologie zeigt. 8 ist eine schematische Draufsicht, die die effektive Kanalbreite in dem Kanalgebiet des existierenden Feldeffekttransistors zeigt.
  • Wie in 8 gezeigt, ist bei dem existierenden Feldeffekttransistor eine Gate-Elektrode 208 an einer Ecke 204c eines aktiven Gebiets 204 angeordnet, das durch ein Trenngebiet 203 abgegrenzt ist. Dann werden ein erster Kanalgrenzabschnitt 213a auf der Seite eines Source-Gebiets 212a und ein zweiter Kanalgrenzabschnitt 213b auf der Seite eines Drain-Gebiets 212b so angeordnet, dass virtuelle Linien, die sich entlang der jeweiligen Abschnitte erstrecken, orthogonal zueinander sind. Aus diesem Grund sind bei dem existierenden Feldeffekttransistor der erste Kanalgrenzabschnitt 213a auf der Seite des Source-Gebiets 212a und der zweite Kanalgrenzabschnitt 213b auf der Seite des Drain-Gebiets 212b nicht auf einander gegenüberliegenden Seiten positioniert, wobei sie ein Kanalgebiet 206 einschließen. Anders ausgedrückt sind der erste Kanalgrenzabschnitt 213a und der zweite Kanalgrenzabschnitt 213b einander nicht zugewandt und einschließen nicht das Kanalgebiet 206.
  • In einem solchen existierenden Feldeffekttransistor wird die Differenz zwischen der Länge eines äußeren Kanalgebiet-Grenzabschnitts 214b und der Länge eines inneren Kanalgebiet-Grenzabschnitts 214a extrem groß. Dann neigt ein Strom (Drain-Strom) Id dazu, als Pfad durch die Innenseite des Kanalgebiets 206 zu fließen, in dem der Abstand zwischen dem Source-Gebiet 212a und dem Drain-Gebiet 212b am kürzesten ist (die Nähe des inneren Kanalgebiet-Grenzabschnitts 214a), wie in 8 gezeigt. Aus diesem Grund konzentriert sich der Strom Id innerhalb des Kanalgebiets 206 und eine effektive Kanalbreite (W) nimmt ab. Wenn die effektive Kanalbreite (W) abnimmt, verschlechtern sich die Eigenschaften des Feldeffekttransistors aufgrund eines Kurzkanaleffekts.
  • Indes sind in dem Feldeffekttransistor Q gemäß der vorliegenden Technologie der erste Kanalgrenzabschnitt 13a auf der Seite des Source-Gebiets 12a und der zweite Kanalgrenzabschnitt 13b auf der Seite des Drain-Gebiets 12b auf einander gegenüberliegenden Seiten positioniert, wobei sie das Kanalgebiet 6 einschließen, wie in 7 gezeigt. Anders ausgedrückt sind der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b einander zugewandt, wobei sie das Kanalgebiet 6 einschließen. Dann sind in dieser ersten Ausführungsform der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b parallel zueinander.
  • Im Fall der Konfiguration, bei der der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b einander zugewandt sind, obgleich dies nicht im Detail gezeigt ist, wird, je kleiner der durch die virtuelle Linie entlang des ersten Kanalgrenzabschnitts 13a und die virtuelle Linie entlang des zweiten Kanalgrenzabschnitts 13b gebildete Innenwinkel wird, die Differenz zwischen der Länge des äußeren Kanalgebiet-Grenzabschnitts 14b und der Länge des inneren Kanalgebiet-Grenzabschnitts 14a kleiner, und die Breite des Gebiets, durch das der Strom Id zu fließen versucht, wird größer. Dann, wie in 7 gezeigt, wenn der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b parallel zueinander sind, wird die Differenz zwischen der Länge des äußeren Kanalgebiet-Grenzabschnitts 14b und der Länge des inneren Kanalgebiet-Grenzabschnitts 14a aufgehoben, und die Breite des Gebiets, durch den der Strom zu fließen versucht, wird am breitesten. Das heißt, die Konzentration des Stroms Id in der Nähe eines inneren Kanalgebiet-Grenzabschnitts 114a in der existierenden Struktur kann verringert werden und die effektive Kanalbreite (W) des Feldeffekttransistors Q kann im Vergleich zu der existierenden Fall erhöht werden. Dann ist es gemäß der Halbleitervorrichtung 1 gemäß dieser ersten Ausführungsform, da die effektive Kanalbreite (W) erhöht werden kann, möglich, eine Beeinträchtigung von Eigenschaften des Feldeffekttransistors Q aufgrund eines Kurzkanaleffekts zu unterdrücken.
  • Ferner sind in dieser ersten Ausführungsform der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b einander parallel zugewandt, wobei sie das Kanalgebiet 6 einschließen. Daher ist es im Vergleich zu dem Fall, in dem der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b einander zugewandt sind, wobei sie das Kanalgebiet 6 einschließen, aber nicht parallel zueinander sind, möglich, die effektive Kanalbreite (W) des Feldeffekttransistors Q weiter zu vergrößern und ferner eine Beeinträchtigung der Eigenschaften des Feldeffekttransistors Q aufgrund eines Kurzkanaleffekts zu unterdrücken.
  • <<Modifiziertes Beispiel>>
  • <Erstes und zweites modifiziertes Beispiel>
  • In der oben erwähnten ersten Ausführungsform wurde der Fall, in dem der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b parallel zueinander sind, als die Konfiguration beschrieben, bei der der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b einander zugewandt sind, wobei sie das Kanalgebiet 6 einschließen. Die vorliegende Technologie ist jedoch nicht auf die Konfiguration der oben erwähnten ersten Ausführungsform beschränkt.
  • Beispielsweise kann als die Konfiguration, bei der der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b einander zugewandt sind, wobei sie das Kanalgebiet 6 einschließen, der erste Kanalgrenzabschnitt 13a orthogonal zu der Erstreckungsrichtung (X-Richtung) des ersten Abschnitt 4a des aktiven Gebiets 4 sein, und der zweite Kanalgrenzabschnitt 13b kann in Bezug auf die Erstreckungsrichtung (Y-Richtung) des zweiten Abschnitts 4b des aktiven Gebiets 4 geneigt sein, wie in 15A gemäß einem ersten modifizierten Beispiel gezeigt.
  • Ferner kann als die Konfiguration, bei der der erste Kanalgrenzabschnitt 13a und der zweite Kanalgrenzabschnitt 13b einander zugewandt sind, wobei sie das Kanalgebiet 6 einschließen, der erste Kanalgrenzabschnitt 13a in Bezug auf die Erstreckungsrichtung (X-Richtung) des ersten Abschnitt 4a des aktiven Gebiets 4 geneigt sein, und der zweite Kanalgrenzabschnitt 13b kann orthogonal zu der Erstreckungsrichtung (Y-Richtung) des zweiten Abschnitts 4b des aktiven Gebiets 4 geneigt sein, wie in 15B gemäß einem zweiten modifizierten Beispiel gezeigt.
  • Kurz gesagt kann einer des ersten Kanalgrenzabschnitts 13a und des zweiten Kanalgrenzabschnitts 13b orthogonal zu der Erstreckungsrichtung (X-Richtung) des aktiven Gebiets 4 sein und der andere kann in Bezug auf die Erstreckungsrichtung (Y-Richtung) des aktiven Gebiets 4 geneigt sein.
  • Außerdem kann in dem ersten modifizierten Beispiel und dem zweiten modifizierten Beispiel die effektive Kanalbreite (W) des Feldeffekttransistors Q ähnlich wie bei der oben erwähnten ersten Ausführungsform vergrößert werden. Ferner ist es möglich, eine Beeinträchtigung der Eigenschaften des Feldeffekttransistors Q aufgrund eines Kurzkanaleffekts zu unterdrücken.
  • <Drittes und viertes modifiziertes Beispiel>
  • Ferner ist, obgleich der Fall, in dem die Gate-Elektrode 8 in einer quadratischen planaren Struktur ausgebildet ist, in der oben erwähnten ersten Ausführungsform beschrieben wurde, die Form nicht auf die in der ersten Ausführungsform beschränkt. Beispielsweise kann die Gate-Elektrode 8 eine Form aufweisen, bei der abgeschrägte Abschnitte an den zwei Ecken, die sich an der Außenseite der Ecke 4c befinden, bereitgestellt sind, wie in 16A gemäß einem dritten modifizierten Beispiel gezeigt.
  • Ferner kann in der Gate-Elektrode 8 jede der zwei Ecken, die sich an der Außenseite der Ecke 4c befinden, eine runde Form aufweisen, wie in 16B gemäß einem vierten modifizierten Beispiel gezeigt, oder sie kann eine Bogenform aufweisen.
  • <Fünftes modifiziertes Beispiel>
  • Ferner kann, obgleich der Fall, in dem die planare Form des äußeren Kanalgebiet-Grenzabschnitts 14b eine rechtwinklige Form ist, in der oben erwähnten ersten Ausführungsform beschrieben wurde, die planare Form des äußeren Kanalgebiet-Grenzabschnitts 14b ferner eine runde Form sein oder eine Bogenform sein, wie beispielsweise in 16C gemäß einem fünften modifizierten Beispiel gezeigt.
  • <Andere modifizierte Beispiele>
  • In der oben erwähnten ersten Ausführungsform wurde die Konfiguration beschrieben, bei der das Kanalgebiet 6 und das Paar von Hauptelektrodengebieten 12a und 12b des Feldeffekttransistors Q in der Halbleiterschicht 2 bereitgestellt sind. Die vorliegende Technologie ist jedoch nicht auf diese Konfiguration der ersten Ausführungsform beschränkt. Beispielsweise kann ein Wannengebiet in der Halbleiterschicht 2 bereitgestellt sein, und das Kanalgebiet 6 und das Paar von Hauptelektrodengebieten 12a und 12b des Feldeffekttransistors Q können innerhalb dieses Wannengebiets bereitgestellt sein. Ferner kann das Kanalgebiet 6 ein Wannengebiet zwischen dem Paar von Hauptelektrodengebieten 12a und 12b umfassen.
  • [Zweite Ausführungsform]
  • Eine Halbleitervorrichtung 1A gemäß einer zweiten Ausführungsform der vorliegenden Technologie hat grundsätzlich die gleiche Konfiguration wie die der Halbleitervorrichtung 1 gemäß der oben erwähnten ersten Ausführungsform, und die Konfiguration des Trenngebiets unterscheidet sich.
  • Das heißt, wie in 17 und 18 gezeigt, in dieser zweiten Ausführungsform, in dem Trenngebiet 3, das das aktive Gebiet 4 abgrenzt, umfasst ein Trenngebiet 3A, das in Kontakt mit der Innenseite des Kanalgebiets 6 ist, ein p-Halbleitergebiet 15, das in der Halbleiterschicht 2 bereitgestellt ist. Andere Konfigurationen sind denen in der oben erwähnten ersten Ausführungsform ähnlich.
  • Das Trenngebiet 3 auf der Außenseite des Kanalgebiets 6 (auf der Seite des äußeren Kanalgebiet-Grenzabschnitts 14b) hat eine Nutstruktur, in der ein Isolationsfilm innerhalb des Nutabschnitts eingebettet ist. Indes weist das Trenngebiet 3A auf der Außenseite des Kanalgebiets 6 (auf der Seite des inneren Kanalgebiet-Grenzabschnitts 14a) eine Sperrschicht-Trennstruktur auf, in der das Halbleitergebiet 15 in der Halbleiterschicht 2 bereitgestellt ist. Da in einer Nut-Trennstruktur ein Nutabschnitt in der Halbleiterschicht 2 gebildet wird, ist es wahrscheinlich, dass ein Leckpfad aufgrund einer von der mechanischen Bearbeitung stammenden Beschädigung in dem äußeren Kanalgebiet-Grenzabschnitt 14b auftritt. Dagegen ist bei der Sperrschicht-Trennstruktur, da sie durch Implantieren von Fremdstoffen als Ionen in die Halbleiterschicht 2 und anschließendes Durchführen einer Wärmebehandlung zum Aktivieren der Fremdstoffe darauf gebildet wird, die mechanische Beschädigung geringer im Vergleich zu der Nut-Trennstruktur, und es ist weniger wahrscheinlich, dass ein Leckpfad in dem inneren Kanalgebiet-Grenzabschnitt 14a auftritt. In dem Feldeffekttransistor Q, in dem die Gate-Elektrode 8 an der Ecke 4c des aktiven Gebiets 4 bereitgestellt ist, fließt der Strom Id mit stärkerem Bias zur Seite des inneren Kanalgebiet-Grenzabschnitts 14a als zur Seite des äußeren Kanalgebiet-Grenzabschnitts 14b.
  • Daher ist es gemäß der Halbleitervorrichtung 1A gemäß dieser zweiten Ausführungsform möglich, die effektive Kanalbreite (W) des Feldeffekttransistors Q zu vergrößern und ferner Schwankungen der Eigenschaften des Feldeffekttransistors Q aufgrund eines Leckpfads zu unterdrücken.
  • [Dritte Ausführungsform]
  • Eine Halbleitervorrichtung 1B gemäß einer dritten Ausführungsform der vorliegenden Technologie hat grundsätzlich die gleiche Konfiguration wie die der Halbleitervorrichtung 1 gemäß der oben erwähnten ersten Ausführungsform, und die Konfiguration des aktiven Gebiets unterscheidet sich.
  • Das heißt, wie in 19 gezeigt, umfasst die Halbleitervorrichtung 1B gemäß dieser dritten Ausführungsform ein aktives Gebiet 4K anstelle des in 1 gezeigten aktiven Gebiets 4. Dann umfasst die Halbleitervorrichtung 1B gemäß dieser dritten Ausführungsform zwei Feldeffekttransistoren Q1 und Q2, die in dem aktiven Gebiet 4K ausgebildet sind. Andere Konfigurationen sind denen in der oben erwähnten ersten Ausführungsform ähnlich.
  • Wie in 19 gezeigt, ist das aktive Gebiet 4K durch den Trenngebiet 3 in der Halbleiterschicht 2 abgegrenzt. Das aktive Gebiet 4K umfasst den ersten Abschnitt 4a, der sich in Draufsicht in einer Richtung erstreckt, und zwei zweite Abschnitte 4b1 und 4b2, die sich von diesem ersten Abschnitt 4a in der anderen Richtung, die die eine Richtung kreuzt, erstreckt. Von den beiden zweiten Abschnitten 4b1 und 4b erstreckt sich ein zweiter Abschnitt 4b1 von einer Endseite des ersten Abschnitts 4a1 in der anderen Richtung, die die eine Richtung kreuzt, und der andere zweite Abschnitt 4b2 erstreckt sich von der anderen Endseite des ersten Abschnitts 4a in der anderen Richtung, die die eine Richtung kreuzt. Bei dieser dritten Ausführungsform erstreckt sich der erste Abschnitt 4a in der X-Richtung und die beiden zweiten Abschnitte 4b1 und 4b2 erstrecken sich in der Y-Richtung. Dann sind der erste Abschnitt 4a und die beiden zweiten Abschnitte 4b1 und 4b2 orthogonal zueinander, und die zwei zweiten Abschnitte 4b1 und 4b2 sind einander zugewandt, wobei sie das Trenngebiet 3 einschließen. Das heißt, in dem aktiven Gebiet 4K gemäß dieser dritten Ausführungsform sind die zwei zweiten Abschnitte 4b1 und 4b2 mit dem ersten Abschnitt 4a verbunden, sodass sie sich über Ecken 4c1 bzw. 4c2 relativ biegen. Dann weist jede der Ecken 4c1 und 4c2 eine L-förmige planare Struktur auf. Dann weist das aktive Gebiet 4K eine U-förmige planare Struktur auf.
  • Jeder der zwei Feldeffekttransistoren Q1 und Q2 weist eine Konfiguration ähnlich der des Feldeffekttransistors Q gemäß der oben erwähnten ersten Ausführungsform auf. Dann ist die Gate-Elektrode 8 eines Feldeffekttransistors Q1 an einer Ecke 4c1 des aktiven Gebiets 4K angeordnet, und die Gate-Elektrode 8 des anderen Feldeffekttransistors Q2 ist in der anderen Ecke 4c2 des aktiven Gebiets 4K angeordnet.
  • In der Gate-Elektrode 8 des Feldeffekttransistors Q1 erstrecken sich die erste Seite 8a und die zweite Seite 8b, die auf einander gegenüberliegenden Seiten positioniert sind, parallel zueinander und sind in einem Winkel von 45 Grad in Bezug auf die jeweiligen Erstreckungsrichtungen (die X-Richtung und Y-Richtung) des ersten Abschnitts 4a und des einen zweiten Abschnitts 4b1 des aktiven Gebiets 4K geneigt.
  • In der Gate-Elektrode 8 des Feldeffekttransistors Q2 erstrecken sich die erste Seite 8a und die zweite Seite 8b, die auf einander gegenüberliegenden Seiten positioniert sind, parallel zueinander und sind in einem Winkel von 45 Grad in Bezug auf die jeweiligen Erstreckungsrichtungen (die X-Richtung und Y-Richtung) des ersten Abschnitts 4a und des anderen zweiten Abschnitts 4b2 des aktiven Gebiets 4K geneigt.
  • Die beiden Feldeffekttransistoren Q1 und Q2 teilen sich ein Hauptelektrodengebiet 12a und die anderen Hauptelektrodengebiete 12b1, 12b1 sind darin einzeln bereitgestellt. Die beiden Feldeffekttransistoren Q1 und Q2 können je nach Beschaltungsform in Reihenschaltung oder Parallelschaltung verwendet werden.
  • In jedem der Feldeffekttransistoren Q1 und Q2 ist der erste Kanalgrenzabschnitt 13a beispielsweise in einem Winkel von 45 Grad in Bezug auf die Erstreckungsrichtung (X-Richtung) des ersten Abschnitts 4a des aktiven Gebiets 4 geneigt, und der zweite Kanalgrenzabschnitt 13b ist beispielsweise in einem Winkel von 45 Grad in Bezug auf die Erstreckungsrichtung (Y-Richtung) des zweiten Abschnitts 4b1 und 4b2 des aktiven Gebiets 4 geneigt, ähnlich wie der Feldeffekttransistor Q gemäß der oben erwähnten ersten Ausführungsform, jedoch nicht darauf beschränkt. Dann sind unter Bezugnahme auf 6 die Länge A1 des inneren Kanalgebiet-Grenzabschnitts 14a und die Länge B1 des äußeren Kanalgebiet-Grenzabschnitts 14b äquivalent (A1=B1).
  • Auch bei der Halbleitervorrichtung 1B gemäß dieser dritten Ausführungsform können ähnliche Effekte wie bei der Halbleitervorrichtung 1 gemäß der oben erwähnten ersten Ausführungsform erzielt werden.
  • [Vierte Ausführungsform]
  • In dieser vierten Ausführungsform wird ein Beispiel, in dem die vorliegende Technologie auf eine Festkörperbildgebungsvorrichtung angewendet wird, die ein rückseitig beleuchteter CMOS(Complementary-MOS)-Bildsensor als eine Halbleitervorrichtung ist, unter Bezugnahme auf 20 bis 27 beschrieben. Es sei angemerkt, dass 24 eine schematische Draufsicht eines Hauptabschnitts ist, gesehen von der Seite einer ersten Oberfläche S1 einer in 23 gezeigten Halbleiterschicht 40.
  • <<Gesamtkonfiguration einer Festkörperbildgebungsvorrichtung>>
  • Zunächst wird die Gesamtkonfiguration einer Festkörperbildgebungsvorrichtung 1C beschrieben.
  • Wie in 20 gezeigt, umfasst die Festkörperbildgebungsvorrichtung 1C gemäß einer vierten Ausführungsform der vorliegenden Technologie hauptsächlich einen Halbleiterchip 20 mit einer quadratischen zweidimensionalen planaren Form in Draufsicht. Das heißt, die Festkörperbildgebungsvorrichtung 1C ist auf dem Halbleiterchip 20 montiert. Wie in 29 gezeigt, nimmt diese Festkörperbildgebungsvorrichtung 1C Bildlicht von einem Zielobjekt (einfallendes Licht 106) über eine optische Linse 102 auf, wandelt die Menge an einfallendem Licht 106, das auf der Bildgebungsoberfläche gebildet wird, für jedes Pixel in ein elektrisches Signal um und gibt das erhaltene Signal als Pixelsignal aus.
  • Wie in 20 gezeigt, weist der Halbleiterchip 20, auf dem die Festkörperbildgebungsvorrichtung 1C montiert ist, ein quadratisches Pixelgebiet 20A, das in der Mitte bereitgestellt ist, und ein peripheres Gebiet 20B, das außerhalb dieses Pixelgebiets 20A angeordnet ist, sodass es das Pixelgebiet 20A umgibt, in einer zweidimensionalen Ebene auf.
  • Das Pixelgebiet 2A ist beispielsweise eine Lichtempfangsfläche, die Licht empfängt, das durch die in 29 gezeigte optische Linse (optisches System) 102 gesammelt wird. Dann sind in dem Pixelgebiet 20A mehrere Pixel 23 in einer Matrix in einer zweidimensionalen Ebene angeordnet, die die X-Richtung und die Y-Richtung umfasst. Die Pixel 23 sind wiederholt in sowohl der X-Richtung als auch der Y-Richtung orthogonal zueinander in einer zweidimensionalen Ebene angeordnet.
  • Wie in 20 gezeigt, sind mehrere Bondpads 34 in dem peripheren Gebiet 20B angeordnet. Die mehreren Bondpads 34 sind beispielsweise auf den jeweiligen vier Seiten des Halbleiterchips 20 in einer zweidimensionalen Ebene angeordnet. Jedes der mehreren Bondpads 34 ist ein Eingabe/Ausgabe-Anschluss, der beim elektrischen Verbunden des Halbleiterchips 20 mit einer externen Vorrichtung verwendet wird.
  • Wie in 21 gezeigt, umfasst der Halbleiterchip 20 eine Logikschaltung 33 mit einer Vertikalansteuerungsschaltung 24, einer Spaltensignalverarbeitungsschaltung 25, einer Horizontalansteuerungsschaltung 26, einer Ausgangsschaltung 27, einer Steuerschaltung 28 und dergleichen. Die Logikschaltung 33 umfasst beispielsweise eine CMOS-Schaltung, die einen MOSFET vom n-Kanal-Leitfähigkeitstyp und einen MOSFET vom p-Kanal-Leitfähigkeitstyp umfasst.
  • Die Vertikalansteuerungsschaltung 24 umfasst beispielsweise ein Schieberegister. Die Vertikalansteuerungsschaltung 24 wählt sequenziell eine gewünschte Pixelansteuerungsleitung 30 aus und liefert Impulse zum Ansteuern der Pixel 23 an die ausgewählte Pixelansteuerungsleitung 30, um die jeweiligen Pixel 23 in Zeileneinheiten anzusteuern. Das heißt, die Vertikalansteuerungsschaltung 24 scannt sequenziell selektiv die jeweiligen Pixel 23 des Pixelgebiets 20A in Zeileneinheiten in der vertikalen Richtung und liefert das Pixelsignal von jedem der Pixel 23 basierend auf den Signalladungen, die durch die fotoelektrische Umwandlungsvorrichtung des Pixels 23 gemäß der empfangenen Lichtmenge erzeugt werden, über eine vertikale Signalleitung 31 an die Spaltensignalverarbeitungsschaltung 25.
  • Die Spaltensignalverarbeitungsschaltung 25 ist zum Beispiel für jede Spalte der Pixel 23 angeordnet und führt eine Signalverarbeitung wie etwa eine Rauschentfernung an den von den Pixeln 23 in einer Zeile ausgegebenen Signalen für jede Pixelspalte durch. Beispielsweise führt die Spaltensignalverarbeitungsschaltung 25 eine Signalverarbeitung wie etwa CDS (Correlated Double Sampling: Korrelierte Doppelabtastung) zum Entfernen von pixelspezifischem Rauschen mit festem Muster und eine AD(Analog-Digital)-Umwandlung durch.
  • Die Horizontalansteuerungsschaltung 26 umfasst beispielsweise ein Schieberegister. Die Horizontalansteuerungsschaltung 26 gibt sequenziell einen Horizontalscanimpuls an die Spaltensignalverarbeitungsschaltung 25 aus, um jede der Spaltensignalverarbeitungsschaltungen 25 der nacheinander auszuwählen, und bewirkt, dass jede der Spaltensignalverarbeitungsschaltungen 25 das Pixelsignal, an dem eine Signalverarbeitung durchgeführt wurde, an eine horizontale Signalleitung 32 ausgibt.
  • Die Ausgangsschaltung 27 führt eine Signalverarbeitung an dem Pixelsignal durch, das sequenziell von jeder der Spaltensignalverarbeitungsschaltungen 25 über die horizontale Signalleitung 32 geliefert wird, und gibt das Pixelsignal aus. Als Signalverarbeitung können beispielsweise Pufferung, Schwarzpegeleinstellung, Spaltenvariationskorrektur, verschiedene Arten von Signalverarbeitung und dergleichen verwendet werden.
  • Die Steuerschaltung 28 erzeugt auf Grundlage eines Vertikalsynchronisationssignals ein Horizontalsynchronisationssignal und ein Master-Taktsignal, ein Taktsignal und ein Steuersignal, die als Referenz für die Operationen der Vertikalansteuerungsschaltung 24, der Spaltensignalverarbeitungsschaltung 25, der Horizontalansteuerungsschaltung 26 und dergleichen dienen. Dann gibt die Steuerschaltung 28 das erzeugte Taktsignal und das erzeugte Steuersignal an die Vertikalansteuerungsschaltung 24, die Spaltensignalverarbeitungsschaltung 25, die Horizontalansteuerungsschaltung 26 und dergleichen aus.
  • <Schematische Konfiguration einer Pixeleinheit>
  • Eine Pixeleinheit PU, die in 22 und 24 gezeigt ist, ist in dem Pixelgebiet 20A ausgebildet. Die Pixeleinheit PU umfasst die mehreren Pixel 23 und mehrere Ausleseschaltungen 35, die für jedes Pixel 23 der mehreren Pixel 23 bereitgestellt sind. In dieser vierten Ausführungsform umfasst die Pixeleinheit PU beispielsweise vier Pixel 23 (23a, 23b, 23c, 23d), die in einem 2×2-Array in den jeweiligen Richtungen der X-Richtung und der Y-Richtung in Draufsicht angeordnet sind, und vier Ausleseschaltungen 35 (35a, 35b, 35c, 35d), die für jedes der vier Pixel 23 bereitgestellt sind. Obgleich 22 eine Pixeleinheit PU veranschaulicht und 24 zwei Pixeleinheiten PU veranschaulicht, sind die Pixeleinheiten PU wiederholt in den jeweiligen Richtungen der X-Richtung und der Y-Richtung in dem Pixelgebiet 20A angeordnet.
  • Wie in 22 gezeigt, umfasst jedes der zwei Pixel 23a und 23b der vier Pixel 23 eine fotoelektrische Umwandlungsvorrichtung PD, einen Übertragungstransistor TR, der mit dieser fotoelektrischen Umwandlungsvorrichtung PD verbunden ist, und eine Ladungshaltegebiet (Floating Diffusion) FD, das die von der fotoelektrischen Umwandlungsvorrichtung PD über diesen Übertragungstransistor TR ausgegebenen Signalladungen vorübergehend hält. Dann umfasst jedes der verbleibenden zwei Pixel 23c und 23d die fotoelektrische Umwandlungsvorrichtung PD, den mit dieser fotoelektrischen Umwandlungsvorrichtung PD verbundenen Übertragungstransistor TR und das Ladungshaltegebiet FD, das die von der fotoelektrischen Umwandlungsvorrichtung PD über diesen Übertragungstransistor TR ausgegebenen Signalladungen vorübergehend hält.
  • Der Übertragungstransistor TR der vier Pixel 23 hat eine vertikale Gate-Struktur, bei der sich eine unten beschriebene Gate-Elektrode 8M in Tiefenrichtung der Halbleiterschicht 40 erstreckt (siehe 25 und 23). Dann umfasst der Übertragungstransistor TR beispielsweise einen MOSFET. Ferner kann als Übertragungstransistor TR ein MISFET verwendet werden. Das Ladungshaltegebiet FD umfasst das unten beschriebene Hauptelektrodengebiet 12a. Der Übertragungstransistor TR weist ähnlich wie der in der Ausleseschaltung 35 enthaltene Transistor ein Paar von Hauptelektrodengebieten auf.
  • Wie in 22 gezeigt, weist die fotoelektrische Umwandlungsvorrichtung PD in den zwei Pixeln 23a und 23b eine Kathodenseite, die elektrisch mit einem Hauptelektrodengebiet des Übertragungstransistors TR verbunden ist, und eine Anodenseite, die elektrisch mit einer Referenzpotenzialleitung (z. B. einer Masseleitung) Vss verbunden ist. Das andere Hauptelektrodengebiet des Übertragungstransistors TR ist elektrisch mit dem Ladungshaltegebiet FD verbunden, und die Gate-Elektrode des Übertragungstransistors TR ist elektrisch mit einer ersten Übertragungstransistoransteuerungsleitung 30a der Pixelansteuerungsleitungen 30 verbunden.
  • Wie in 22 gezeigt, weist die fotoelektrische Umwandlungsvorrichtung PD in den zwei Pixeln 23c und 23d eine Kathodenseite, die elektrisch mit dem Hauptelektrodengebiet des Übertragungstransistors TR verbunden ist, und eine Anodenseite, die elektrisch mit der Referenzpotenzialleitung (z. B. einer Masseleitung) Vss verbunden ist. Das andere Hauptelektrodengebiet des Übertragungstransistors TR ist elektrisch mit dem Ladungshaltegebiet FD verbunden, und die Gate-Elektrode des Übertragungstransistors TR ist elektrisch mit einer zweiten Übertragungstransistoransteuerungsleitung 30b der Pixelansteuerungsleitungen 30 verbunden.
  • Jede der vier Ausleseschaltungen 35 liest einzeln die in jeder der vier fotoelektrischen Umwandlungsvorrichtungen PD erzeugten Signalladungen.
  • Von den vier Ausleseschaltungen 35 weisen drei Ausleseschaltungen 35b, 35c und 35d ähnliche Schaltungskonfigurationen auf, und die eine verbleibende Ausleseschaltung 35a weist eine andere Schaltungskonfiguration auf. Insbesondere umfasst jede der drei Ausleseschaltungen 35b, 35c und 35d als mehrere Transistoren einen Verstärkertransistor AMP und einen Auswahltransistor SEL. Dann umfasst die eine Ausleseschaltung 35a als mehrere Transistoren den Verstärkertransistor AMP, den Auswahltransistor SEL und einen Rücksetztransistor RTR. Diese Transistoren (AMP, SEL und RST) haben unterschiedliche Größen, weisen jedoch eine ähnliche Konfiguration wie der Feldeffekttransistor Q gemäß der oben erwähnten ersten Ausführungsform auf. Das heißt, in dieser vierten Ausführungsform wird die vorliegende Technologie auf jeden der Transistoren AMP, SEL und RST, die in der Ausleseschaltung 35 enthalten sind, angewendet.
  • In den vier Ausleseschaltungen 35 (35a, 35b, 35c und 35d) ist ein Hauptelektrodengebiet des Verstärkertransistors AMP elektrisch mit einem Hauptelektrodengebiet des Auswahltransistors SEL verbunden, und das andere Hauptelektrodengebiet ist elektrisch mit der Stromversorgungsleitung Vdd verbunden. Dann ist die Gate-Elektrode des Verstärkertransistors AMP einzeln elektrisch mit dem Ladungshaltegebiet FD des entsprechenden Pixels 23 (23a, 23b, 23c, 23d) verbunden.
  • In den vier Ausleseschaltungen 35 (35a, 35b, 35c und 35d) ist das eine Hauptelektrodengebiet des Auswahltransistors SEL elektrisch mit dem einen Hauptelektrodengebiet des Verstärkertransistors AMP verbunden, und das andere Hauptelektrodengebiet ist elektrisch mit der vertikalen Signalleitung 31 (VSL) verbunden. Dann ist die Gate-Elektrode des Auswahltransistors SEL elektrisch mit einer Auswahltransistoransteuerungsleitung 30c der Pixelansteuerungsleitungen 30 verbunden.
  • Ein Hauptelektrodengebiet des Rücksetztransistors RST der einen Ausleseschaltung 35a ist elektrisch mit der Gate-Elektrode des Verstärkertransistors AMP jeder der vier Ausleseschaltungen 35 (35a, 35b, 35c und 35d) und dem Ladungshaltegebiet FD jedes der vier Pixel 23 (23a, 23b, 23c und 23d) verbunden, und das andere Hauptelektrodengebiet ist elektrisch mit der Stromversorgungsleitung Vdd verbunden. Dann ist die Gate-Elektrode des Rücksetztransistors RST elektrisch mit einer Rücksetztransistoransteuerungsleitung 30d der Pixelansteuerungsleitungen 30 verbunden.
  • In einer Pixeleinheit PU überträgt der Übertragungstransistor TR jedes Pixels 23 bei Einschalten die Signalladungen der fotoelektrischen Umwandlungsvorrichtung PD zu dem Ladungshaltegebiet FD. Der Rücksetztransistor RST setzt bei Einschalten das Signalpotenzial des Ladungshaltegebiets FD jedes der vier Pixel 23 auf das Potenzial der Stromversorgungsleitung Vdd zurück. Der Auswahltransistor SEL jedes Pixels 23 steuert den Ausgabezeitpunkt des Pixelsignals von jeder Ausleseschaltung 35.
  • Der Verstärkertransistor AMP jeder Ausleseschaltung 35 erzeugt als Pixelsignal ein Signal einer Spannung, die dem Pegel der in dem Ladungshaltegebiet FD gehaltenen Signalladungen entspricht. Der Verstärkertransistor AMP bildet einen Source-Folger-Verstärker und gibt ein Pixelsignal mit einer Spannung aus, die dem Pegel der in der fotoelektrischen Umwandlungsvorrichtung PD erzeugten Signalladungen entspricht. Der Verstärkertransistor AMP verstärkt, wenn der Auswahltransistor SEL eingeschaltet ist, die Signalladungen des Ladungshaltegebiets FD und gibt eine den Signalladungen entsprechende Spannung über die vertikale Signalleitung 31 an die Spaltensignalverarbeitungsschaltung 25 aus. Das heißt, die Ausleseschaltung 35 gibt ein Pixelsignal basierend auf den von der fotoelektrischen Umwandlungsvorrichtung PD des Pixels 23 ausgegebenen Signalladungen aus.
  • <Spezifische Konfiguration einer Festkörperbildgebungsvorrichtung>
  • Wie in 23 gezeigt, umfasst der Halbleiterchip 20 die Halbleiterschicht 40, in der mehrere fotoelektrische Umwandlungseinheiten 43 bereitgestellt sind, und eine Farbfilterschicht 64, die auf der Seite der Lichteinfallsfläche angeordnet ist, die die Seite einer zweiten Oberfläche S2 ist, der ersten Oberfläche S1 und der zweiten Oberfläche S2, die auf einander gegenüberliegenden Seiten in der Dickenrichtung dieser Halbleiterschicht 40 angeordnet sind.
  • Ferner umfasst der Halbleiterchip 20 ferner mehrere Mikrolinsen 65 (On-Chip-Linse, Wafer-Linse), die auf der Seite der Lichteinfallsfläche der Farbfilterschicht 64 (Seite gegenüber der Seite der Halbleiterschicht 40) angeordnet sind.
  • Ferner umfasst der Halbleiterchip 20 ferner eine mehrschichtige Verdrahtungsschicht 50, die auf der Seite der ersten Oberfläche S1 der Halbleiterschicht 40 angeordnet ist, und ein Trägersubstrat 59, das auf der Seite angeordnet ist, die der Seite der Halbleiterschicht 40 dieser mehrschichtigen Verdrahtungsschicht 50 gegenüberliegt.
  • Hier wird die erste Oberfläche S1 der Halbleiterschicht 40 auch als eine Elementbildungsoberfläche oder eine Hauptoberfläche bezeichnet, und die zweite Oberfläche S2 wird in einigen Fällen als eine Lichteinfallsfläche oder eine hintere Oberfläche bezeichnet.
  • Die Halbleiterschicht 40 umfasst beispielsweise ein n-Halbleitersubstrat, das aus einkristallinem Silizium gebildet ist. Jede fotoelektrische Umwandlungseinheit 43 der mehreren fotoelektrischen Umwandlungseinheiten 43 ist in einer Matrix entsprechend dem Pixel 23 der mehreren Pixel 23 in dem Pixelgebiet 20A angeordnet. Dann wird jede fotoelektrische Umwandlungseinheit 43 durch ein in der Halbleiterschicht 40 bereitgestelltes Fotoelektrische-Umwandlungseinheit-Trenngebiet 42 abgegrenzt. Das Fotoelektrische-Umwandlungseinheit-Trenngebiet 42 erstreckt sich von der Seite der ersten Oberfläche S1 der Halbleiterschicht 40 zu der Seite der zweiten Oberfläche S2, um die zueinander benachbarten fotoelektrischen Umwandlungseinheiten 43 elektrisch und optisch voneinander zu trennen. Das Fotoelektrische-Umwandlungseinheit-Trenngebiet 42 kann zum Beispiel eine einschichtige Struktur, die einen Siliziumoxidfilm umfasst, oder eine dreischichtige Struktur, in der beide Seiten eines Metallfilms durch einen Isolierfilm eingeschlossen sind, aufweisen. Die fotoelektrische Umwandlungseinheit 43 erzeugt Signalladungen entsprechend der einfallenden Lichtmenge und akkumuliert die erzeugten Signalladungen.
  • Ein Wannengebiet 41, das beispielsweise ein p-Halbleitergebiet umfasst, ist in jeder fotoelektrischen Umwandlungseinheit 43 der mehreren fotoelektrischen Umwandlungseinheiten 43 ausgebildet. Ferner ist die in 22 gezeigte fotoelektrische Umwandlungsvorrichtung PD in jeder fotoelektrischen Umwandlungseinheit 43 der mehreren fotoelektrischen Umwandlungseinheiten 43 ausgebildet. Als fotoelektrische Umwandlungsvorrichtung PD wird beispielsweise ein Avalanche-Fotodioden(APD)-Element gebildet. Das heißt, in dem Pixelgebiet 20A sind mehrere Pixel 23, die jeweils die in der Halbleiterschicht 40 eingebettete fotoelektrische Umwandlungseinheit 43 umfassen, in einer Matrix (zweidimensionalen Matrix) angeordnet.
  • Die mehrschichtige Verdrahtungsschicht 50 ist auf der Seite der ersten Oberfläche S1 gegenüber der Seite der Lichteinfallsfläche (zweite Oberfläche S2) der Halbleiterschicht 40 angeordnet und umfasst einen Zwischenschicht-Isolierfilm 51 und einen Draht 52 mit mehreren über den Zwischenschicht-Isolierfilm 51 gestapelten Schichten. Der Übertragungstransistor TR und die mehreren Transistoren (AMP, SEL und RST), die in der Ausleseschaltung 35 enthalten sind, werden über den Draht 52, der mehrere Schichten umfasst, angesteuert. Da die mehrschichtige Verdrahtungsschicht 50 auf der Seite der Halbleiterschicht 40 gegenüber der Seite der Lichteinfallsfläche (der Seite der zweiten Oberfläche S2) angeordnet ist, kann das Layout des Drahts 52 frei festgelegt werden.
  • Die Farbfilterschicht 64 ist hauptsächlich in einem effektiven Pixelgebiet des Pixelgebiets 20A bereitgestellt. Die Farbfilterschicht 64 umfasst beispielsweise einen roten (R) ersten Farbfilterabschnitt 64a, einen grünen (G) zweiten Farbfilterabschnitt 64b und einen blauen (B) dritten Farbfilterabschnitt 64c. Der erste bis dritte Farbfilterabschnitt 64a bis 64c sind in einer Matrix entsprechend den jeweiligen Pixeln 23 der mehreren Pixel 23 angeordnet. Der rote (R) erste Farbfilterabschnitt 64a, der grüne (G) zweite Farbfilterabschnitt 64b und der blaue (B) dritte Farbfilterabschnitts 64c sind jeweils dazu ausgelegt, zu bewirken, dass eine Wellenlänge von durch die fotoelektrische Umwandlungseinheit 43 zu empfangendem einfallenden Licht übertragen wird, und zu bewirken, dass das übertragene einfallende Licht in die fotoelektrische Umwandlungseinheit 43 eintritt.
  • Jede Mikrolinse 65 der mehreren Mikrolinsen 65 ist in einer Matrix entsprechend jedem Pixel 23 der mehreren Pixeln 23, d. h. jeder fotoelektrischen Umwandlungseinheit 43 der mehreren fotoelektrischen Umwandlungseinheiten 43, in dem Pixelgebiet 20A angeordnet. Die Mikrolinse 65 sammelt Bestrahlungslicht und bewirkt, dass das gesammelte Licht über effizient die Farbfilterschicht 64 in die fotoelektrische Umwandlungseinheit 43 der Halbleiterschicht 40 eintritt. Die mehreren Mikrolinsen 65 bilden ein Mikrolinsenarray auf der Seite der Lichteinfallsfläche der Farbfilterschicht 64. Die Mikrolinse 65 ist beispielsweise aus einem Material wie Styrol ausgebildet.
  • Das Trägersubstrat 59 ist auf der Oberfläche der mehrschichtigen Verdrahtungsschicht 50 auf der Seite bereitgestellt, die der der Halbleiterschicht 40 zugewandten Seite gegenüberliegt. Das Trägersubstrat 59 ist ein Substrat zum Erzielen der Festigkeit der Halbleiterschicht 40 in der Herstellungsphase der der Festkörperbildgebungsvorrichtung 1C. Als Material des Stützsubstrats 59 kann zum Beispiel Silizium (Si) verwendet werden.
  • Ein Planarisierungsfilm 61, ein Lichtabschirmungsfilm 62 und ein Klebefilm 63 sind in dieser Reihenfolge von der Seite der Halbleiterschicht 40 zwischen der Halbleiterschicht 40 und der Farbfilterschicht 64 gestapelt.
  • Der Planarisierungsfilm 61 bedeckt die gesamte Lichteinfallsflächenseite der Halbleiterschicht 40 in dem Pixelgebiet 20A, sodass die Lichteinfallsflächenseite der Halbleiterschicht 40 eine flache Oberfläche ohne Vertiefungen und Vorsprünge aufweist. Als Planarisierungsfilm 61 kann beispielsweise ein Siliziumoxid(SiO2)-Film verwendet werden.
  • Der Lichtabschirmungsfilm 62 weist eine gitterartiges planare Struktur auf, wobei die planare Struktur in Draufsicht die Lichtempfangsflächenseite jeder der mehreren fotoelektrischen Umwandlungseinheiten 43 so öffnet, dass Licht eines vorbestimmten Pixels 23 nicht in das benachbarte Pixel 23 eindringt. Als dieser Lichtabschirmungsfilm 62 wird beispielsweise ein Wolfram(W)-Film verwendet.
  • Der Klebefilm 63 ist zwischen dem Planarisierungsfilm 61 und der Farbfilterschicht 64 und zwischen dem Lichtabschirmungsfilm 62 und der Farbfilterschicht 64 angeordnet und verstärkt hauptsächlich die Haftung zwischen dem Lichtabschirmungsfilm 62 und der Farbfilterschicht 64. Als Klebefilm 63 wird beispielsweise ein Siliziumoxidfilm verwendet.
  • Wie in 23 und 24 gezeigt, ist ein aktives Gebiet 4M, das durch das Trenngebiet 3 abgegrenzt ist, auf der Seite der ersten Oberfläche S1 der Halbleiterschicht 40 bereitgestellt. Das aktive Gebiet 4M ist für jedes Pixel 23 bereitgestellt.
  • Wie in 24 und 25 gezeigt, sind in dem aktiven Gebiet 4M des Pixels 23a die in der Ausleseschaltung 35a enthaltenen Transistoren (AMP, SEL und RST) ausgebildet, und der Übertragungstransistor TR des Pixels 23a ist ausgebildet. In dem aktiven Gebiet 4M jedes der Pixel 23b, 23c bzw. 23d sind die Transistoren (AMP und SEL), die in den Ausleseschaltungen 35b, 35c und 35d enthalten sind, einzeln ausgebildet, und die Übertragungstransistoren TR der Pixel 23b, 23c und 23d sind einzeln ausgebildet. In diesen Transistoren (AMP, SEL und RST) sind das Kanalgebiet 6 und das Paar von Hauptelektrodengebieten 12a und 12b in dem Wannenbereich 41 bereitgestellt.
  • Wie in 25 gezeigt, umfasst das aktive Gebiet 4M zwei erste Abschnitte 4a1 und 4a2, die sich in der X-Richtung erstrecken und voneinander getrennt und einander in der Y-Richtung zugewandt sind, und die zwei zweiten Abschnitte 4b1 und 4b2, die sich in der Y-Richtung erstrecken und voneinander getrennt und einander in der X-Richtung zugewandt sind. Eine Endseite des zweiten Abschnitts 4b1 ist über die Ecke 4c1 mit einer Endseite des ersten Abschnitts 4a1 verbunden, sodass sie sich relativ biegt, und die andere Endseite ist über eine Ecke 4c3 mit einer Endseite des ersten Abschnitts 4a2 verbunden, sodass sie sich relativ biegt. Eine Endseite des zweiten Abschnitts 4b2 ist über die Ecke 4c2 mit der anderen Endseite des ersten Abschnitts 4a1 verbunden, und die andere Endseite ist von der anderen Endseite des ersten Abschnitts 4a2 getrennt und abgeschlossen. Das heißt, das aktive Gebiet 4M gemäß dieser vierten Ausführungsform weist eine C-förmige planare Struktur auf.
  • Wie in 25 gezeigt, umfassen planare Strukturen des aktiven Gebiets 4M des Pixels 23a und des aktiven Gebiets 4M des Pixels 23b umgekehrte Strukturen mit der Grenze zwischen dem Pixel 23a und dem Pixel 23b als Spiegelachse. Ferner umfassen planare Strukturen des aktiven Gebiets 4M des Pixels 23b und des aktiven Gebiets 4M des Pixels 23d umgekehrte Strukturen mit der Grenze zwischen dem Pixel 23b und dem Pixel 23d als Spiegelachse. Ferner umfassen planare Strukturen des aktiven Gebiets 4M des Pixels 23d und des aktiven Gebiets 4M des Pixels 23c umgekehrte Strukturen mit der Grenze zwischen dem Pixel 23d und dem Pixel 23c als Spiegelachse. Dann umfassen planare Strukturen des aktiven Gebiets 4M des Pixels 23c und des aktiven Gebiets 4M des Pixels 23a umgekehrte Strukturen mit der Grenze zwischen dem Pixel 23c und dem Pixel 23a als Spiegelachse.
  • Wie in 25 und 26 gezeigt, ist bezüglich der in dem aktiven Gebiet 4M des Pixels 23a ausgebildeten Transistoren (AMP, SEL, RST und TR) der Verstärkertransistor AMP an der Ecke 4c1 des aktiven Gebiets 4M angeordnet, der Auswahltransistor SEL an der Ecke 4c2 des aktiven Gebiets 4M angeordnet und der Rücksetztransistor RST an der Ecke 4c3 des aktiven Gebiets 4M angeordnet. Dann ist der Übertragungstransistor TR in dem ersten Abschnitt 4a2 des aktiven Gebiets 4 angeordnet.
  • Wie in 26 gezeigt, erstrecken sich in der Gate-Elektrode 8 des Verstärkungstransistors AMP die erste Seite 8a und die zweite Seite 8b, die auf einander gegenüberliegenden Seiten positioniert sind, parallel zueinander und sind in einem Winkel von 45 Grad in Bezug auf die jeweiligen Erstreckungsrichtungen (die X-Richtung und die Y-Richtung) des ersten Abschnitts 4a1 und des zweiten Abschnitts 4b1 des aktiven Gebiets 4M geneigt.
  • In der Gate-Elektrode 8 des Auswahltransistors SEL erstrecken sich die erste Seite 8a und die zweite Seite 8b, die auf einander gegenüberliegenden Seiten positioniert sind, parallel zueinander und sind in einem Winkel von 45 Grad in Bezug auf die jeweiligen Erstreckungsrichtungen (die X-Richtung und Y-Richtung) des ersten Abschnitts 4a1 und des zweiten Abschnitts 4b2 des aktiven Gebiets 4M geneigt.
  • In der Gate-Elektrode 8 des Rücksetztransistors RST erstrecken sich die erste Seite 8a und die zweite Seite 8b, die auf einander gegenüberliegenden Seiten positioniert sind, parallel zueinander und sind in einem Winkel von 45 Grad in Bezug auf die jeweiligen Erstreckungsrichtungen (die X-Richtung und Y-Richtung) des ersten Abschnitts 4a2 und des zweiten Abschnitts 4b1 des aktiven Gebiets 4M geneigt.
  • Der Verstärkertransistor AMP und der Auswahltransistor SEL teilen sich das Hauptelektrodengebiet 12a. Der Verstärkertransistor AMP und der Rücksetztransistor RST teilen sich das Hauptelektrodengebiet 12b. Der Rücksetztransistor RST und der Übertragungstransistor TR teilen sich das Hauptelektrodengebiet 12a. Dann wird in dem Auswahltransistor SEL und dem Übertragungstransistor TR das entsprechende Hauptelektrodengebiet 12b einzeln bereitgestellt.
  • Wie in 26 gezeigt, ist in dem Verstärkertransistor AMP, dem Auswahltransistor SEL und dem Rücksetztransistor RST jeweils der erste Kanalgrenzabschnitt 13a beispielsweise in einem Winkel von 45 Grad in Bezug auf die Erstreckungsrichtung (X-Richtung) der ersten Abschnitte 4a1 und 4a2 des aktiven Gebiets 4M geneigt, und der zweite Kanalgrenzabschnitt 13b ist beispielsweise in einem Winkel von 45 Grad in Bezug auf die Erstreckungsrichtung (Y-Richtung) der zweiten Abschnitte 4b1 und 4b2 des aktiven Gebiets 4M geneigt, ähnlich wie der Feldeffekttransistor Q gemäß der oben erwähnten ersten Ausführungsform, jedoch nicht darauf beschränkt. Dann sind die Länge A1 des inneren Kanalgebiet-Grenzabschnitts 14a und die Länge B1 des äußeren Kanalgebiet-Grenzabschnitts 14b gleich (A1=B1).
  • Wie in 25 und 27 gezeigt, sind der Verstärkertransistor AMP, der Auswahltransistor SEL und der Rücksetztransistor RST, die in dem Pixel 23b ausgebildet sind, in dem aktiven Gebiet 4 in einer ähnlichen Anordnung wie der des Verstärkertransistors AMP, des Auswahltransistors SEL und des Rücksetztransistors RST in dem in 26 gezeigten Pixel 23a bereitgestellt. Dann sind auch die in jedem der Pixel 23c und 23d ausgebildeten Transistoren (AMP, SEL und TR) in dem aktiven Gebiet 4M in einer ähnlichen Anordnung wie die der Transistoren (AMP, SEL und TR) in dem Pixel 23a bereitgestellt. Aus diesem Grund wird auf die Beschreibung der Anordnung der Transistoren (AMP, SEL und TR) in den Pixeln 23b, 23c und 23d verzichtet.
  • Das Hauptelektrodengebiet 12a sowohl des Übertragungstransistors TR als auch des Rücksetztransistors RST in dem in 26 gezeigten Pixel 23a fungiert als das Ladungshaltegebiet FD. Das Hauptelektrodengebiet 12a des Übertragungstransistors TR in dem in 27 gezeigten Pixel 23b fungiert als das Ladungshaltegebiet FD. Dann ist, wie in 25 gezeigt, dieses Hauptelektrodengebiet 12a sowohl des Übertragungstransistors TR als auch des Rücksetztransistors RST über einen Relaisdraht 53 elektrisch mit der Gate-Elektrode 8 des Verstärkertransistors AMP verbunden. Dann umfassen in der Pixeleinheit PU die Verstärkertransistoren AMP der benachbarten vier Pixel 23 (23a, 23b, 23c und 23d) die jeweiligen Gate-Elektroden 8, die einstückig ausgebildet sind. Die jeweiligen Gate-Elektroden 8 sind an dem Grenzpunkt integriert, an dem die vier Pixel 23a, 23b, 23c und 23d benachbart zueinander sind, um eine X-förmige planare Struktur zu bilden. Der Relaisdraht 53 ist in der mehrschichtigen Verdrahtungsschicht 50 bereitgestellt.
  • Wie in 24 und 25 gezeigt, umfassen in den zwei Pixeleinheiten PU und PU die Auswahltransistoren SEL der vier Pixel 23 (23a, 23b, 23c und 23d), die benachbart zueinander sind, die jeweiligen Gate-Elektroden 8, die einstückig ausgebildet sind. Die jeweiligen Gate-Elektroden 8 sind an dem Grenzpunkt integriert, an dem die vier Pixel 23a, 23b, 23c und 23d benachbart zueinander sind, um eine X-förmige planare Struktur zu bilden.
  • Wie in 25 gezeigt, ist die Gate-Elektrode 8M des Übertragungstransistors TR jedes der zwei Pixel 23a und 23b elektrisch mit der ersten Übertragungstransistoransteuerungsleitung 30a verbunden. Ferner ist die Gate-Elektrode 8M des Übertragungstransistors TR jedes der zwei Pixel 23c und 23d elektrisch mit der zweiten Übertragungstransistoransteuerungsleitung 30b verbunden. Ferner ist die Gate-Elektrode 8 des Auswahltransistors SEL jedes der vier Pixel 23a, 23b, 23c und 23d elektrisch mit der Auswahltransistoransteuerungsleitung 30c verbunden. Ferner ist die Gate-Elektrode 8 des Rücksetztransistors RST in dem Pixel 23a elektrisch mit der Rücksetztransistoransteuerungsleitung 30d verbunden.
  • In 26 ist das durch den Verstärkertransistor AMP und den Rücksetztransistor RST gemeinsam genutzte Hauptelektrodengebiet 12b elektrisch mit der Stromversorgungsleitung Vdd verbunden, obgleich dies nicht detailliert gezeigt ist. Das Hauptelektrodengebiet 12b des Auswahltransistors SEL ist elektrisch mit der vertikalen Signalleitung (VSL) 13 verbunden. Das Hauptelektrodengebiet 12b des Übertragungstransistors TR ist elektrisch mit der Referenzpotenzialleitung Vss verbunden.
  • In 26 ist das Hauptelektrodengebiet 12b des Verstärkertransistors AMP elektrisch mit der Stromversorgungsleitung Vdd verbunden, obgleich dies nicht detailliert gezeigt ist. Das Hauptelektrodengebiet 12b des Auswahltransistors SEL ist elektrisch mit der vertikalen Signalleitung (VSL) 31 verbunden. Das Hauptelektrodengebiet 12b des Übertragungstransistors TR ist elektrisch mit der Referenzpotenzialleitung Vss verbunden.
  • Hier ist, wie in 27 gezeigt, in dem Pixel 23b ein Wannenpotenziallieferungskontaktgebiet 16 zum Liefern eines Potenzials an das Wannengebiet 41 (siehe 23) an der Ecke 4c3 des aktiven Gebiets 4 bereitgestellt. Dieses ein Wannenpotenziallieferungskontaktgebiet 16 umfasst einen p-Halbleitergebiet, das von einem Leitfähigkeitstyp ist, der denen des Hauptelektrodengebiets 12b des Verstärkertransistors AMP und des Hauptelektrodengebiets 12a des Übertragungstransistors TR entgegengesetzt ist. Dieses Wannenpotenziallieferungskontaktgebiet 16 ist auch in den Pixeln 23c und 23d bereitgestellt.
  • In der Festkörperbildgebungsvorrichtung 1C gemäß dieser vierten Ausführungsform weisen der Verstärkertransistor AMP, der Auswahltransistor SEL und der Rücksetztransistor RST Konfigurationen ähnlich denen des Feldeffekttransistors Q gemäß der oben erwähnten ersten Ausführungsform auf. Daher können auch bei der Festkörperbildgebungsvorrichtung 1C gemäß dieser vierten Ausführungsform ähnliche Effekte wie bei der Halbleitervorrichtung 1 gemäß der oben erwähnten ersten Ausführungsform erzielt werden. Dann ist es in dieser vierten Ausführungsform, da es möglich ist, das Rauschen des Verstärkertransistors AMP, des Auswahltransistors SEL und des Rücksetztransistors RST, die in der Ausleseschaltung 35 enthalten sind, zu reduzieren und die Gegeninduktivität zu erhöhen, möglich, die Rauscheigenschaften des Verstärkertransistors AMP zu verbessern und den Einschaltwiderstand des Auswahltransistors SEL und des Rücksetztransistors RST verbessern.
  • Da ferner in der Festkörperbildgebungsvorrichtung 1C gemäß dieser vierten Ausführungsform der Verstärkertransistor AMP, der Auswahltransistor SEL und der Rücksetztransistor RST an der Ecke 4c1, 4c2, und 4c3 des aktiven Gebiets M angeordnet sind, ist es möglich, die Fläche zum Anordnen von Transistoren und zum Miniaturisieren des Pixels 23 im Vergleich zu dem Fall, in dem zwei Transistoren des Verstärkertransistors AMP, des Auswahltransistors SEL und des Rücksetztransistors RST linear angeordnet sind, zu reduzieren.
  • <<Modifiziertes Beispiel der vierten Ausführungsform>>
  • Es sei angemerkt, dass das erste modifizierte Beispiel bis fünfte modifizierte Beispiel der oben erwähnten ersten Ausführungsform auch auf diese vierte Ausführungsform angewendet werden können.
  • Das heißt, in dem Verstärkertransistor AMP, dem Auswahltransistor SEL und dem Rücksetztransistor RST kann entweder der erste Kanalgrenzabschnitt 13a oder der zweite Kanalgrenzabschnitt 13b orthogonal zu der Erstreckungsrichtung (X-Richtung) der ersten Abschnitte 4a1 und 4a2 des aktiven Gebiets 4 sein, und der andere kann bezüglich der Erstreckungsrichtung (Y-Richtung) der zweiten Abschnitte 4b1 und 4b2 des aktiven Gebiets 4M geneigt sein.
  • Ferner kann unter Bezugnahme auf 16A und 16B in dem Verstärkertransistor AMP, dem Auswahltransistor SEL und dem Rücksetztransistor RST die Gate-Elektrode 8 eine Form aufweisen, bei der abgeschrägte Abschnitte an den zwei Ecken, die sich an der Außenseite der Ecke 4c befinden, bereitgestellt sind, und eine runde Form oder eine Bogenform aufweisen.
  • Ferner kann die Sperrschicht-Trennstruktur gemäß der oben erwähnten zweiten Ausführungsform auch auf diese vierte Ausführungsform angewendet werden.
  • Das heißt, wie in 28 gezeigt, kann in dem aktiven Gebiet 4M das Trenngebiet 3A in Kontakt mit der Innenseite des Kanalgebiets 6 das in der Halbleiterschicht 40 bereitgestellten p-Halbleitergebiet 15 enthalten.
  • Ferner kann, obgleich in dieser vierten Ausführungsform der Fall beschrieben wurde, in dem der Verstärkertransistor AMP, der Auswahltransistor SEL und der Rücksetztransistor RST ähnliche Konfigurationen wie die des Feldeffekttransistors Q gemäß der oben erwähnten ersten Ausführungsform aufweisen, mindestens einer der mehreren in der Ausleseschaltung 35 enthaltenen Transistoren eine Konfiguration aufweisen, die der des Feldeffekttransistors Q gemäß der oben erwähnten ersten Ausführungsform ähnlich ist.
  • [Fünfte Ausführungsform]
  • Anwendungsbeispiel für eine elektronische Einrichtung>
  • Die vorliegende Technologie (Technologie gemäß der vorliegenden Offenbarung) kann auf verschiedene elektronische Einrichtungen wie etwa eine Bildgebungseinrichtung wie etwa eine digitale Standbildkamera und eine digitale Videokamera, ein Mobiltelefon mit einer Bildgebungsfunktion und andere Vorrichtungen mit einer Bildgebungsfunktion angewendet werden.
  • 29 ist ein Diagramm, das eine schematische Konfiguration einer elektronischen Einrichtung (z. B. einer Kamera) gemäß einer fünften Ausführungsform der vorliegenden Technologie zeigt.
  • Wie in 29 gezeigt, umfasst eine elektronische Einrichtung 100 eine Festkörperbildgebungsvorrichtung 101, die optische Linse 102, eine Verschlussvorrichtung 103, eine Ansteuerungsschaltung 104 und eine Signalverarbeitungsschaltung 105. Diese elektronische Einrichtung 100 zeigt eine Ausführungsform für den Fall der Verwendung der Festkörperbildgebungsvorrichtung 1C gemäß der fünften Ausführungsform der vorliegenden Technologie in einer elektronischen Einrichtung (z. B. einer Kamera) als die Festkörperbildgebungsvorrichtung 101.
  • Die optische Linse 102 bildet Bildlicht von einem Zielobjekt (einfallendes Licht 106) auf einer Bildgebungsoberfläche der Festkörperbildgebungsvorrichtung 101. Als Ergebnis werden Signalladungen in der Festkörperbildgebungsvorrichtung 101 für eine bestimmte Zeitdauer akkumuliert. Die Verschlussvorrichtung 103 steuert die Lichtbestrahlungsperiode und die Lichtabschirmungsperiode für die Festkörperbildgebungsvorrichtung 101. Die Ansteuerungsschaltung 104 liefert Ansteuerungssignale zum Steuern des Transfervorgangs der Festkörperbildgebungsvorrichtung 101 und des Verschlussvorgangs der Verschlussvorrichtung 103. Ein Signaltransfer der Festkörperbildgebungsvorrichtung 101 wird durch das Ansteuerungssignal (Timingsignal) durchgeführt, das von der Ansteuerungsschaltung 104 bereitgestellt wird. Die Signalverarbeitungsschaltung 105 führt verschiedene Arten von Signalverarbeitung an dem von der Festkörperbildgebungsvorrichtung 101 ausgegebenen Signal (Pixelsignal) durch. Das Videosignal, an dem eine Signalverarbeitung durchgeführt wurde, wird in einem Speichermedium, wie etwa einem Speicher, gespeichert oder an einen Monitor ausgegeben.
  • Bei einer solchen Konfiguration ist es in der elektronischen Einrichtung 100 gemäß der fünften Ausführungsform, da eine Lichtreflexion in dem Lichtabschirmungsfilm und dem Isolierfilm in Kontakt mit einer Luftschicht durch eine Lichtreflexionsunterdrückungseinheit in der Festkörperbildgebungsvorrichtung 101 unterdrückt wird, möglich, ein Wackeln zu unterdrücken und die Bildqualität zu verbessern.
  • Es sei angemerkt, dass die elektronische Einrichtung 100, auf die die Festkörperbildgebungsvorrichtung 1C angewendet werden kann, nicht auf eine Kamera beschränkt ist und die Festkörperbildgebungsvorrichtung 1C auch auf andere elektronische Einrichtungen angewendet werden kann. Beispielsweise kann die Festkörperbildgebungsvorrichtung 1C auf eine Bildgebungsvorrichtung wie etwa ein Kameramodul für mobile Vorrichtungen wie etwa Mobiltelefone und Tablet-Endgeräte angewendet werden.
  • Es sei angemerkt, dass die vorliegende Technologie auch die folgenden Konfigurationen annehmen kann.
    • (1) Eine Halbleitervorrichtung, die Folgendes umfasst:
      • eine Halbleiterschicht mit einem aktiven Gebiet, das durch ein Trenngebiet abgegrenzt ist; und
      • einen Feldeffekttransistor, in dem ein Paar von Hauptelektrodengebieten, die ein Kanalgebiet einschließen, in dem aktiven Gebiet bereitgestellt ist und eine Gate-Elektrode auf dem Kanalgebiet bereitgestellt ist,
      • wobei das aktive Gebiet einen ersten Abschnitt, der sich in Draufsicht in einer Richtung erstreckt, und einen zweiten Abschnitt, der sich von dem ersten Abschnitt in einer Richtung erstreckt, die die eine Richtung kreuzt, aufweist,
      • wobei das Kanalgebiet über den ersten Abschnitt und den zweiten Abschnitt hinweg bereitgestellt ist,
      • wobei eines des Paars von Hauptelektrodengebieten in dem ersten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt ist und das andere in dem zweiten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt ist, wobei das Paar von Hauptelektrodengebieten auf einander gegenüberliegenden Seiten positioniert ist und das Kanalgebiet einschließt.
    • (2) Die Halbleitervorrichtung nach (1) oben, die ferner Folgendes umfasst:
      • einen ersten Kanalgrenzabschnitt zwischen dem einen Hauptelektrodengebiet und dem Kanalgebiet; und
      • einen zweiten Kanalgrenzabschnitt zwischen dem anderen Hauptelektrodengebiet und dem Kanalgebiet, wobei
      • sich jeder des ersten und zweiten Kanalgrenzabschnitts linear erstreckt.
    • (3) Die Halbleitervorrichtung nach (1) oben, die ferner Folgendes umfasst:
      • einen ersten Kanalgrenzabschnitt zwischen dem einen Hauptelektrodengebiet und dem Kanalgebiet; und
      • einen zweiten Kanalgrenzabschnitt zwischen dem anderen Hauptelektrodengebiet und dem Kanalgebiet, wobei
      • sich der erste Kanalgrenzabschnitt linear erstreckt und orthogonal zu einer Erstreckungsrichtung des ersten Abschnitts ist, und
      • sich der zweite Kanalgrenzabschnitt linear erstreckt und bezüglich einer Erstreckungsrichtung des zweiten Abschnitts geneigt ist.
    • (4) Die Halbleitervorrichtung nach (1) oben, die ferner Folgendes umfasst:
      • einen ersten Kanalgrenzabschnitt zwischen dem einen Hauptelektrodengebiet und dem Kanalgebiet; und
      • einen zweiten Kanalgrenzabschnitt zwischen dem anderen Hauptelektrodengebiet und dem Kanalgebiet, wobei
      • sich der erste und zweite Kanalgrenzabschnitt linear parallel zueinander erstrecken.
    • (5) Die Halbleitervorrichtung nach (1) oben, wobei sich ein erster Grenzabschnitt zwischen dem einen Hauptelektrodengebiet und dem Kanalgebiet und ein zweiter Grenzabschnitt zwischen dem anderen Hauptelektrodengebiet und dem Kanalgebiet linear erstrecken und um 45 Grad in Bezug auf jeweilige Erstreckungsrichtungen des ersten Abschnitts und des zweiten Abschnitts in dem aktiven Gebiet geneigt sind.
    • (6) Die Halbleitervorrichtung nach einem von (1) bis (5) oben, wobei eine Länge eines inneren Kanalgebiet-Grenzabschnitts zwischen einer Innenseite des Kanalgebiets und dem Trenngebiet und eine Länge eines äußeren Kanalgebiet-Grenzabschnitts zwischen einer Außenseite des Kanalgebiets und dem Trenngebiet äquivalent sind.
    • (7) Die Halbleitervorrichtung nach einem von (2) bis (6) oben, wobei die Gate-Elektrode eine erste Seite, die den ersten Abschnitt in Draufsicht kreuzt, und eine zweite Seite, die auf einer Seite gegenüber der ersten Seite positioniert ist und den zweiten Abschnitt kreuzt, aufweist, der erste Kanalgrenzabschnitt durch Selbstausrichtung in Bezug auf eine Seite der ersten Seite der Gate-Elektrode gebildet wird, und der zweite Kanalgrenzabschnitt durch Selbstausrichtung in Bezug auf eine Seite der zweiten Seite der Gate-Elektrode gebildet wird.
    • (8) Die Halbleitervorrichtung nach einem von (1) bis (7) oben, wobei ein Trenngebiet in Kontakt mit einer Innenseite des Kanalgebiets des Trenngebiets ein in der Halbleiterschicht bereitgestelltes Halbleitergebiet umfasst.
    • (9) Die Halbleitervorrichtung nach einem von (1) bis (8) oben, wobei der erste Abschnitt und der zweite Abschnitt des aktiven Gebiets orthogonal zueinander sind.
    • (10) Die Halbleitervorrichtung nach einem von (1) bis (9) oben, die ferner Folgendes umfasst:
      • eine fotoelektrische Umwandlungsvorrichtung, die eine fotoelektrische Umwandlung durchführt; und
      • eine Ausleseschaltung, die durch die fotoelektrische Umwandlungsvorrichtung fotoelektrisch umgewandelte Signalladungen liest, wobei
      • mindestens einer von mehreren in der Ausleseschaltung enthaltenen Transistoren den Feldeffekttransistor umfasst.
    • (11) Eine elektronische Einrichtung, die Folgendes umfasst:
      • eine Halbleitervorrichtung;
      • eine optische Linse, die ein Bild aus Bildlicht von einem Zielobjekt auf einer Bildgebungsoberfläche der Halbleitervorrichtung bildet; und
      • eine Signalverarbeitungsschaltung, die eine Signalverarbeitung an einem von der Halbleitervorrichtung ausgegebenen Signal durchführt,
      • wobei die Halbleitervorrichtung Folgendes umfasst:
        • eine Halbleiterschicht mit einem aktiven Gebiet, das durch ein Trenngebiet abgegrenzt ist, und
        • einen Feldeffekttransistor, in dem ein Paar von Hauptelektrodengebieten, die ein Kanalgebiet einschließen, in dem aktiven Gebiet bereitgestellt ist und eine Gate-Elektrode auf dem Kanalgebiet bereitgestellt ist,
      • wobei das aktive Gebiet einen ersten Abschnitt, der sich in Draufsicht in einer Richtung erstreckt, und einen zweiten Abschnitt, der sich von dem ersten Abschnitt in einer Richtung erstreckt, die die eine Richtung kreuzt, aufweist,
      • wobei das Kanalgebiet über den ersten Abschnitt und den zweiten Abschnitt hinweg bereitgestellt ist,
      • wobei eines des Paars von Hauptelektrodengebieten in dem ersten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt ist und das andere in dem zweiten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt ist, wobei das Paar von Hauptelektrodengebieten auf einander gegenüberliegenden Seiten positioniert ist und das Kanalgebiet einschließt.
  • Der Schutzumfang der vorliegenden Technologie ist nicht auf die veranschaulichten und beschriebenen beispielhaften Ausführungsformen beschränkt und umfasst alle Ausführungsformen, die Effekte bereitstellen, die den von der vorliegenden Technologie angestrebten entsprechen. Ferner ist der Schutzumfang der vorliegenden Technologie nicht auf die durch die Ansprüche definierte Kombination von Merkmalen der Erfindung beschränkt und kann durch gewünschte Kombinationen spezifischer Merkmale aller offenbarten Merkmale definiert werden.
  • Bezugszeichenliste
    • 1, 1A, 1B
    Halbleitervorrichtung
    1C
    Festkörperbildgebungsvorrichtung
    2
    Halbleiterschicht
    3
    Trenngebiet
    4
    aktives Gebiet
    4a
    erster Abschnitt, 4b zweiter Abschnitt
    5a
    Innenkante, 5b Außenkante
    5a1
    Gate-Elektroden-überlagerte Innenkante, 5b1 Gate-Elektroden-überlagerte Außenkante
    6
    Kanalgebiet
    7
    Gate-Isolierfilm
    8
    Gate-Elektrode
    8a
    erste Seite, 8b zweite Seite
    9
    Erweiterungsgebiet
    10
    Seitenwandabstandshalter
    11
    Kontaktgebiet
    12a,
    12b Hauptelektrodengebiet
    13a
    erster Kanalgrenzabschnitt
    13b
    zweiter Kanalgrenzabschnitt
    14a
    innerer Kanalgebiet-Grenzabschnitt
    14b
    äußerer Kanalgebiet-Grenzabschnitt
    15
    p-Halbleitergebiet
    16
    Wannenpotenziallieferungskontaktgebiet
    20
    Halbleiterchip
    20A
    Pixelgebiet
    20B
    peripheres Gebiet
    23
    Pixel
    24
    Vertikalansteuerungsschaltung
    25
    Spaltensignalverarbeitungsschaltung
    26
    Horizontalansteuerungsschaltung
    27
    Ausgabeschaltung
    28
    Steuerschaltung
    30
    Pixelansteuerungsleitung
    31
    vertikale Signalleitung
    32
    vertikale Signalleitung
    33
    Logikschaltung
    34
    Bondpad
    35
    Ausleseschaltung
    40
    Halbleiterschicht
    41
    Wannengebiet
    42
    Fotoelektrische-UmwandlungseinheitTrenngebiet
    43
    fotoelektrische Umwandlungseinheit
    50
    mehrschichtige Verdrahtungsschicht
    51
    Zwischenschicht-Isolierfilm
    52
    Verdrahtung
    59
    Trägersubstrat
    61
    Planarisierungsfilm
    62
    Lichtabschirmungsfilm
    63
    Klebefilm
    64
    Farbfilterschicht
    65
    Mikrolinse
    θ8ax, θ8by
    Neigungswinkel
    813ax, θ13by
    Neigungswinkel
    AMP
    Verstärkertransistor
    RST
    Rücksetztransistor
    SEL
    Auswahltransistor
    TR
    Übertragungstransistor
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2014022463 [0004]

Claims (11)

  1. Halbleitervorrichtung, die Folgendes umfasst: eine Halbleiterschicht mit einem aktiven Gebiet, das durch ein Trenngebiet abgegrenzt ist; und einen Feldeffekttransistor, in dem ein Paar von Hauptelektrodengebieten, die ein Kanalgebiet einschließen, in dem aktiven Gebiet bereitgestellt ist und eine Gate-Elektrode auf dem Kanalgebiet bereitgestellt ist, wobei das aktive Gebiet einen ersten Abschnitt, der sich in Draufsicht in einer Richtung erstreckt, und einen zweiten Abschnitt, der sich von dem ersten Abschnitt in einer Richtung erstreckt, die die eine Richtung kreuzt, aufweist, wobei das Kanalgebiet über den ersten Abschnitt und den zweiten Abschnitt hinweg bereitgestellt ist, wobei eines des Paars von Hauptelektrodengebieten in dem ersten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt ist und das andere in dem zweiten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt ist, wobei das Paar von Hauptelektrodengebieten auf einander gegenüberliegenden Seiten positioniert ist und das Kanalgebiet einschließt.
  2. Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: einen ersten Kanalgrenzabschnitt zwischen dem einen Hauptelektrodengebiet und dem Kanalgebiet; und einen zweiten Kanalgrenzabschnitt zwischen dem anderen Hauptelektrodengebiet und dem Kanalgebiet, wobei sich jeder des ersten und zweiten Kanalgrenzabschnitts linear erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: einen ersten Kanalgrenzabschnitt zwischen dem einen Hauptelektrodengebiet und dem Kanalgebiet; und einen zweiten Kanalgrenzabschnitt zwischen dem anderen Hauptelektrodengebiet und dem Kanalgebiet, wobei sich der erste Kanalgrenzabschnitt linear erstreckt und orthogonal zu einer Erstreckungsrichtung des ersten Abschnitts ist, und sich der zweite Kanalgrenzabschnitt linear erstreckt und bezüglich einer Erstreckungsrichtung des zweiten Abschnitts geneigt ist.
  4. Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: einen ersten Kanalgrenzabschnitt zwischen dem einen Hauptelektrodengebiet und dem Kanalgebiet; und einen zweiten Kanalgrenzabschnitt zwischen dem anderen Hauptelektrodengebiet und dem Kanalgebiet, wobei sich der erste und zweite Kanalgrenzabschnitt linear parallel zueinander erstrecken.
  5. Halbleitervorrichtung nach Anspruch 1, wobei sich ein erster Grenzabschnitt zwischen dem einen Hauptelektrodengebiet und dem Kanalgebiet und ein zweiter Grenzabschnitt zwischen dem anderen Hauptelektrodengebiet und dem Kanalgebiet linear erstrecken und um 45 Grad in Bezug auf jeweilige Erstreckungsrichtungen des ersten Abschnitts und des zweiten Abschnitts in dem aktiven Gebiet geneigt sind.
  6. Halbleitervorrichtung nach Anspruch 1, wobei eine Länge eines inneren Kanalgebiet-Grenzabschnitts zwischen einer Innenseite des Kanalgebiets und dem Trenngebiet und eine Länge eines äußeren Kanalgebiet-Grenzabschnitts zwischen einer Außenseite des Kanalgebiets und dem Trenngebiet äquivalent sind.
  7. Halbleitervorrichtung nach Anspruch 2, wobei die Gate-Elektrode eine erste Seite, die den ersten Abschnitt in Draufsicht kreuzt, und eine zweite Seite, die auf einer Seite gegenüber der ersten Seite positioniert ist und den zweiten Abschnitt kreuzt, aufweist, der erste Kanalgrenzabschnitt durch Selbstausrichtung in Bezug auf eine Seite der ersten Seite der Gate-Elektrode gebildet wird, und der zweite Kanalgrenzabschnitt durch Selbstausrichtung in Bezug auf eine Seite der zweiten Seite der Gate-Elektrode gebildet wird.
  8. Halbleitervorrichtung nach Anspruch 1, wobei ein Trenngebiet in Kontakt mit einer Innenseite des Kanalgebiets des Trenngebiets ein in der Halbleiterschicht bereitgestelltes Halbleitergebiet umfasst.
  9. Halbleitervorrichtung nach Anspruch 1, wobei der erste Abschnitt und der zweite Abschnitt des aktiven Gebiets orthogonal zueinander sind.
  10. Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: eine fotoelektrische Umwandlungsvorrichtung, die eine fotoelektrische Umwandlung durchführt; und eine Ausleseschaltung, die durch die fotoelektrische Umwandlungsvorrichtung fotoelektrisch umgewandelte Signalladungen liest, wobei mindestens einer von mehreren in der Ausleseschaltung enthaltenen Transistoren den Feldeffekttransistor umfasst.
  11. Elektronische Einrichtung, die Folgendes umfasst: eine Halbleitervorrichtung; eine optische Linse, die ein Bild aus Bildlicht von einem Zielobjekt auf einer Bildgebungsoberfläche der Halbleitervorrichtung bildet; und eine Signalverarbeitungsschaltung, die eine Signalverarbeitung an einem von der Halbleitervorrichtung ausgegebenen Signal durchführt, wobei die Halbleitervorrichtung Folgendes umfasst: eine Halbleiterschicht mit einem aktiven Gebiet, das durch ein Trenngebiet abgegrenzt ist, und einen Feldeffekttransistor, in dem ein Paar von Hauptelektrodengebieten, die ein Kanalgebiet einschließen, in dem aktiven Gebiet bereitgestellt ist und eine Gate-Elektrode auf dem Kanalgebiet bereitgestellt ist, wobei das aktive Gebiet einen ersten Abschnitt, der sich in Draufsicht in einer Richtung erstreckt, und einen zweiten Abschnitt, der sich von dem ersten Abschnitt in einer Richtung erstreckt, die die eine Richtung kreuzt, aufweist, wobei das Kanalgebiet über den ersten Abschnitt und den zweiten Abschnitt hinweg bereitgestellt ist, wobei eines des Paars von Hauptelektrodengebieten in dem ersten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt ist und das andere in dem zweiten Gebiet in Kontakt mit dem Kanalgebiet bereitgestellt ist, wobei das Paar von Hauptelektrodengebieten auf einander gegenüberliegenden Seiten positioniert ist und das Kanalgebiet einschließt.
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