KR20230109153A - 멀티-웨이퍼 통합 vcsel-전자 모듈 - Google Patents

멀티-웨이퍼 통합 vcsel-전자 모듈 Download PDF

Info

Publication number
KR20230109153A
KR20230109153A KR1020237019394A KR20237019394A KR20230109153A KR 20230109153 A KR20230109153 A KR 20230109153A KR 1020237019394 A KR1020237019394 A KR 1020237019394A KR 20237019394 A KR20237019394 A KR 20237019394A KR 20230109153 A KR20230109153 A KR 20230109153A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
emitters
wafer
subsets
semiconductor
Prior art date
Application number
KR1020237019394A
Other languages
English (en)
Inventor
타렉 알 아바스
제이미 스토크스
네일 칼더
호드 핀켈스테인
스캇 버로스
Original Assignee
센스 포토닉스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 센스 포토닉스, 인크. filed Critical 센스 포토닉스, 인크.
Publication of KR20230109153A publication Critical patent/KR20230109153A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/481—Constructional features, e.g. arrangements of optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0239—Combinations of electrical or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04256—Electrodes, e.g. characterised by the structure characterised by the configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
    • H01S5/18305—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL] with emission through the substrate, i.e. bottom emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
    • H01S5/18386—Details of the emission surface for influencing the near- or far-field, e.g. a grating on the surface
    • H01S5/18388—Lenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/40—Arrangement of two or more semiconductor lasers, not provided for in groups H01S5/02 - H01S5/30
    • H01S5/42—Arrays of surface emitting lasers
    • H01S5/423—Arrays of surface emitting lasers having a vertical cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/40—Arrangement of two or more semiconductor lasers, not provided for in groups H01S5/02 - H01S5/30
    • H01S5/42—Arrays of surface emitting lasers
    • H01S5/423—Arrays of surface emitting lasers having a vertical cavity
    • H01S5/426—Vertically stacked cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/40—Arrangement of two or more semiconductor lasers, not provided for in groups H01S5/02 - H01S5/30
    • H01S5/4018—Lasers electrically in series
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
    • H05B45/40—Details of LED load circuits

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Semiconductor Lasers (AREA)

Abstract

조명 장치는 제1 반도체 층 내에 또는 제1 반도체 층 상에 전기적으로 상호접속되는 복수의 이미터들을 포함하는 제1 반도체 층, 및 적층 배열로 제1 반도체 층에 본딩되는 제2 반도체 층을 포함한다. 제2 반도체 층은 제1 반도체 층과 제2 반도체 층 사이의 본딩 인터페이스에서 복수의 이미터들 중 각각의 이미터들 또는 서브셋들에 전기적으로 연결된 복수의 트랜지스터들을 포함한다. 관련 시스템들 및 제조 방법들이 또한 논의된다.

Description

멀티-웨이퍼 통합 VCSEL-전자 모듈
우선권 주장
본 출원은 2020년 11월 23일자로 출원된 미국 가특허 출원 제63/117,111호를 기초로 우선권을 주장하며, 이 개시내용은 참조 문헌으로서 그 전체 내용이 본 명세서에 포함된다.
기술 분야
본 발명은 반도체 기반 발광 디바이스들 및 관련 디바이스들 및 동작 방법들에 관한 것이다.
사물 인터넷(Internet-of-Things)(IoT) 및 자율 운항과 같은 많은 부상하는 기술들은 3차원(3D) 공간에서 객체들까지의 거리의 검출 및 측정을 포함할 수 있다. 예를 들어, 자율 주행이 가능한 자동차들은 기본 동작을 위한 3D 검출 및 인식은 물론, 안전 요구들을 충족시킬 수 있다. 3D 검출 및 인식은 또한 실내 운항을 위해, 예를 들어, 산업용 또는 가정용 로봇들 또는 장난감들에 의해 필요할 수 있다.
광 기반 3D 측정들은 일부 경우들에서 레이더(radar)(낮은 각도 정확도, 부피가 큼) 또는 초음파(매우 낮은 정확도)보다 우수할 수 있다. 예를 들어, 광 기반 3D 센서 시스템은 (포토다이오드 또는 카메라와 같은) 검출기, 및 광원으로서의 (발광 다이오드(LED) 또는 레이저 다이오드와 같은) 발광 디바이스를 포함할 수 있으며, 이는 통상적으로 가시 파장 범위 밖의 광을 방출한다. 수직 공동 표면 방출 레이저(vertical cavity surface emitting laser; VCSEL)는 3D 공간에서의 거리 및 속도의 측정을 위해 광 기반 센서들에서 사용될 수 있는 발광 디바이스의 일 타입이다. VCSEL들의 어레이들은 전력 스케일링을 허용할 수 있고, 더 높은 전력 밀도에서 매우 짧은 펄스들을 제공할 수 있다.
예를 들어, VCSEL 어레이들은 (예컨대, 마이크로전자기계 시스템(microelectromechanical system; MEM)들 또는 다른 기계적 스캐닝 시스템들을 이용하는) 기계적으로-제어된 스캐닝을 필요로 하지 않으면서 전자적으로-제어된 플래시 및/또는 장면의 스캐닝을 허용할 수 있으므로, VCSEL들의 어레이들은 고체 상태 광 검출 및 거리측정(LiDAR 또는 라이다(lidar)) 시스템들에서 시야를 조명하기 위하여 점점 더 이용될 수 있다. VCSEL들은 단일 집적 회로 칩 또는 "다이" 상에 집적될 수 있거나, 어레이로 접속된 별도의 개별 VCSEL들로서 집적될 수 있다.
VCSEL 프로세싱 비용들이 감소되고 VCSEL 기술이 추가로 개발됨에 따라, VCSEL 어레이들의 크기들은 어레이 당 VCSEL들의 수 및 VCSEL 어레이를 포함하는 다이의 치수들의 양자의 측면에서 증가할 수도 있다. 다이 또는 칩은 전자 회로 요소들이 그 위에 제조되는 반도체 재료 또는 다른 기판의 작은 블록을 지칭할 수 있다(예를 들어, 본 명세서에서 싱귤레이션(singulation)이라고 지칭되는 프로세스로, 더 큰 반도체 웨이퍼로부터 다이싱되거나 다른 방식으로 분리됨).
VCSEL 제어 회로들(예컨대, 드라이버 회로들) 및 VCSEL들은 일반적으로 별도의 집적 회로(IC) 다이들 또는 인쇄 회로 보드(PCB)들 상에서 위치될 수 있고, 이것은 비용, 회로 면적, 및 디바이스 두께를 증가시킬 수 있다. VCSEL 어레이들은 오프 사이트 본딩 콘택트들로 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 드라이버 및 팬 아웃 회로들에 인접한 기판들 상에 플립 칩 본딩될 수 있지만, 이것은 마찬가지로 대량 생산을 위해 고가이고 그리고/또는 스케일링하기가 어려울 수 있다.
본 명세서에 설명된 일부 실시예들은 표면 또는 에지 방출 레이저 다이오드들 또는 다른 반도체 레이저들과 같은 발광 다이오드들 또는 레이저 다이오드들을 포함하는 이미터 요소들 및 그것을 포함하는 어레이들에 관한 것이다. 일부 실시예들에서, 레이저 다이오드는 VCSEL과 같은 표면 방출 레이저 다이오드일 수 있다. 레이저 다이오드는 (브래그 반사기와 같은) n형 층, (적어도 하나의 양자 웰 층을 포함할 수 있는) 활성 영역, 및 (브래그 반사기와 같은) p형 층을 포함하는 반도체 구조체를 포함한다. n형 층 및 p형 층 중 하나는 n형 층과 p형 층 사이의 활성 영역의 표면에 수직으로 배향된 광학 축을 갖는 레이징 애퍼처(lasing aperture)를 그 위에 포함한다. 레이저 다이오드는 n형 및 p형 층들에 각각 전기적으로 접속된 제1 및 제2 컨택트들, 예를 들어 애노드 및 캐소드 컨택트들을 더 포함한다.
일부 실시예들에 따르면, 조명 장치는 적층된 배열로 제2 반도체 층(예를 들어, 복수의 다이들을 포함하는 제2 반도체 다이 또는 제2 반도체 웨이퍼)과 본딩되는 제1 반도체 층(예를 들어, 복수의 다이들을 포함하는 제1 반도체 다이 또는 제1 반도체 웨이퍼)을 포함한다. 제1 반도체 층은 제1 반도체 층 내에 또는 제1 반도체 층 상에 전기적으로 상호접속되는 복수의 이미터들을 포함한다. 제2 반도체 층은 (예로서, 본 명세서에서 드라이버 IC들로도 지칭되는 드라이버 집적 회로들을 정의하는) 복수의 트랜지스터들을 포함한다. 복수의 트랜지스터들은 제1 반도체 층과 제2 반도체 층 사이의 본딩 인터페이스에서 각자의 이미터들 또는 이미터들의 서브셋들에 전기적으로 접속된다.
일부 실시예들에서, 본딩 인터페이스는 각각의 이미터들 또는 서브셋들에 대한 제1 및 제2 컨택트들(예를 들어, 애노드 및/또는 캐소드 접속들)을 포함할 수 있다. 예를 들어, 애노드 및/또는 캐소드 접속들은 제1 반도체 층과 제2 반도체 층 사이의 본딩 인터페이스에서 노출될 수 있다. 트랜지스터들은 애노드 및/또는 캐소드 접속들에 전기적으로 접속되는 각각의 제어 회로들을 정의할 수 있다.
일부 실시예들에서, 각각의 제어 회로들은 드라이버 회로들을 포함할 수 있다. 드라이버 회로들 각각은 본딩 인터페이스에서 각각의 이미터들 또는 서브셋들의 애노드 또는 캐소드 접속들에 전기적으로 접속될 수 있다.
일부 실시예들에서, 각각의 이미터들 또는 서브셋들은 각각의 이미터들 또는 서브셋들의 2차원 어레이를 정의하기 위해 어레이 상호접속들에 의해 전기적으로 상호접속될 수 있다. 드라이버 회로들은 본딩 인터페이스에서 각각의 이미터들 또는 서브셋들의 2차원 어레이에 각각 전기적으로 접속되는 드라이버 회로들의 2차원 어레이를 정의할 수 있다.
일부 실시예들에서, 이미터들은 VCSEL들일 수 있고 제1 반도체 층은 VCSEL 어레이 웨이퍼일 수 있다. 일부 실시예들에서, 트랜지스터들은 드라이버 회로들일 수 있고, 제2 반도체 층은 예를 들어, VCSEL 또는 VCSEL들의 서브셋/클러스터 당 하나의 드라이버 회로를 갖는 드라이버 회로들의 어레이를 포함하는 드라이버 IC 웨이퍼일 수 있다. VCSEL 어레이 웨이퍼는 웨이퍼-대-웨이퍼 하이브리드 본딩을 이용하여 드라이버 IC 웨이퍼 상에 적층되고 그에 본딩될 수 있다.
일부 실시예들에서, 신호 분배 회로는 드라이버 회로들에 전기적으로 접속될 수 있고 드라이버 회로들로부터 출력된 각각의 구동 신호들의 타이밍들을 제어하도록 구성될 수 있다. 신호 분배 회로는 제2 반도체 층 내에, 또는 제2 반도체 층에 적층되어 본딩될 수 있는 제3 반도체 층 내에 포함될 수 있다.
일부 실시예들에서, 어드레싱 회로는 한 번에 각각의 이미터들 또는 서브셋들 중 하나를 개별적으로 선택하기 위해 드라이버 회로들을 어드레싱하도록 구성될 수 있다. 예를 들어, 어드레싱 회로는 VCSEL 또는 VCSEL들의 서브셋/클러스터에 결합된 드라이버 IC들을 개별적으로 선택하도록 구성될 수 있다. 어드레싱 회로는 제2 반도체 층 내에, 또는 제2 반도체 층에 적층되고 본딩될 수 있는 제3 반도체 층 내에 포함될 수 있다.
일부 실시예들에서, 제2 반도체 층의 각각의 제어 회로들은 신호 분배 회로 및/또는 어드레싱 회로를 포함할 수 있다.
일부 실시예들에서, 하나 이상의 추가 회로들은 국지화된 디커플링 커패시턴스, 전력 공급 라우팅, 및/또는 각각의 이미터들 또는 서브셋들의 다른 제어를 제공하도록 구성될 수 있다. 하나 이상의 추가 회로들은 제2 반도체 층 내에 있을 수 있거나, 제1 반도체 층에 대향하는 제2 반도체 층 상에 적층되고 그에 본딩되는 제3 반도체 층 내에 있다.
일부 실시예들에서, 제1 및 제2 반도체 층들은 하이브리드 본딩, 관통 비아 접속들 및/또는 범프 본딩에 의해 본딩될 수 있다. 예를 들어, 본딩 인터페이스는 제어 회로들 및/또는 전기적 접지에 애노드 및/또는 캐소드 접속들을 전기적으로 접속하는 하이브리드 본딩, 관통 비아들, 및/또는 범프 본드들을 포함할 수 있다.
일부 실시예들에서, 어레이 상호접속들은 제1 반도체 층 내의 서브셋들을 약 10 미크론 미만의 각각의 상호접속 길이들로 직렬 또는 병렬로 전기적으로 접속할 수 있다.
일부 실시예들에서, 제1 및 제2 반도체 층들은 서로 본딩되는 제1 및 제2 반도체 웨이퍼들일 수 있고, 복수의 이미터들은 제1 반도체 웨이퍼에 대해 네이티브(native)이고, 복수의 트랜지스터들은 제2 반도체 웨이퍼에 대해 네이티브이다.
일부 실시예들에서, 제1 및 제2 반도체 층들은 서로 본딩되고 각각의 통합된 이미터-전자장치 구조체들(emitter-electronic structures)을 정의하는 제1 및 제2 반도체 웨이퍼의 싱귤레이션된 부분들일 수 있다.
일부 실시예들에서, 트랜지스터들은 본딩 인터페이스에서 각각의 이미터 또는 서브셋들의 애노드 및/또는 캐소드 접속들과 직접 접속될 수 있다.
일부 실시예들에서, 본딩 인터페이스는 제1 반도체 층과 제2 반도체 층 사이에 하나 이상의 인터포저 또는 재분배 층을 포함할 수 있다.
일부 실시예들에서, 제1 반도체 층은 이미터들과 본딩 인터페이스 사이에 있을 수 있고, 이미터들은 제1 반도체 층에 대향하는 각각의 레이징 애퍼처들을 포함할 수 있다.
일부 실시예들에서, 이미터들은 제1 반도체 층과 본딩 인터페이스 사이에 있을 수 있고, 이미터들은 제1 반도체 층과 마주하는 각각의 레이징 애퍼처들을 포함할 수 있다.
일부 실시예들에 따르면, 조명 장치를 제조하는 방법은 제1 반도체 층 내에 또는 제1 반도체 층 상에 전기적으로 상호접속되는 복수의 이미터를 포함하는 제1 반도체 층을 제공하는 단계; 복수의 트랜지스터들을 포함하는 제2 반도체 층을 제공하는 단계; 및 트랜지스터들이 제1 반도체 층과 제2 반도체 층 사이의 본딩 인터페이스에서 복수의 이미터의 각각의 이미터들 또는 서브셋들에 전기적으로 접속되도록 적층 배열로 제2 반도체 층을 제1 반도체 층에 본딩하는 단계를 포함한다.
일부 실시예들에서, 제1 및 제2 반도체 층들은 서로 본딩되는 제1 및 제2 반도체 웨이퍼들일 수 있다. 복수의 이미터들은 제1 반도체 웨이퍼에 네이티브일 수 있고, 복수의 트랜지스터들은 제2 반도체 웨이퍼에 네이티브일 수 있다.
일부 실시예들에서, 방법은 제1 및 제2 반도체 층들의 본딩된 부분들을 각각의 통합된 이미터-전자장치 구조체들로 싱귤레이션하는 단계를 더 포함한다. 제2 반도체 웨이퍼는 일부 실시예들에서 본딩 이전에 씨닝될(thinned) 수 있다.
일부 실시예들에서, 제1 및/또는 제2 반도체 층들의 부분들은 각각의 리프트 오프 구조체들을 포함할 수 있다. 방법은 이미터들 및/또는 트랜지스터들에 대해 네이티브가 아닌 제3 기판 상에 각각의 통합된 이미터-전자장치 구조체들 중 하나 이상을 전사-인쇄하는 단계를 더 포함할 수 있다. 제3 기판은 일부 실시예들에서 그 위에 전기적 상호접속들을 포함할 수 있다.
일부 실시예들에서, 본딩 인터페이스는 각각의 이미터들 또는 서브셋들에 대한 애노드 및/또는 캐소드 접속들을 포함할 수 있고, 트랜지스터들은 애노드 및/또는 캐소드 접속들에 전기적으로 접속된 각각의 제어 회로들을 정의할 수 있다.
일부 실시예들에서, 각각의 제어 회로들은 드라이버 회로들을 포함할 수 있고, 드라이버 회로들 각각은 본딩 인터페이스에서 각각의 이미터들 또는 서브셋들의 애노드 또는 캐소드 접속들에 전기적으로 접속될 수 있다.
일부 실시예들에서, 각각의 이미터들 또는 서브셋들은 각각의 이미터들 또는 서브셋들의 2차원 어레이를 정의하기 위해 어레이 상호접속들에 의해 전기적으로 상호접속될 수 있고, 드라이버 회로들은 본딩 인터페이스에서 각각, 각각의 이미터들 또는 서브셋들의 2차원 어레이에 전기적으로 접속된 드라이버 회로들의 2차원 어레이를 정의할 수 있다.
일부 실시예들에서, 각각의 제어 회로들은 드라이버 회로들에 전기적으로 접속되고 드라이버 회로들로부터 출력된 각각의 구동 신호들의 타이밍들을 제어하도록 구성된 신호 분배 회로를 포함할 수 있다.
일부 실시예들에서, 각각의 제어 회로들은 한 번에 각각의 이미터들 또는 서브셋들 중 하나를 개별적으로 선택하기 위해 드라이버 회로들을 어드레싱하도록 구성된 어드레싱 회로를 포함할 수 있다.
일부 실시예들에서, 이 방법은, 국지화된 디커플링 커패시턴스, 전력 공급 라우팅, 및/또는 각각의 이미터 또는 서브셋의 다른 제어를 제공하도록 구성된 하나 이상의 추가 회로를 제공하는 단계를 포함할 수 있다. 하나 이상의 추가 회로들은 제2 반도체 층 내에 있을 수 있거나, 제1 반도체 층에 대향하여 제2 반도체 층 상에 적층되고 그에 본딩되는 제3 반도체 층 내에 있을 수 있다.
일부 실시예들에서, 본딩은 애노드 및/또는 캐소드 접속들을 제어 회로들 및/또는 전기적 접지에 전기적으로 접속하기 위해 본딩 인터페이스에서 하이브리드 본딩, 관통 비아들, 및/또는 범프 본드들을 포함할 수 있다.
일부 실시예들에서, 어레이 상호접속들은 제1 반도체 층 내의 서브셋들을 약 10 미크론 미만의 각각의 상호접속 길이들로 직렬 또는 병렬로 전기적으로 접속할 수 있다.
일부 실시예들에서, 본딩은 트랜지스터들을 본딩 인터페이스에서 각각의 이미터들 또는 서브셋들의 애노드 및/또는 캐소드 접속들과 직접 접속하는 단계를 포함할 수 있다.
일부 실시예들에서, 본딩은 제1 반도체 층과 제2 반도체 층 사이에 하나 이상의 인터포저 또는 재분배 층을 이용하여 제2 반도체 층을 제1 반도체 층에 본딩하는 것을 포함할 수 있다.
본 명세서에 설명된 일부 실시예들은 하나 이상의 이미터 유닛들(표면 또는 에지 방출 레이저 다이오드들과 같은 하나 이상의 반도체 레이저들을 포함하고; 일반적으로 본 명세서에서 이미터 신호들을 출력하는 이미터들로서 지칭됨), 하나 이상의 광 검출기 픽셀들(애벌란시 포토다이오드들 및 단일-광자 애벌란시 검출기들을 포함하는 반도체 포토다이오드들과 같은, 하나 이상의 광검출기를 포함하고; 일반적으로 본 명세서에서 입사광에 응답하여 검출 신호들을 출력하는 검출기들로서 지칭됨), 및 3D 비행 시간(ToF) 플래시 라이다 시스템을 제공하기 위해 이미터 유닛들 및/또는 검출기 픽셀들의 서브셋들(그의 각각의 이미터들 및/또는 검출기들을 각각 포함함)을 선택적으로 동작시키도록 구성되는 하나 이상의 제어 회로들을 포함하는 라이다 시스템을 제공한다.
일부 실시예들에 따른 다른 디바이스들, 장치들, 및/또는 방법들은 다음의 도면들 및 상세한 설명의 검토 시에 본 기술분야의 통상의 기술자에게 명백해질 것이다. 위의 실시예들의 임의의 그리고 모든 조합들에 더하여, 모든 이러한 추가적인 실시예들이 이 설명 내에 포함되고, 발명의 범위 내에 있으며, 첨부된 청구항들에 의해 보호되는 것이 의도된다.
도 1은 본 발명의 일부 실시예들에 따른 이미터 반도체 층들과 트랜지스터 반도체 층들의 본딩을 나타내는 개략도이다.
도 2a, 도 2b, 및 도 2c는 본 발명의 일부 실시예들에 따른 이미터들의 어레이들을 포함하는 이미터 반도체 층들 및 드라이버 회로들을 포함하는 드라이버 반도체 층들의 예시적인 적층 구성들을 나타내는 개략적인 단면도들이다.
도 3a, 도 3b 및 도 3c는 본 발명의 일부 실시예들에 따른 이미터 반도체 층 내의 각각의 이미터들의 예시적인 상호접속들을 나타내는 개략적인 회로도들이다.
도 4, 도 5 및 도 6은 본 발명의 일부 실시예들에 따른 반도체 층 또는 웨이퍼의 트랜지스터들에 결합된 제어 회로 요소들의 예시적인 구성들을 나타내는 개략적인 회로도들이다.
도 7은 이미터 웨이퍼 및 트랜지스터 웨이퍼를 적층되고 본딩된 배열로 더 상세히 나타내는 개략적인 단면도이다.
도 8a는 본 발명의 일부 실시예들에 따른 통합된 전면 조명(FSI) VCSEL 어레이 및 적층된 드라이버 IC 구성을 포함하는 조명 장치를 나타내는 개략적인 단면도이다.
도 8b는 본 발명의 일부 실시예들에 따른 통합된 후면 조명(BSI) VCSEL 어레이 및 적층된 드라이버 IC 구성을 포함하는 조명 장치를 나타내는 개략적인 단면도이다.
도 9a는 비교예에 따른 통합된 FSI VCSEL 구조체를 포함하는 조명 장치를 나타내는 개략적인 단면도이다.
도 9b는 비교예에 따른 통합된 BSI VCSEL 구조체를 포함하는 조명 장치를 나타내는 개략적인 단면도이다.
다음의 상세한 설명에서, 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해 다수의 특정 상세들이 제시된다. 그러나, 본 개시내용은 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자들에 의해 이해될 것이다. 일부 경우들에서, 널리 공지된 방법들, 절차들, 컴포넌트들, 및 회로들은 본 개시내용을 모호하게 하지 않도록 상세히 설명되지 않았다. 본 명세서에 개시된 모든 실시예들은 개별적으로 구현되거나 임의의 방식 및/또는 조합으로 조합될 수 있는 것으로 의도된다. 일 실시예와 관련하여 설명된 양태들은 상이한 실시예들에 통합될 수 있지만, 그와 관련하여 구체적으로 설명되지는 않는다. 즉, 모든 실시예들 및/또는 임의의 실시예들의 특징들은 임의의 방식 및/또는 조합으로 조합될 수 있다.
일부 LiDAR 응용들에서, 이미터 어레이 내의 별개의 이미터들(예를 들어, VCSEL들) 또는 이미터들의 클러스터들의 어드레싱은 이미터 어레이의 전체 시야 내에서 관심있는 특정한 타겟(들)만을 조명 또는 조사(interrogate)하는 데 이용될 수 있어서, 전체 시야를 계속 조명하는 것에 비해 이미터 전력을 상당히 감소시킬 수 있다. 따라서, 이미터-대-검출기 픽셀(또는 이미터 클러스터-대-검출기 픽셀 클러스터) 동기화를 용이하게 하기 위해 이미터 어레이 내의 이미터 클러스터들을 어드레싱하는 것이 바람직할 수 있다. 이것은 드라이버들과 이미터들 사이에 비교적 조밀한 상호접속들을 요구할 수 있다.
VCSEL들 또는 다른 이미터들의 어레이들은 또한 분산된 이미터들과 이산 드라이버 회로부 사이의 상호접속들의 기생 임피던스들(저항, 인덕턴스 및 커패시턴스)을 겪을 수 있다. 예를 들어, VCSEL 어레이와 드라이버 회로들 사이의 접속성과 연관된 기생 저항들, 커패시턴스들, 및/또는 인덕턴스들은 VCSEL 출력들의 (펄스 폭들뿐만 아니라) 상승 및 하강 시간들을 한정할 수도 있다. 추가적으로, 어레이 내의 상이한 물리적 위치들에서의 이미터들의 제어는 이미터들 또는 이미터들의 서브-어레이들 사이의 각자의 상호접속들의 불균등한 임피던스들로 인해 어려울 수 있다.
본 발명의 실시예들은 웨이퍼들 상에 제조된 다양한 이미터 기술들(LED들 및 레이저 다이오드들을 포함하며, 예로서 주로 VCSEL들을 참조하여 설명됨)뿐만 아니라, 상이한 웨이퍼들 상에 제조된 다양한 전기 회로 또는 트랜지스터 기술들(CMOS, BiCMOS, 사파이어, 실리콘-온-절연체, RF CMOS, GaN FET 등을 포함하며, 예로서 주로 CMOS를 참조하여 설명됨)에 관한 것이다. 특히, 본 발명의 일부 실시예들은 제1 반도체 층 내에 전기적으로 상호접속된 복수의 이미터들(예를 들어, VCSEL들과 같은 레이저 다이오드들)을 포함하는 제1 반도체 층(예를 들어, 제1 반도체 다이 또는 제1 반도체 웨이퍼)을 포함할 수 있고, 제1 반도체 층은 제어 회로들(예를 들어, 드라이버 트랜지스터들)을 포함하는 제2 반도체 층(예를 들어, 제2 반도체 다이 또는 제2 반도체 웨이퍼)과 본딩된다. 제1 및 제2 반도체 층들은 제어 회로들 또는 트랜지스터들을 이미터들의 각각의 이미터들 또는 서브셋들(직렬 접속된 서브어레이들 또는 이미터들의 병렬 접속된 서브어레이들을 포함함)에 전기적으로 접속하기 위해 (예를 들어, 하이브리드 본딩, 관통 비아들, 범프 본딩 등을 이용하여) 서로 본딩될 수 있다. 제어 회로들(예를 들어, 드라이버 트랜지스터들)은 본딩 인터페이스에서 전기적 접속들에 의해 각각의 이미터들(또는 이미터들의 서브-어레이들)의 애노드 및/또는 캐소드들과 직접 접속될 수 있거나, 하나 이상의 인터포저 또는 재분배 층들이 제1 반도체 층과 제2 반도체 층 사이에 제공될 수 있다.
(이미터들 및 상호접속들이 형성되는) 제1 반도체 층은 (구동 또는 다른 제어 회로부가 형성되는) 제2 반도체 층과 다른 재료일 수 있으며, 제1 반도체 층을 제2 반도체 층에 본딩하여 이종 통합(heterogeneous integration)을 가능하게 하기 위해 하이브리드 재료 본딩 프로세스들이 사용될 수 있다. 하이브리드 본딩은 상이한 재료들을 이용하여 2개의 구조체들을 함께 본딩하기 위해, 예를 들어 2개의 웨이퍼들을 함께 본딩하고(웨이퍼-대-웨이퍼 본딩) 그리고 칩을 웨이퍼에 본딩하기 위해(다이-대-웨이퍼 본딩) 사용될 수 있다. 예를 들어, 2개의 웨이퍼들은 2개의 기술들, 예를 들어, 유전체-대-유전체 및 금속-대-금속 본드의 조합을 사용하여 함께 본딩될 수 있고, 그에 의해 마이크로범프들 및 필러들이 아니라, 미세 피치(예를 들어, 구리) 접속들을 사용하여 직접 각각의 웨이퍼들에서 디바이스들을 적층 및 접속한다.
웨이퍼-대-웨이퍼 본딩은, 이미터들과 제어(예를 들어, 드라이버) 회로들 사이의 상호접속 길이(및 그에 따라 기생 임피던스)를 감소시키거나 최소화하기 위해 여기서 설명된 일부 실시예들에서 이용될 수 있다. 이미터들은 웨이퍼-레벨에서(즉, 이미터들이 형성되는 웨이퍼 또는 반도체 층 상에 또는 내에, 본 명세서에서 네이티브 웨이퍼 또는 기판이라고도 지칭됨) 본 명세서에서 어레이 상호접속들 또는 어레이 상호접속들이라고도 지칭되는 조밀한 상호접속 배열에 의해 전기적으로 접속될 수 있으며, 이는 웨이퍼 전체에 걸쳐 대략 몇 미크론(예를 들어, 약 10 미크론 미만, 약 5 미크론 미만, 또는 약 2 미크론 미만) 정도로 인접한 이미터들 사이의 전기적 상호접속들을 갖는 직렬 또는 병렬 상호접속들을 제공할 수 있다. 대조적으로, 다이 레벨 상호접속들은 전형적으로 다이의 주변 또는 에지 영역들에 제공되고, 상당히 더 클 수 있어(예를 들어, 수십 미크론 이상 정도), 기생 임피던스 문제들을 증가시킨다.
이와 같이 본 발명의 실시예들에서, 이미터 어레이들 및 제어 회로(예를 들어, 드라이버) 어레이들은 드라이버 회로들의 하나 이상의 2차원(2D) 어레이들을 이미터들의 하나 이상의 2D 어레이들과 전기적으로 접속하도록 적층될 수 있고, 더 큰 면적 밀도(각각의 반도체 층들 상의 또는 내의 디바이스들 사이의 어레이 상호접속들에 의해 제공됨) 및 감소된 상호접속 길이들(본딩 인터페이스에서 전기적 접속들에 의해 제공됨)을 갖는다. 이미터들 및 드라이버 회로부를 각각 포함하는 적층된/본딩된 제1 및 제2 반도체 층들은 적층된/통합된 드라이버 회로부를 갖는 조명 장치 또는 이미터 어레이들을 정의하기 위해 (예를 들어, 다이싱에 의해) 후속하여 싱귤레이션될 수 있다. 싱귤레이션은 원하는 어레이 해상도 또는 픽셀들의 수를 갖는 이미터 어레이들을 정의하기 위해 수행될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 적층된 구성(100)으로의 이미터 반도체 층들(예를 들어 VCSEL 웨이퍼들로서 보여짐)과 트랜지스터 반도체 층들(실리콘 CMOS 웨이퍼들로서 보여짐)의 본딩을 나타내는 개략도이다. 도 2a 및 도 2b는 본 발명의 일부 실시예들에 따른 드라이버 회로들과 (예를 들어 VCSEL로서 보여진) 이미터 어레이들을 포함하는 웨이퍼들의 예시적 적층된 구성들(200a 및 200b)을 나타내는 단면도이다. 도 2c는 도 2b의 본딩된 웨이퍼들로부터 싱귤레이션된 다이들(200d)을 나타내는 단면도이다. 도 3a 내지 도 3c는 이미터 반도체 층 내의 각각의 이미터들(310)(VCSEL들의 예로서 보여짐)의 예시적인 상호접속들을 나타낸 개략적인 회로도들이다.
주로 실리콘(Si) 웨이퍼에 제공되는 트랜지스터들 또는 구동 회로부를 참조하여 주로 설명/예시되지만, 트랜지스터 반도체 층(들) 또는 웨이퍼(본 명세서에서 제2 디바이스 층 또는 웨이퍼라고도 지칭됨)는 일부 실시예들에서 III족 질화물(예를 들어, 갈륨 질화물(GaN)) 기반 또는 실리콘 탄화물(SiC) 상의 GaN일 수 있다는 점이 이해될 것이다. 또한, 트랜지스터 반도체 층들은 예를 들어, 초고속 성능을 위한 더 높은 이동도 트랜지스터들을 제공하기 위해, 일부 실시예들에서 갈륨 비화물(GaAs)-기반 또는 인듐 인화물(InP)-기반일 수 있다.
마찬가지로, 이미터 반도체 층(들) 또는 웨이퍼(본 명세서에서 제1 디바이스 층 또는 웨이퍼라고도 함)는 원하는 파장 범위에서 또는 그에 걸쳐 이미터들로부터의 광 방출 출력을 정의하도록 선택되는 재료들로 형성될 수 있다. 일부 예시적인 실시예들에서, 제1 디바이스 층 또는 웨이퍼는 InP-기반 구조체를 포함할 수 있다. 특정한 실시예들에서, 활성 영역은 약 1400나노미터 내지 약 1600나노미터의 파장을 갖는 광을 방출하도록 구성된 하나 이상의 InP-기반 층들(예를 들어, 교대하는 InGaAsP/InP 또는 AlGaInAs/InP 층들을 포함하는 다중 양자 우물(MQW) 활성 영역)을 포함할 수 있다. 추가적인 예시적인 실시예들에서, 제1 디바이스 층 또는 웨이퍼는 GaN-기반 구조체일 수 있다. 따라서, 이미터 및 구동 회로부 반도체 층들은 동일하거나 상이한 반도체 재료들로 형성될 수 있다.
도 1 및 도 2a-2b들에서 보여진 바와 같이, 이미터들(110, 210)(예를 들어, VCSEL들)의 세트들 또는 어레이들(115, 215a, 215b)을 포함하는 제1 디바이스 층 또는 웨이퍼(101, 201a, 201b), 및 드라이버 회로들(105, 205)의 대응하는 세트들(120)을 포함하는 제2 디바이스 층 또는 웨이퍼(102, 202a, 202b)는, 그들 사이의 본딩 인터페이스(203)에서 드라이버 회로들(105, 205)이 VCSEL들(110, 210)의 각각의 어레이들의 애노드 및/또는 캐소드들과 전기적으로 접속되도록 별도로 제조되고, 적층되고, 본딩된다. 특히, 도 2a 및 도 2b에서 보여진 바와 같이, 제1 디바이스 층 또는 웨이퍼(201a, 201b)(일반적으로 201로서 지칭됨)는 예를 들어, 1개 내지 N개의 VCSEL들(여기서, N은 일반적으로 215로서 지칭되는 세트 또는 어레이(215a, 215b)에서의 VCSEL들(210)의 수를 표시하는 정수임)의 세트들 또는 어레이들(215a, 215b)에서, 하나 이상의 VCSEL들(110, 210)을 정의하는 하나 이상의 반도체 서브층들을 포함할 수도 있고, 이들은 개개의 VCSEL 다이들로 다이싱될 수 있거나 다른 방식으로 분리될 수 있다. 제2 디바이스 층 또는 웨이퍼(202a, 202b)(일반적으로 202로 지칭됨)는 하나 이상의 드라이버 회로들(205)을 정의하는 하나 이상의 반도체 서브층들을 포함할 수 있으며, 이는 마찬가지로 각각의 드라이버 회로 다이들로 다이싱되거나 다른 방식으로 분리될 수 있다.
VCSEL들(110, 210)은 제1 디바이스 층 또는 웨이퍼(101, 201)에 네이티브일 수 있고, 예를 들어, 그 사이의 어레이 상호접속들(213)에 의해, 제1 디바이스 층 또는 웨이퍼(101, 201) 상에서 또는 그 내에서 웨이퍼-레벨에서 전기적으로 접속될 수 있다. 도 2a에 보여진 바와 같이, 각각의 상호접속들(213)은 본딩 인터페이스(203)에 대향하는, 제1 디바이스 층(201a) 상의 1개 내지 N개의 VCSEL들 중 인접한 VCSEL들의 애노드들 및/또는 캐소드들을 전기적으로 접속시킨다. 제1 디바이스 층 또는 웨이퍼(101, 201)는 제2 디바이스 층 또는 웨이퍼(102, 202a, 202b)와의 본딩 인터페이스(203)에서 1개 내지 N개의 VCSEL들(215a, 215b) 중의 각각의 VCSEL들(110, 210) 또는 (그것들 중의 VCSEL들의 서브셋들)에 대한 애노드 및/또는 캐소드 접속들(214)을 더 포함한다.
예를 들어, 도 3a에 보여진 바와 같은 일부 실시예들에서, 어레이 상호접속들(313a)은 제1 반도체 층 또는 웨이퍼(301a)(본 명세서에서 디바이스 웨이퍼로도 지칭됨) 내의 1개 내지 N개의 VCSEL들(315a)의 각각의 VCSEL(310)의 애노드(311a) 및 캐소드(312a)에 개별 전기적 접속들을 제공할 수 있다. 도 3b에 보여진 바와 같은 일부 실시예들에서, 어레이 상호접속들(313b)은 1개 내지 N개의 VCSEL들(315b) 중의 VCSEL들(310)을 제1 디바이스 웨이퍼(301b) 내의 직렬 서브-어레이들로 전기적으로 접속할 수 있다(예를 들어, 캐소드(312b) 대 애노드(311b)). 도 3c에 보여진 바와 같은 일부 실시예들에서, 어레이 상호접속들(313c)은 1개 내지 N개의 VCSEL들(315c) 중의 VCSEL들(310)을 제1 디바이스 웨이퍼(301c) 내의 병렬 서브-어레이들로 전기적으로 접속할 수 있다(예를 들어, 애노드(311c) 대 애노드(311c) 및 캐소드(312c) 대 캐소드(312c)). 어레이 상호접속들은 몇 미크론 정도(예를 들어, 약 10 미크론 미만, 약 5 미크론 미만, 또는 약 2 미크론 미만)의 각각의 상호접속 길이들을 갖는 인접한 VCSEL들(310) 사이의 직렬 또는 병렬의 전기적 접속들을 제공할 수 있다.
다시 도 2a 및 도 2b를 참조하면, 위에서 언급된 바와 같이, 제2 디바이스 층 또는 웨이퍼(202)는 하나 이상의 드라이버 회로들(205)(CMOS 또는 다른 것)을 정의하는 하나 이상의 반도체 서브층들을 포함할 수 있으며, 이는 또한 각각의 드라이버 회로 다이들로 다이싱되거나 다른 방식으로 분리될 수 있다. 도 2a는 제2 디바이스 웨이퍼(202a)의 단일 드라이버 회로(205)와 제1 디바이스 웨이퍼(201a)의 1개 내지 N개의 VCSEL들(215a)의 어레이 사이의 전기적 연결들을 나타낸다. 도 2b는 제1 디바이스 웨이퍼(201b)의 1개 내지 N개의 VCSEL들(215b)의 각각의 어레이들과 제2 디바이스 웨이퍼(202b)의 다수의 드라이버 회로들(205) 사이의 전기적 접속들, 예를 들어, VCSEL(210) 당 또는 VCSEL 서브-어레이(215b) 당 하나의 드라이버 회로(205)를 나타낸다.
제1 디바이스 웨이퍼(201a, 201b)와 제2 디바이스 웨이퍼(202a, 202b) 사이의 본딩 인터페이스(203)는 제2 디바이스 웨이퍼(202a, 202b)의 드라이버 회로들(205)을 제1 디바이스 웨이퍼(201a, 201b)의 VCSEL들(210)/VCSEL 서브-어레이들(215a, 215b)에 전기적으로 연결한다. 예를 들어, 본딩 인터페이스(203)는 제1 및 제2 디바이스 웨이퍼들(201 및 202)의 각각의 컨택트들을 접속하도록 구성되는 하나 이상의 금속화 층 및/또는 금속 컨택트들을 포함할 수 있다. 전기적 접속들은 회로 구성에 따라, 본딩 인터페이스(203)에서 또는 본딩 인터페이스(203) 내에서 예를 들어, 드라이버 회로(205), 공급 회로, 및/또는 연관된 회로들에 대해, VCSEL들(210)(또는 VCSEL 서브-어레이들(215a, 215b))의 애노드들 및 캐소드들의 양자를 위해 행해질 수 있다. 대안적으로, VCSEL들(210) 또는 VCSEL 서브-어레이들(215a, 215b)의 애노드들 또는 캐소드들 중 하나는 본딩 인터페이스(203)에서 또는 그 내에서 공급 또는 드라이버 회로(205)에 접속될 수 있다. 도 2a 및 도 2b에 보여진 바와 같이 본딩된 제1 및 제2 디바이스 웨이퍼(201 및 202)들은 도 2c에 보여진 바와 같이, 통합된 구동 회로부(205)를 갖는 VCSEL 어레이들(215)을 포함하는 각각의 다이들(200d)을 정의하기 위해 후속하여 싱귤레이션될 수 있다.
다시 도 1 및 도 2a-2b를 참조하면, 일부 실시예들에서, 제2 디바이스 웨이퍼(102, 202)의 각각의 드라이버 회로(105, 205)는 VCSEL(110, 210) 또는 N개의 VCSEL들(115, 215a, 215b)의 어레이를 제어하도록 배열되고 접속된다. 드라이버 회로들(105, 205)은 제1 디바이스 웨이퍼(101, 201)의 VCSEL(110, 210) 또는 VCSEL 어레이(115, 215a, 215b)에 평행하게 배열될 수 있다.
일부 실시예들에서, 제어 회로 요소들은 단일 반도체 층 또는 웨이퍼에 제공되는 것으로 한정되지 않을 수 있고, 오히려 이미터 반도체 층 또는 웨이퍼(101, 201)가 그 위에 적층된 다수의 반도체 층들 또는 웨이퍼들에 걸쳐 분산될 수 있다. 예를 들어, 제3 디바이스 웨이퍼는 제2 디바이스 웨이퍼(102, 202)에 본딩될 수 있다. 제3 디바이스 웨이퍼는 예를 들어, 국지화된 디커플링 커패시턴스, 전력 공급 라우팅, 및/또는 다른 VCSEL/VCSEL 어레이 제어를 위하여 구성된 추가적인 회로부를 포함할 수 있다. 그러나, 그러한 추가적인 디커플링 회로부는 일부 실시예들에서 제2 디바이스 웨이퍼(102, 202)에 제조될 수 있다는 것을 이해할 것이다. 더 일반적으로, 2개의 반도체 층들 또는 웨이퍼들(하나는 이미터 요소들을 포함하고 다른 하나는 제어 회로 요소들을 포함함)의 적층된 배열들을 참조하여 예시되지만, 본 발명의 실시예들은 그 사이의 각각의 본딩 인터페이스들을 따라 전기적 상호접속들을 갖는, 본딩되고 적층된 추가적인(예를 들어, 3개 이상의) 반도체 층들 또는 웨이퍼들을 포함할 수 있다는 것이 이해될 것이다.
도 4 내지 도 6은 본 발명의 일부 실시예들에 따른 제2 디바이스 층 또는 웨이퍼의 트랜지스터들에 결합된 제어 회로 요소들의 예시적인 구성들을 나타내는 개략적인 회로도들이다. 도 4 내지 도 6들의 예들에서의 제어 회로 요소들은 트랜지스터들/드라이브 회로부를 갖는 제2 디바이스 웨이퍼에 구현되지만, 제어 회로 요소들 중 하나 이상은 일부 실시예들에서 제2 디바이스 웨이퍼 상에 적층되어 본딩되는 상이한(예를 들어, 제3) 반도체 층 또는 웨이퍼에 구현될 수 있다는 것이 이해될 것이다.
일부 실시예들에서, 제어 회로 요소들은 드라이버 회로들에 접속되고 각각의 드라이버 회로들로부터 출력된 제어 신호들(구동 신호들로도 지칭됨)의 타이밍을 제어하거나 설정하도록 구성되는 신호 분배 회로를 정의할 수 있다. 예를 들어, 도 4의 회로도(400)에 도시된 바와 같이, 신호 분배 회로 또는 시스템(425)은 제2 디바이스 웨이퍼("웨이퍼 2")(402)에 구현될 수 있고, 제2 디바이스 웨이퍼(402)의 드라이버 회로들(405)에 전기적으로 접속될 수 있다. 도 4의 예에서, 제1 디바이스 웨이퍼("웨이퍼 1")(401)에 구현된 VCSEL 어레이(415)의 VCSEL들(410)의 각각의 서브셋들 또는 서브-어레이들(2개의 서브-어레이들로서 예시됨)에 대한 캐소드 접속들(412)은 웨이퍼 1(401)과 웨이퍼 2(402) 사이의 본딩 인터페이스(403)에서 전기적 접속들(414)에 의해 제공된다. 웨이퍼 2(402)의 각각의 드라이버 회로들(405)(각각의 VCSEL 서브-어레이에 대해 하나씩)은 본딩 인터페이스(403)에서 접속들(414)에 의해 캐소드 접속들(412)에 전기적으로 접속되고, 각각의 서브-어레이의 VCSEL들(410)의 애노드 접속들(411)은 예를 들어, 공급 전압에 전기적으로 접속된다.
본 명세서에 설명된 신호 분배 회로들 또는 시스템들은 어레이 내의 상이한 위치들에서 VCSEL들로부터의 출력 신호들의 상승 및 하강 시간들을 매칭시키도록 구성되는 버퍼 또는 다른 지연 요소들을 포함할 수 있다. 도 5 및 도 6의 회로도(500 및 600)는 동일한 반도체 층 또는 웨이퍼(웨이퍼 2로서 예시됨)(502, 602)에 구현되는 바와 같은 드라이버 회로(505, 605) 및 신호 분배 회로들(525, 625)에 대한 접속들의 예들을 더 상세히 나타낸다.
도 5에 보여진 바와 같이, 드라이버 회로들(505)은 웨이퍼 1(501)과 웨이퍼 2(502) 사이의 본딩 인터페이스(503)에서 전기 접속들(514)에 의해 웨이퍼 1(501)의 VCSEL 어레이(515)의 각각의 VCSEL들(510)(또는 VCSEL들의 서브셋들/서브어레이들)의 캐소드 접속들(512)에 결합되는 웨이퍼 2(502) 내의 트랜지스터들(505t)의 어레이로서 구현된다. 공급 전압(V_anode)은 본딩 인터페이스(503)에서 전기적 접속들(514)에 의해 VCSEL 어레이(515)의 각각의 VCSEL들(510)(또는 VCSEL들의 서브셋들/서브-어레이들)의 애노드 접속들(511)에 결합된다. 드라이버 회로들(505)은 또한 본딩 인터페이스(503)에서 각각의 접속들(514)에 의해, VCSEL들(510)의 캐소드 접속들(512)에 전기적으로 접속되고, 웨이퍼 2(502) 내의 신호 분배 시스템(525)의 출력들에 응답하여 각각의 VCSEL들(510)(또는 VCSEL들의 서브셋들/서브어레이들)을 선택적으로 활성화하도록 구성된다.
도 6에 보여진 바와 같이, 드라이버 회로들(605)은 본딩 인터페이스(603)에서 전기적 접속들(614)에 의해 웨이퍼 1(601)의 VCSEL 어레이의 각각의 VCSEL들(610)(또는 VCSEL들의 서브셋들/서브-어레이들)의 애노드 접속들(611)에 결합되는 각각의 CMOS 트랜지스터 배열들(626)에 의해 대안적인 드라이버 구성(예를 들어, H-브리지 구성)으로 구현된다. 각각의 VCSEL들(610)(또는 VCSEL들의 서브셋들/서브-어레이들)에 대한 캐소드 접속들(612)은 또한 본딩 인터페이스(603)에서 제공되고, (예컨대, 웨이퍼 2(602)를 통해 연장되는 (본원에서 관통 비아들로서 또한 지칭된) 하나 이상의 관통 비아 접속들을 이용하여) 웨이퍼 2(602)를 통해 전기적 접지에 접속된다. 드라이버 회로들(605)은 웨이퍼 2(602) 내의 신호 분배 시스템(625)의 출력들에 응답하여 애노드 접속들(611)을 공급 전압(V_anode)에 접속함으로써 각각의 VCSEL들(610)(또는 VCSEL들의 서브셋들/서브-어레이들)을 선택적으로 활성화하도록 구성된다. 웨이퍼 2(602)의 회로 요소들은 신호 분배 시스템(625)과 드라이버 회로들(626) 사이에 결합된 비중첩 회로(627)를 더 정의한다.
일부 실시예들에서, 제2 반도체 층 또는 웨이퍼 내의 제어 회로 요소들은 특정 시간에 제1 반도체 층 또는 웨이퍼의 어느 VCSEL/VCSEL 어레이들이 특정 시간에 구동되는지를 정의하기 위해 드라이버 회로들의 어레이를 어드레싱하도록 구성될 수 있다. 예를 들어, 제어 회로 요소들은 어느 VCSEL들 드라이버 회로들/VCSEL들이 인에이블되는지를 제어하는 드라이버 웨이퍼에서의 어드레싱 회로를 정의할 수 있다. 어드레싱 회로(들)는 VCSEL들의 선택적인 인에이블링 또는 활성화가 동시에(개별적으로, 서브셋들/클러스터들에서, 또는 다수/전부가 병렬로) 어드레싱되는 것을 허용하도록 구성될 수도 있다.
일부 실시예들에서, 예를 들어, 다이 포맷으로의 싱귤레이션 후에, 더 높은 전력 동작을 허용하고 VCSEL들의 동작 온도를 감소시키기 위해, 통합된 히트 싱크가 (예를 들어, 하부 PCB에 대한 관통 비아들을 사용하여) 제공될 수 있다. 도 7은 적층되고 본딩된 배열(700)로 된 이미터 웨이퍼(예를 들어, VCSEL 웨이퍼(701))와 트랜지스터 웨이퍼(예를 들어, CMOS 웨이퍼(702))를 더 상세히 나타내는 단면도이다. 도 7의 예에서, 본딩 인터페이스(703)는 FEOL(front end of line)(708), BEOL(back end of line)(707), 및 금속화(706) 부분들을 포함하는 것으로 나타내어져 있다. 예를 들어, FEOL 동작은 분리된 트랜지스터들 또는 드라이버 회로들로 CMOS 웨이퍼(702)를 정의할 수 있다. BEOL 동작은 콘택트들(예컨대, 패드들), 상호접속 와이어들, 비아들, 및/또는 유전체 구조체들의 제조를 위한 하나 이상의 금속화 층들(707)을 구현할 수 있고, VCSEL 웨이퍼(701)의 금속 접속들(706)(예컨대, 개개의 VCSEL들/VCSEL들의 서브셋들에 대한 애노드 및/또는 캐소드 접속들)은 그 위에 적층되고 본딩될 수 있다. 추가적으로, 적층된 VCSEL 및 CMOS 웨이퍼들(700)은 VCSEL 전류 루프에 대한 접속들을 제공하기 위하여 (예컨대, 관통 실리콘 비아들로) 사후-프로세싱되어, IR 강하를 감소시키고 적층된 다이(700)의 열 전도성을 개선시킬 수 있다. 특히, 도 7에 보여진 바와 같이, 관통 비아들(704)(예를 들어, 관통 실리콘 비아(TSV)들)이 제공되어 CMOS(드라이버) 웨이퍼(702)의 하부를 통해 연장되어 (예를 들어, PCB로의) 회로 접속들을 제공할 수 있어서, 전압 강하를 감소시키고, 기생성분을 감소시키며, 및/또는 인덕턴스를 감소시킬 수 있다. 관통 비아들(704)은 또한 CMOS(드라이버) 웨이퍼(702)의 하부를 통해 연장되는 히트 싱크 구조체를 정의할 수 있고, 이는 열 소산을 개선할 수 있다.
여기에 설명된 것과 같은 VCSEL들 또는 다른 표면-방출 레이저 다이오드들은 그 사이에 활성 영역(하나 이상의 양자 우물 층을 포함할 수 있음)을 갖는 n형 층 및 p형 층(예를 들어, 한 쌍의 분산된 브래그 반사기들(DBR들)로서 구현됨)을 포함하는 반도체 구조체를 가질 수 있다. n형 및 p형 층들 중 하나는 활성 영역의 표면에 수직하게 배향된 광학 축을 갖는 레이징 애퍼처를 포함한다. 애노드 및 캐소드 컨택트들은 각각 n형 및 p형 층들에 전기적으로 접속되거나, 그 반대이다. 도 8a 및 도 8b에 보여진 예시적인 조명 장치(800a 및 800b)에서, VCSEL들(810)은 각각 한 쌍의 (n형 및 p형) 분산된 브래그 반사기들(DBR들)(810n 및 810p)을 포함한다. DBR들(810n, 810p)은 일부 실시예들에서 다중 양자 우물(multiple quantum well; MQW) 구조체들을 포함하는 각각의 VCSEL(810)의 활성 영역(810a)의 층(들)을 포함하는 공진 공동을 위한 미러들을 제공한다.
본 발명의 실시예들에 따른 이미터들 또는 이미터 어레이들은 상부- 또는 전면-방출(반도체 디바이스 층 또는 웨이퍼로부터 멀어지거나 그에 반대되는 방향으로 광 방출)일 수 있거나, 배면- 또는 후면-방출(광 방출의 파장(들)에 광학적으로 투명한 반도체 디바이스 층 또는 웨이퍼를 향하거나 그를 통과하는 방향으로 광 방출)일 수 있다. 도 8a는 본 발명의 일부 실시예들에 따른 통합된 전면 조명(FSI) VCSEL 어레이 및 적층된 드라이버 IC 구성을 포함하는 조명 장치(800a)를 나타낸다. 도 8b는 본 발명의 일부 실시예들에 따른 통합된 후면 조명(BSI) VCSEL 어레이 및 적층된 드라이버 IC 구성을 포함하는 조명 장치(800b)를 나타낸다.
도 8a의 조명 장치에 보여진 바와 같이, VCSEL 웨이퍼(801a)의 VCSEL들(810)은 상부-방출 또는 전면 조명 구성으로 배향되고, 여기서 VCSEL들(810)로부터의 광 출력(850)은 웨이퍼(801a)의 상부로부터 방출된다. 더 구체적으로, VCSEL들(810)의 레이징 애퍼처들은 드라이버 트랜지스터 웨이퍼(802a) 상에 적층되는 VCSEL 웨이퍼 또는 기판(801a)과 반대 방향으로 광을 방출하도록 배향된다. 드라이버 트랜지스터 웨이퍼(802a)의 드라이버 회로부는 VCSEL 웨이퍼(801a)를 통해 연장되는 각각의 TSV들(804a)에 의해 본딩 인터페이스(803a)에서 각각의 VCSEL들(810)에(예를 들어, 각각의 VCSEL들(810) 또는 VCSEL들의 서브-어레이들(815a)의 각각의 애노드 접속들(811)) 전기적으로 접속된다. 드라이버 트랜지스터 웨이퍼(802a)는 (예를 들어, 각각의 VCSEL들(810) 또는 VCSEL들의 서브-어레이들(815a)의 공통 캐소드 접속들까지) 드라이버 웨이퍼(802a)를 통해 연장되는 각각의 TSV들(804c)에 의해 PCB(830)에 전기적으로 접속된다. 대조적으로, 상부-방출 VCSEL 구조체를 통해 광 출력(950)을 제공하는 도 9a에 보여진 조명 장치(900a)에서는, VCSEL들(910)의 캐소드들(912)과 서브마운트(930) 사이의 전기적 접속을 위하여 VCSEL 영역 외부의 와이어 본드들(WB)이 요구되고, 애노드 컨택트(911a)는 VCSEL 기판(901a)과 서브마운트(930) 사이에 있다.
도 8b의 조명 장치(800b)에 보여진 바와 같이, VCSEL 웨이퍼(801b)의 VCSEL들(810)은 배면-방출 또는 후면 조명 구성으로 배향되고, 여기서 VCSEL들(810)로부터의 광 출력(850)은 VCSEL 웨이퍼(801b)를 통해, 그리고 VCSEL 웨이퍼(801b)의 배면으로부터 방출된다. 더 구체적으로, VCSEL들(810)의 레이징 애퍼처들은 VCSEL들(810)로부터의 광 방출(850)이 VCSEL 웨이퍼 또는 기판(801b)을 통해 투과되도록 (광 방출의 파장들에 투명한) VCSEL 웨이퍼 또는 기판(801b)을 마주하고 VCSEL 웨이퍼 또는 기판(801b)을 향해 광을 방출하도록 배향된다. 드라이버 트랜지스터 웨이퍼(802b)는 레이징 애퍼처들에 대향하여 VCSEL 웨이퍼(801b) 상에 적층되어, VCSEL들(810)은 VCSEL 웨이퍼(801b)와 본딩 인터페이스(803b) 사이에 있다. 드라이버 트랜지스터 웨이퍼(802b) 내의 드라이버 회로부는 개별 범프 본드들(804b)에 의해 본딩 인터페이스들(803b)에서 VCSEL 웨이퍼(801b)의 각각의 VCSEL들(810)에 (예를 들어, 각각의 VCSEL들(810) 또는 VCSEL들의 서브어레이(815b)의 각각의 애노드 접속(811b) 또는 VCSEL(815b)의 서브어레이에) 전기적으로 접속된다. 드라이버 트랜지스터 웨이퍼(802b)는 (예를 들어, 또한 본딩 인터페이스(803b)에서, 각각의 VCSEL들 또는 VCSEL들의 서브-어레이들의 공통 캐소드 접속들(812b)까지) 드라이버 웨이퍼(802b)를 통해 연장되는 각각의 TSV들(804c)에 의해 PCB(830)에 전기적으로 접속된다.
일부 경우들에서, 조명 장치(800b)의 배면-방출 구성은 VCSEL 어레이 설계에서 더 큰 유연성을 제공할 수 있다. 예를 들어, 도 8b에 보여진 헤테로 구조는 (도 8a에 보여진 상부 방출 구성과 비교하여) 거꾸로 성장될 수 있고, 레이저 구조(810) 내의 각자의 층들(810n, 810p)은 애노드(811b) 및 캐소드(812b)에의 전기적 연결들을 제공하는 데 사용될 수 있다. 와이어 본드들이 요구되지 않고, 일부 경우들에서, 렌즈들은 예를 들어, (예컨대, 도 9b에서 보여진 바와 같은 중심화된 마이크로 렌즈(945c)를 통해) 빔 발산을 감소시키거나 (예컨대, 도 9b에서 보여진 바와 같은 오프셋 마이크로 렌즈(945a)를 통해) 빔의 출력 각도를 시프트하기 위하여, VCSEL들(810)에 대향하는 VCSEL 웨이퍼(801b)의 기판의 표면 내로 모놀리식으로 에칭될 수 있다.
배면-방출 구성에서 VCSEL 웨이퍼(901b)를 통해 광 출력(950)을 제공하는 도 9b에 보여진 조명 장치(900b)에서의 비교에 의해 보여진 바와 같이, 본 발명의 일부 실시예들에 따른 조명 장치(800b)에서의 와이어 본드들의 부재는 배면-방출 VCSEL 다이들(910)이 서로에 근접하게 타일링되어, 더 큰 전력 출력, 예를 들어, 장거리 감지 응용들을 위한 충분한 전력을 제공할 수 있는 더 크고 및/또는 더 조밀한 조명 모듈들을 형성하는 것을 허용할 수 있다. 또한, 와이어 본드들을 제거하는 것은 패키지의 기생 임피던스를 감소시킬 수 있고, 차례로 상승 및 하강 시간들을 가속시킬 수 있으며, 이는, 예를 들어, 펄스형 깊이-감지 응용들에 대한 성능을 개선할 수 있다. 대조적으로, 도 9b의 VCSEL 다이들(910)은 서브마운트(930) 상에 정의된 애노드(911b) 및 캐소드(912b)에 필요한 전기적 접속들을 갖는 서브마운트(930)에 플립-칩 본딩된다. 이와 같이, 도 9b의 구조체(900b)는 본 발명의 일부 실시예들에 의해 제공되는 바와 같이 (예를 들어, 각각의 반도체 층들 내의 디바이스들 사이의 어레이 상호접속들에 의해 제공되는 바와 같은) 더 큰 VCSEL 밀도 또는 (본딩 인터페이스에서의 접속들에 의해 제공되는) 감소된 상호접속 길이들을 제공하지 않을 수 있다.
일부 실시예들에서, 드라이버 트랜지스터 웨이퍼는 웨이퍼의 전면을 통해 다이의 주변부 상에 또는 다이 또는 웨이퍼 내에 분포된 범프 본드들(예를 들어, 804b)에 의해, 또는 드라이버 트랜지스터 웨이퍼의 최하부에서 관통 비아들(예를 들어, TSV들) 및/또는 도전성 범프 본드들을 이용하여 이미터 웨이퍼에 본딩될 수 있다. 드라이버 트랜지스터 웨이퍼는 VCSEL 웨이퍼와 본딩되기 전에 연삭되거나(grinded) 다른 방식으로 씨닝될 수 있다. 일부 실시예들에서, 효율적인 신호 라우팅을 용이하게 하기 위해 하나 이상의 신호 재분배 층들이 금속 적층의 최상부에 및/또는 드라이버 트랜지스터 웨이퍼의 최하부에 제공될 수 있다.
일부 실시예들에서, 드라이버 트랜지스터 웨이퍼는 이미터 웨이퍼에 직접 본딩될 수 있거나, 또는 드라이버 트랜지스터 웨이퍼는 그 사이의 인터포저 층을 이용하여 이미터 웨이퍼에 본딩될 수 있다. 인터포저는 기계적으로 유도된 스트레스들을 감소시키기 위해 드라이버 트랜지스터 웨이퍼와 이미터 웨이퍼 기판의 열 팽창 계수 사이에 있는 열 팽창 계수(Coefficient of Thermal Expansion; CTE)를 가질 수 있다.
일부 실시예들에서, 드라이버 트랜지스터 어레이는 예를 들어, 본딩된 VCSEL 및 CMOS 웨이퍼들로부터의 싱귤레이션 이후에, 이미터 어레이와 동일한 크기일 수 있다. 드라이버 트랜지스터 어레이와 PCB 사이의 상호접속은 도전성 범프들에 의해 구현될 수 있다.
일부 실시예들에서, 드라이버 트랜지스터 어레이는 예를 들어, 본딩된 VCSEL 및 CMOS 웨이퍼들로부터의 싱귤레이션 이후에 이미터 어레이보다 클 수 있다. 와이어본드 패드들은 드라이버 트랜지스터 어레이 영역의 비중첩 부분들 상에, 즉, 그 위에 적층된 이미터 어레이를 넘어 연장되는 드라이버 트랜지스터 어레이의 표면 부분들 상에 제공될 수 있다. 드라이버 트랜지스터 어레이와 PCB 사이의 상호접속은 와이어본드들을 사용하여 구현될 수 있다.
본 명세서에 설명된 일부 실시예들은 또한 마이크로-전사 인쇄(micro-transfer printing; MTP) 기술들과 함께 사용될 수 있다. 예를 들어, 열 소산을 위해 VCSEL들 또는 VCSEL들의 그룹들 사이의 간격이 필요할 수 있지만, 그러한 간격은 추가적인 웨이퍼 영역을 필요로 할 수 있다. 일부 실시예들에서, 예를 들어 도 8a에서 보여진 바와 같이, 리프트-오프 구조체들이 VCSEL 웨이퍼 및/또는 드라이버 트랜지스터 웨이퍼 상에 제공될 수 있고, 그에 의해 MTP 동안에, 하이브리드 드라이버-플러스-VCSEL 유닛(또는 하이브리드 드라이버-플러스-VCSEL 유닛들의 그룹들 또는 어레이들; 본 명세서에서 통합 이미터-전자장치 구조체들로도 지칭됨)이 리프트-오프되어, 상이한 기판(예로서, VCSEL들 및/또는 드라이버 트랜지스터들에 대해 네이티브가 아닌 제3 기판(830)) 상에 배치될 수 있으며, 거기서 (예로서, 더 이상 드라이버 IC가 아닌 각각의 드라이버 유닛의 최하부에) 전기적 상호접속들이 형성될 수 있다. 대안적으로, 전기적 상호접속들은 예컨대, TSV들을 이용함으로써 VCSEL 유닛을 통한 상부 평면을 통해 제공될 수 있다.
본 발명의 실시예들에 의해 제공되는 이점들은: 외부 회로 공급들, 전기적 접지들, 및/또는 드라이버 회로들로부터 이미터 애노드들 및/또는 캐소드들로의 전기적 상호접속들에서의 저항(R), 인덕턴스(L), 및/또는 커패시턴스(C)가 감소되어, 이미터 상승 및 하강 시간을 개선하는 것; 드라이버 회로들로부터 접지/공급으로의 R, L, 및/또는 C가 감소되어, 또한 이미터 출력의 상승/하강 시간을 개선하는 것; 드라이버 웨이퍼 내의 통합된 신호 분배 시스템을 이용하여 이미터 어레이 내에서의 상승 및 하강 시간을 정합시키는 것; 이미터 어레이의 프로그램가능한 어드레싱을 통합하여, 선택된 이미터들(예를 들어, 병렬의 복수의 이미터들, 이미터들의 클러스터들, 또는 개별적으로)의 선택 및 동시 어드레싱을 허용하는 것; 및 (예를 들어, PCB로의 TSV들을 이용하여) 히트 싱크를 통합하여, 이미터들의 동작 온도를 감소시키고 다이 포맷에서의 더 높은 전력 동작을 허용하는 것을 포함할 수 있다(그러나 이에 한정되지 않는다). 언급된 바와 같이, 여기서는 주로 레이저 다이오드들(및 구체적으로 VCSEL들)을 참조하여 설명되지만, 여기에 설명된 이미터들은 레이저 다이오드들에 한정되지 않고, 다른 반도체 층 내의 그들을 위한 제어 회로들과 적층되고 본딩될 수 있는, 하나의 반도체 층 내에 제공된 다른 유형들의 표면-방출 광원들(또는 심지어 에지-방출 광원들)을 포함할 수 있다는 것이 이해될 것이다.
본 개시내용의 실시예들은, 본 명세서에서 일반적으로 조명 장치라고 지칭될 수 있는, LED들 또는 VCSEL들과 같은 개별 이미터들의 어레이들을 사용할 수 있는 라이다 시스템들, 조명 시스템들(예컨대, 차량 헤드라이트들) 및/또는 다른 조명 이미저들에 적용될 수 있다. 본 명세서에 설명된 라이다 시스템들 및 어레이들은 ADAS(Advanced Driver Assistance Systems), 자율 차량들, UAV들(unmanned aerial vehicles), 산업 자동화, 로보틱스, 생체 인식, 모델링, 증강 및 가상 현실, 3D 매핑, 및 보안에 적용될 수 있다. 일부 실시예들에서, 이미터 어레이의 이미터 요소들은 VCSEL들일 수 있다. 일부 실시예들에서, 이미터 어레이는, 전기적으로 직렬 및/또는 병렬로 접속된 수천 개의 개별 이미터 요소들을 갖는 비-네이티브(예를 들어, 만곡형 또는 가요성) 기판을 포함할 수 있다.
다양한 실시예들이 예시적 실시예들이 보여지는 첨부 도면들을 참조하여 본원에 설명되었다. 그러나, 이러한 실시예들은 상이한 형태들로 구현될 수 있으며, 본 명세서에서 설명되는 실시예들로 한정되는 것으로 해석되지 않아야 한다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하며, 본 발명의 개념을 이 분야의 통상의 기술자들에게 충분히 전달하도록 제공된다. 본 명세서에 설명된 예시적인 실시예들 및 일반 원리들 및 특징들에 대한 다양한 수정들이 쉽게 명백할 것이다. 도면들에서, 층들 및 영역들의 크기들 및 상대적 크기들은 축척에 맞게 보여지지 않고, 일부 경우들에서는 명료성을 위해 과장될 수 있다.
예시적인 실시예들은 특정 구현들에서 제공되는 특정 방법들 및 디바이스들의 관점에서 주로 설명된다. 그러나, 방법들 및 디바이스들은 다른 구현들에서 효과적으로 동작할 수 있다. "예시적인 실시예", "일 실시예" 및 "다른 실시예"와 같은 문구들은 동일하거나 상이한 실시예들은 물론, 다수의 실시예를 지칭할 수 있다. 실시예들은 특정 컴포넌트들을 갖는 시스템들 및/또는 디바이스들과 관련하여 설명될 것이다. 그러나, 시스템들 및/또는 디바이스들은 보여진 것들보다 더 적거나 추가적인 컴포넌트들을 포함할 수 있고, 컴포넌트들의 배열 및 타입에서의 변형들이 본 발명의 개념들의 범위로부터 벗어나지 않고 이루어질 수 있다.
예시적인 실시예들은 또한 특정 단계들 또는 동작들을 갖는 특정 방법들의 맥락에서 설명된다. 그러나, 방법들 및 디바이스들은 예시적인 실시예들과 모순되지 않는 상이한 및/또는 추가적인 단계들/동작들 및 예시적인 실시예들과 모순되지 않는 상이한 순서들의 단계들/동작들을 갖는 다른 방법들에 대해 효과적으로 동작할 수 있다. 따라서, 본 발명의 개념들은 보여진 실시예들로 한정되는 것으로 의도되지 않고, 본 명세서에 설명된 원리들 및 특징들과 일치하는 가장 넓은 범위를 부여받아야 한다.
요소가 다른 요소 "상에 있는", 다른 요소에 "연결된", 또는 다른 요소에 "결합된" 것으로 언급되거나 예시될 때, 그것은 다른 요소 바로 위에 있거나, 그에 직접적으로 연결되거나 결합될 수 있고, 또는 중간 요소들이 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 한 요소가 또 다른 요소 "바로 위에 있는", 다른 요소에 "직접 접속된", 또는 다른 요소에 "직접 결합된" 것으로 언급될 때, 어떠한 중간 요소도 존재하지 않는다.
제1, 제2 등의 용어들이 본 명세서에서 다양한 요소들을 설명하기 위해 사용될 수 있지만, 이러한 요소들은 이러한 용어들에 의해 한정되지 않아야 한다는 것도 이해될 것이다. 이러한 용어들은 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위로부터 벗어나지 않고, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게 제2 요소는 제1 요소로 지칭될 수 있다.
또한, "하부(lower)" 또는 "최하부(bottom)" 및 "상부(upper)" 또는 "최상부(top)"와 같은 상대적인 용어들은 도면들에 도시된 대로 하나의 요소와 다른 요소의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 상대적인 용어들은 도면들에 도시된 배향에 더하여 디바이스의 상이한 배향들을 포함하도록 의도된다는 것이 이해될 것이다. 예를 들어, 도면들 중 하나에서의 디바이스가 뒤집히면, 다른 요소들의 "하부(lower)" 측 상에 있는 것으로서 설명되는 요소들은 다른 요소들의 "상부(upper)" 측들 상에 배향될 것이다. 따라서, 예시적인 용어 "하부(lower)"는 도면의 특정 배향에 따라 "하부(lower)" 및 "상부(upper)"의 배향을 모두 포함할 수 있다. 유사하게, 도면들 중 하나에서의 디바이스가 뒤집히면, 다른 요소들 "아래에(below)" 또는 "밑에(beneath)" 있는 것으로서 설명되는 요소들은 다른 요소들 "위에(above)" 배향될 것이다. 따라서, 예시적인 용어들 "아래에(below)" 또는 "밑에(beneath)"는 위 및 아래의 배향 모두를 포함할 수 있다.
본 명세서에서 본 발명의 설명에 사용되는 용어는 특정 실시예들을 설명하기 위한 것일 뿐이며, 본 발명을 한정하는 것을 의도하지 않는다. 본 발명의 설명 및 첨부된 청구항들에서 사용될 때, 단수 형태들("a", "an" 및 "the")은 문맥상 명확하게 달리 지시하지 않는 한, 복수 형태들도 포함하는 것이 의도된다.
본 명세서에서 사용되는 바와 같은 "및/또는(and/or)"이라는 용어는 연관된 열거된 항목들 중 하나 이상의 임의의 및 모든 가능한 조합들을 지칭하고 포함한다는 점이 또한 이해될 것이다. 용어들 "포함하다(include)", "포함하는(including)", "포함하다(comprises)", 및/또는 "포함하는(comprising)"은, 본 명세서에서 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다.
본 발명의 실시예들은 본 발명의 이상화된 실시예들(및 중간 구조체들)의 개략도들인 예시들을 참조하여 여기에 설명된다. 이와 같이, 예를 들어, 제조 기술들 및/또는 허용오차들의 결과로서 예시들의 형상들로부터의 변형들이 예상될 것이다. 따라서, 도면들에 도시된 영역들은 사실상 개략적이고, 그들의 형상들은 디바이스의 영역의 실제 형상을 나타내는 것을 의도하지 않으며, 본 발명의 범위를 한정하는 것을 의도하지 않는다.
달리 정의되지 않는 한, 기술적 및 과학적 용어들을 포함하는 본 발명의 실시예들을 개시하는 데 사용되는 모든 용어들은 본 발명이 속하는 기술 분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지며, 본 발명이 기술되고 있는 시점에 공지된 특정 정의들로 반드시 한정되는 것은 아니다. 따라서, 이러한 용어들은 그러한 시간 후에 생성되는 등가 용어들을 포함할 수 있다. 일반적으로 사용되는 사전들에서 정의된 것들과 같은 용어들은 본 명세서 및 관련 기술의 맥락에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 본 명세서에서 명시적으로 그렇게 정의되지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않을 것이라는 점이 더 이해될 것이다. 본 명세서에 언급된 모든 간행물들, 특허 출원들, 특허들, 및 다른 참고문헌들은 그 전체가 참조로 포함된다.
많은 상이한 실시예들이 위의 설명 및 도면들과 관련하여 본 명세서에 개시되었다. 이러한 실시예들의 모든 조합 및 하위조합을 문자 그대로 설명하고 예시하는 것은 지나치게 반복적이고 혼란스러울 것이라는 점이 이해될 것이다. 따라서, 도면들을 포함하는 본 명세서는 본 명세서에 설명된 본 발명의 실시예들의 모든 조합들 및 하위 조합들, 및 이들을 만들고 사용하는 방식 및 프로세스의 완전한 서면 설명을 구성하는 것으로 해석되어야 하며, 임의의 그러한 조합 또는 하위 조합에 대한 청구항들을 뒷받침할 것이다.
본 발명이 다양한 실시예들을 참조하여 본 명세서에서 설명되었지만, 본 발명의 원리들의 범위 및 사상 내에서 추가 변형들 및 수정들이 이루어질 수 있다는 것을 알 것이다. 특정 용어들이 이용되지만, 이들은 한정의 목적이 아니라 일반적이고 설명적인 의미로만 사용되며, 본 발명의 범위는 아래의 청구항들에서 설명된다.

Claims (32)

  1. 조명 장치로서,
    제1 반도체 층 - 상기 제1 반도체 층은 상기 제1 반도체 층 내에 또는 상기 제1 반도체 층 상에 전기적으로 상호접속되는 복수의 이미터들을 포함함 -; 및
    적층 배열로 상기 제1 반도체 층에 본딩된 제2 반도체 층 - 상기 제2 반도체 층은 상기 제1 반도체 층과 상기 제2 반도체 층 사이의 본딩 인터페이스에서 상기 복수의 이미터들 중의 각각의 이미터들 또는 서브셋들에 전기적으로 접속되는 복수의 트랜지스터들을 포함함 -
    을 포함하는, 조명 장치.
  2. 제1항에 있어서, 상기 본딩 인터페이스는 상기 각각의 이미터들 또는 서브셋들에 대한 애노드 및/또는 캐소드 접속들을 포함하고, 상기 트랜지스터들은 상기 애노드 및/또는 캐소드 접속들에 전기적으로 접속되는 각각의 제어 회로들을 정의하는, 조명 장치.
  3. 제2항에 있어서, 상기 각각의 제어 회로들은 드라이버 회로들을 포함하고, 상기 드라이버 회로들 각각은 상기 본딩 인터페이스에서 상기 각각의 이미터들 또는 서브셋들의 상기 애노드 또는 캐소드 접속들에 전기적으로 접속되는, 조명 장치.
  4. 제3항에 있어서, 상기 각각의 이미터들 또는 서브셋들은 상기 각각의 이미터들 또는 서브셋들의 2차원 어레이를 정의하기 위해 어레이 상호접속들에 의해 전기적으로 상호접속되고, 상기 드라이버 회로들은 상기 본딩 인터페이스에서 상기 각각의 이미터들 또는 서브셋들의 상기 2차원 어레이에 각각 전기적으로 접속되는 상기 드라이버 회로들의 2차원 어레이를 정의하는, 조명 장치.
  5. 제3항에 있어서, 상기 드라이버 회로들에 전기적으로 접속되고, 상기 드라이버 회로들로부터 출력되는 각각의 구동 신호들의 타이밍들을 제어하도록 구성되는 신호 분배 회로를 더 포함하는, 조명 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 한 번에 상기 각각의 이미터들 또는 서브셋들 중 하나를 개별적으로 선택하기 위해 상기 드라이버 회로들을 어드레싱하도록 구성되는 어드레싱 회로를 더 포함하는, 조명 장치.
  7. 제5항 또는 제6항에 있어서, 상기 제2 반도체 층의 상기 각각의 제어 회로들은 상기 신호 분배 회로 및/또는 상기 어드레싱 회로를 포함하는, 조명 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    국지화된 디커플링 커패시턴스, 전력 공급 라우팅, 및/또는 각각의 이미터들 또는 서브셋들의 다른 제어를 제공하도록 구성된 하나 이상의 추가 회로들
    을 더 포함하고, 상기 하나 이상의 추가 회로들은 상기 제2 반도체 층 내에 있거나, 상기 제1 반도체 층에 대향하여(opposite) 상기 제2 반도체 층 상에 적층되고 상기 제2 반도체 층에 본딩되는 제3 반도체 층 내에 있는, 조명 장치.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 반도체 층과 상기 제2 반도체 층 사이의 상기 본딩 인터페이스는, 상기 애노드 및/또는 캐소드 접속들을 상기 제어 회로들 및/또는 전기 접지에 전기적으로 접속하는 하이브리드 본딩, 관통 비아들, 및/또는 범프 본드들을 포함하는, 조명 장치.
  10. 제4항에 있어서, 상기 어레이 상호접속들은 상기 제1 반도체 층 내의 상기 서브셋들을 약 10 미크론 미만의 각각의 상호접속 길이들로 직렬 또는 병렬로 전기적으로 연결하는, 조명 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 제1 반도체 층 및 상기 제2 반도체 층은 서로 본딩되는 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼를 포함하고, 상기 복수의 이미터들은 상기 제1 반도체 웨이퍼에 대해 네이티브(native)이고, 상기 복수의 트랜지스터들은 상기 제2 반도체 웨이퍼에 대해 네이티브인, 조명 장치.
  12. 제10항에 있어서, 상기 제1 반도체 층 및 상기 제2 반도체 층은, 서로 본딩되고 각각의 통합된 이미터-전자장치 구조체들(integrated emitter-electronics structures)을 정의하는, 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 싱귤레이션된 부분들을 포함하는, 조명 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 트랜지스터들은 상기 본딩 인터페이스에서 상기 각각의 이미터들 또는 서브셋들의 상기 애노드들 및/또는 캐소드 접속들과 직접 접속되는, 조명 장치.
  14. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 본딩 인터페이스는 상기 제1 반도체 층과 상기 제2 반도체 층 사이에 하나 이상의 인터포저 또는 재분배 층들을 포함하는, 조명 장치.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 제1 반도체 층은 상기 이미터들과 상기 본딩 인터페이스 사이에 있고, 상기 이미터들은 상기 제1 반도체 층에 대향하는 각각의 레이징 애퍼처들(lasing aperture)을 포함하는, 조명 장치.
  16. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 이미터들은 상기 제1 반도체 층과 상기 본딩 인터페이스 사이에 있고, 상기 이미터들은 상기 제1 반도체 층과 마주하는 각각의 레이징 애퍼처들(lasing aperture)을 포함하는, 조명 장치.
  17. 조명 장치를 제조하는 방법으로서,
    제1 반도체 층을 제공하는 단계 - 상기 제1 반도체 층은 상기 제1 반도체 층 내에 또는 상기 제1 반도체 층 상에 전기적으로 상호접속되는 복수의 이미터들을 포함함 -;
    복수의 트랜지스터들을 포함하는 제2 반도체 층을 제공하는 단계; 및
    적층 배열로 상기 제2 반도체 층을 상기 제1 반도체 층에 본딩하는 단계 - 상기 트랜지스터들은 상기 제1 반도체 층과 상기 제2 반도체 층 사이의 본딩 인터페이스에서 상기 복수의 이미터 중의 각각의 이미터들 또는 서브셋들에 전기적으로 접속됨 -
    를 포함하는, 방법.
  18. 제17항에 있어서, 상기 제1 및 제2 반도체 층들은 서로 본딩되는 제1 및 제2 반도체 웨이퍼들을 포함하고, 상기 복수의 이미터들은 상기 제1 반도체 웨이퍼에 네이티브이고 상기 복수의 트랜지스터들은 상기 제2 반도체 웨이퍼에 네이티브인, 방법.
  19. 제18항에 있어서, 상기 제1 및 제2 반도체 층들의 본딩 부분들을 각각의 통합된 이미터-전자장치 구조체들로 싱귤레이션하는 단계
    를 더 포함하고,
    임의로(optionally), 상기 제2 반도체 웨이퍼는 상기 본딩 이전에 씨닝되는(thinned), 방법.
  20. 제19항에 있어서,
    상기 제1 및/또는 제2 반도체 층들의 부분들은 각각의 리프트-오프 구조체들을 포함하고,
    상기 이미터들 및/또는 트랜지스터들에 대해 네이티브가 아닌 제3 기판 상에 상기 각각의 통합된 이미터-전자장치 구조체들 중 하나 이상을 전사-인쇄하는 단계
    를 더 포함하고,
    임의로 상기 제3 기판은 그 위에 전기적 상호접속들을 포함하는, 방법.
  21. 제17항 내지 제20항 중 어느 한 항에 있어서, 상기 본딩 인터페이스는 상기 각각의 이미터들 또는 서브셋들에 대한 애노드 및/또는 캐소드 접속들을 포함하고, 상기 트랜지스터들은 상기 애노드 및/또는 캐소드 접속들에 전기적으로 접속되는 각각의 제어 회로들을 정의하는, 방법.
  22. 제21항에 있어서, 상기 각각의 제어 회로들은 드라이버 회로들을 포함하고, 상기 드라이버 회로들 각각은 상기 본딩 인터페이스에서 상기 각각의 이미터들 또는 서브셋들의 상기 애노드 또는 캐소드 접속들에 전기적으로 접속되는, 방법.
  23. 제22항에 있어서, 상기 각각의 이미터들 또는 서브셋들은 상기 각각의 이미터들 또는 서브셋들의 2차원 어레이를 정의하기 위해 어레이 상호접속들에 의해 전기적으로 상호접속되고, 상기 드라이버 회로들은 상기 본딩 인터페이스에서 상기 각각의 이미터들 또는 서브셋들의 상기 2차원 어레이에 각각 전기적으로 접속되는 상기 드라이버 회로들의 2차원 어레이를 정의하는, 방법.
  24. 제22항에 있어서, 상기 각각의 제어 회로들은 상기 드라이버 회로들에 전기적으로 접속되고 상기 드라이버 회로들로부터 출력되는 각각의 구동 신호들의 타이밍들을 제어하도록 구성되는 신호 분배 회로를 더 포함하는, 방법.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서, 상기 각각의 제어 회로들은 한 번에 상기 각각의 이미터들 또는 서브셋들 중 하나를 개별적으로 선택하기 위해 상기 드라이버 회로들을 어드레싱하도록 구성되는 어드레싱 회로를 더 포함하는, 방법.
  26. 제17항 내지 제25항 중 어느 한 항에 있어서,
    국지화된 디커플링 커패시턴스, 전력 공급 라우팅, 및/또는 각각의 이미터들 또는 서브셋들의 다른 제어를 제공하도록 구성된 하나 이상의 추가 회로들을 제공하는 단계
    를 더 포함하고,
    상기 하나 이상의 추가 회로들은 상기 제2 반도체 층 내에 있거나, 상기 제1 반도체 층에 대향하여 상기 제2 반도체 층 상에 적층되고 상기 제2 반도체 층에 본딩되는 제3 반도체 층 내에 있는, 방법.
  27. 제21항 내지 제26항 중 어느 한 항에 있어서, 상기 본딩하는 단계는:
    상기 애노드 및/또는 캐소드 접속들을 상기 제어 회로들 및/또는 전기 접지에 전기적으로 접속하기 위해 상기 본딩 인터페이스에서의 하이브리드 본딩, 관통 비아들 및/또는 범프 본드들을 이용하여, 상기 제2 반도체 층을 상기 제1 반도체 층에 본딩하는 단계
    를 포함하는, 방법.
  28. 제23항에 있어서, 상기 어레이 상호접속들은 상기 제1 반도체 층 내의 상기 서브셋들을 약 10 미크론 미만의 각각의 상호접속 길이들로 직렬 또는 병렬로 전기적으로 접속하는, 방법.
  29. 제21항 내지 제28항 중 어느 한 항에 있어서, 상기 본딩하는 단계는:
    상기 트랜지스터들을 상기 본딩 인터페이스에서 상기 각각의 이미터들 또는 서브셋들의 상기 애노드들 및/또는 캐소드 접속들과 직접 접속하는 단계
    를 포함하는, 방법.
  30. 제21항 내지 제28항 중 어느 한 항에 있어서, 상기 본딩하는 단계는:
    상기 제1 반도체 층과 상기 제2 반도체 층 사이에 하나 이상의 인터포저 또는 재분배 층을 이용하여 상기 제2 반도체 층을 상기 제1 반도체 층에 본딩하는 단계
    를 포함하는, 방법.
  31. 제17항 내지 제30항 중 어느 한 항에 있어서, 상기 제1 반도체 층은 상기 이미터들과 상기 본딩 인터페이스 사이에 있고, 상기 이미터들은 상기 제1 반도체 층에 대향하는 각각의 레이징 애퍼처들을 포함하는, 방법.
  32. 제17항 내지 제30항 중 어느 한 항에 있어서, 상기 이미터들은 상기 제1 반도체 층과 상기 본딩 인터페이스 사이에 있고, 상기 이미터들은 상기 제1 반도체 층과 마주하는 각각의 레이징 애퍼처들을 포함하는, 방법.


KR1020237019394A 2020-11-23 2021-11-23 멀티-웨이퍼 통합 vcsel-전자 모듈 KR20230109153A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202063117111P 2020-11-23 2020-11-23
US63/117,111 2020-11-23
PCT/US2021/060431 WO2022109436A1 (en) 2020-11-23 2021-11-23 Multi-wafer integrated vcsel-electronics module

Publications (1)

Publication Number Publication Date
KR20230109153A true KR20230109153A (ko) 2023-07-19

Family

ID=81709780

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237019394A KR20230109153A (ko) 2020-11-23 2021-11-23 멀티-웨이퍼 통합 vcsel-전자 모듈

Country Status (4)

Country Link
US (1) US20230411926A1 (ko)
EP (1) EP4226423A4 (ko)
KR (1) KR20230109153A (ko)
WO (1) WO2022109436A1 (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
US9461027B2 (en) * 2012-08-07 2016-10-04 Koninklijke Philips N.V. LED package and manufacturing method
US10177127B2 (en) * 2015-09-04 2019-01-08 Hong Kong Beida Jade Bird Display Limited Semiconductor apparatus and method of manufacturing the same
US10483722B2 (en) * 2017-04-12 2019-11-19 Sense Photonics, Inc. Devices with ultra-small vertical cavity surface emitting laser emitters incorporating beam steering
EP3756032A4 (en) * 2018-04-09 2021-12-01 Sense Photonics, Inc. AUTOMATIC GAIN CONTROL FOR LIDAR FOR AUTONOMOUS VEHICLES
WO2020163127A1 (en) * 2019-02-05 2020-08-13 Facebook Technologies, Llc Architecture for hybrid tft-based micro display projector

Also Published As

Publication number Publication date
EP4226423A1 (en) 2023-08-16
EP4226423A4 (en) 2024-10-16
WO2022109436A1 (en) 2022-05-27
US20230411926A1 (en) 2023-12-21

Similar Documents

Publication Publication Date Title
US20210208254A1 (en) Ultra-small vertical cavity surface emitting laser (vcsel) and arrays incorporating the same
JP7165170B2 (ja) 製造方法、及び、光電子デバイス
JP2023522559A (ja) ３Ｄ及びＬｉＤＡＲセンシングモジュール
US20230411926A1 (en) Multi-wafer integrated vcsel-electronics module
US12123769B2 (en) Emitter structures for ultra-small vertical cavity surface emitting lasers (VCSELs) and arrays incorporating the same