本技術は、光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を含む単位画素が行列状に配置されてなるX-Yアドレス型固体撮像素子に関する。
固体撮像素子は、CCDイメージセンサに代表される電荷転送型固体撮像素子と、CMOSイメージセンサに代表されるX‐Yアドレス型固体撮像素子とに大別される。ここで、これら2タイプのうちX‐Yアドレス型固体撮像素子について、CMOSイメージセンサを例に採ってその断面構造の一例を示す図9を用いて説明する。
図9から明らかなように、CMOSイメージセンサは、入射した光を光電変換する画素部100と、画素を駆動して信号を読み出し、これに対して信号処理を施して出力する周辺回路部200とが同一チップ(基板)に集積された構成となっている。また、画素部100を構成するトランジスタと周辺回路部200を構成するトランジスタとはその配線の一部を共通にしている。
画素部100は、数百μm程度の厚さを持つN型シリコン基板101の表面側に形成されたフォトダイオード102を有するとともに、その上方に配線層103およびパッシベーション膜104を介して色フィルタ105およびマイクロレンズ106が配された構成となっている。色フィルタ105は色の信号を得るために設けられている。
この画素部100において、フォトダイオード102と色フィルタ105との間には、トランジスタや配線が存在するので、画素部100への入射光に対するフォトダイオード102への入射光の比、即ち開口率を上げるために、入射光をマイクロレンズ106によって配線の間を通してフォトダイオード102へ集光するようにしている(例えば、特許文献1参照)。
しかしながら、上述したように、配線層103を通してフォトダイオード102に入射光を取り込む画素構造を採る従来技術では、マイクロレンズ106によって集光される光の一部が、配線によって跳ねられてしまうため、これが原因で次のような様々な問題が生じる。
(1)配線によって跳ねられた分だけ光量が減るため感度が落ちる。
(2)配線によって跳ねられた光の一部が隣接する画素のフォトダイオードに入り、混色が起きる。
(3)フォトダイオード102の上に配線を置けない、太い配線を通せないなどの配線の制約によって特性が低下するとともに、画素の微細化が困難である。
(4)周辺部の画素では光が斜め入射になって跳ねられる割合が多くなるので、周辺の画素ほど暗いシェーディングが起こる。
(5)配線層がさらに増加した、進んだCMOSプロセスでCMOSイメージセンサを作ろうとすると、マイクロレンズ106からフォトダイオード102の受光面までの距離が遠くなるのでそれが困難である。
(6)上記(5)によって進んだCMOSプロセスのライブラリが使えなくなり、ライブラリにある回路のレイアウトし直しが入るとともに、配線層が制限されるので面積が増大するなどによってコストが上昇し、また1画素当たりの画素面積も大きくなる。
さらに、赤色などの長波長の光が、図9において、フォトダイオード102よりも深い位置のPウェル107中で光電変換されると、発生した電子がPウェル107の中を拡散し、別の位置のフォトダイオードに入ってしまい、混色を起こしたり、黒を検出したりするために遮光してある画素に入ると、黒レベルを間違って検出してしまうという問題がある。
また、近年、CMOSイメージセンサにおいては、カメラ信号処理回路やDSP(Digital Signal Processor)などの、これまで別チップであった機能が画素部と同じチップに搭載される傾向にある。これらはプロセス世代が0.4μm→0.25μm→0.18μm→0.13μmと進化していくので、CMOSイメージセンサ自体もこれらの新しいプロセスに対応できなければ微細化の恩恵が受けられず、また、豊富なCMOS回路のライブラリやIPが利用できなくなる。
しかし、プロセス世代が進むほど配線構造が多層化し、例えば0.4μmプロセスでは配線は3層であったが、0.13μmプロセスでは8層の配線を用いている。また、配線の厚さも増加し、マイクロレンズ106からフォトダイオード102の受光面までの距離が3倍〜5倍になる。したがって、従来の配線層を通してフォトダイオード102の受光面まで光を導く表面照射型の画素構造では、効率良く光をフォトダイオード102の受光面に集光できなくなっており、その結果、上記(1)〜(6)の問題が顕著になっている。
一方、電荷転送型固体撮像素子には、光を裏面側から受光する裏面受光型フレーム転送CCDイメージセンサがある。この裏面受光型フレーム転送CCDイメージセンサでは、シリコン基板を薄膜化して背面(裏面)にて受光し、シリコン内で光電変換した信号電荷が表面側から延びる空乏層に捕獲され、表面側の電位井戸に蓄積されて出力される構成となっている。
そのフォトダイオードの断面構造の一例を図10に示す。本例では、フォトダイオードは、シリコン基板301に対して配線等が形成される酸化膜302側の表面にP型領域303によって作られており、N型のウェル(エピ層)304によってデプレッション層305を介して覆われた構造となっている。酸化膜302の上には、アルミニウムの反射膜306が形成されている。
上記構造の裏面受光型CCDイメージセンサの場合、吸収率の高い、青色の感度が落ちる問題がある。また、光が背面に入射して浅い位置で光電変換されることによって発生した信号電荷が、拡散してある割合で周囲のフォトダイオードに入ってしまう。これらの問題があることに加えて、CCDイメージセンサでは、システムオンチップしないので配線層の高さを高くする必要がないこと、独自プロセスなので遮光膜をフォトダイオードの周囲に落とし込むことができるためオンチップレンズによる集光が容易であり、先述した(1)〜(6)の問題が生じなく、裏面受光構造を採る必要性がないことから、裏面受光型のCCDイメージセンサがほとんど使われていないのが現状である。
これに対して、CMOSイメージセンサの場合は、プロセスは標準CMOSプロセスにわずかの修正を加えたものを使用するので、裏面受光構造を採ることにより、配線工程に影響されず、常に最新のプロセスを用いることができるというCCDイメージセンサには無い利点がある。ただし、配線が何層も縦横に走る点はCCDイメージセンサとは異なっており、それに伴って先述した(1)〜(6)の問題がCMOSイメージセンサ(これに代表されるX-Yアドレス型固体撮像素子)特有の問題として顕著に現れる。
本技術は、上記課題に鑑みてなされたものであって、その目的とするところは、CMOSイメージセンサに代表される固体撮像素子において、裏面受光構造を採ることにより、画素の微細化および高開口率化を可能とした固体撮像素子を提供することにある。
本発明によるX-Yアドレス型固体撮像素子の製造方法は、
光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を含む単位画素が行列状に配置されてなるX-Yアドレス型固体撮像素子の作成に際し、
基板の第1の面側に前記光電変換素子および前記能動素子を形成する第1の工程と、
前記基板の前記第1の面側に、当該第1の面とは反対側の第2の面から位置合わせするためのマークに用いる溝を掘る第2の工程と、
前記溝を前記基板と異なる材質で埋め込む第3の工程と、
前記光電変換素子および前記能動素子が形成された素子層に対してその一方の面側に前記能動素子に対して配線をなす配線層を形成する第4の工程と、
前記素子層の他方の面を前記基板の厚さが所定の厚さになるように研磨する第5の工程と
を含むことを特徴としている。
X-Yアドレス型固体撮像素子の製造に際して、上記第1〜第5の工程の各処理を実行することにより、裏面受光型の画素構造が得られる。そして、この裏面受光型の画素構造を採ることにより、受光面を考慮した配線の必要がなくなる。すなわち、光電変換素子領域上への配線が可能となる。これにより、画素の配線の自由度が高くなり、画素の微細化を図ることができる。
本技術によれば、X-Yアドレス型固体撮像素子において、裏面受光型の画素構造を採ることによって受光面を考慮した配線の必要がなくなるため、画素の配線の自由度が高くなり、画素の微細化を図ることができることになる。
本技術の一実施形態に係るCMOSイメージセンサの一例を示す概略構成図である。
単位画素の回路構成の一例を示す回路図である。
画素部および周辺回路部の構造の一例を示す断面図である。
シリコン層のウェル構造の一例を示す断面構造図である。
活性領域(ゲート酸化膜の領域)、ゲート(ポリシリコン)電極および両者のコンタクト部を示す平面パターン図である。
ゲート電極よりも上の金属配線と、それらの間のコンタクト部を活性領域と共に示す平面パターン図である。
裏面受光型画素構造のCMOSイメージセンサを作成するプロセスを説明するための工程図(その1)である。
裏面受光型画素構造のCMOSイメージセンサを作成するプロセスを説明するための工程図(その2)である。
CMOSイメージセンサの従来構造を示す断面構造図である。
裏面受光型フレーム転送CCDイメージセンサのフォトダイオードの断面構造を示す断面図である。
以下、本技術の実施の形態について図面を参照して詳細に説明する。本実施形態では、X-Yアドレス型固体撮像素子としてCMOSイメージセンサを例に採って説明するものとする。
図1は、本技術の一実施形態に係るCMOSイメージセンサの一例を示す概略構成図である。図1から明らかなように、本CMOSイメージセンサは、画素部11、垂直(V)選択回路12、S/H(サンプル/ホールド)&CDS(Correlated Double Sampling:相関二重サンプリング)回路13、水平(H)選択回路14、タイミングジェネレータ(TG)15、AGC(Automatic Gain Control)回路16、A/D変換回路17およびデジタルアンプ18等を有し、これらが同一の基板(チップ)19上に搭載された構成となっている。
画素部11は、後述する単位画素が行列状に多数配列され、行単位でアドレス線などが、列単位で垂直信号線がそれぞれ配線された構成となっている。垂直選択回路12は、画素を行単位で順に選択し、選択した行の各画素から画素信号をS/H&CDS回路13に読み出す。S/H&CDS回路13は、その読み出された画素信号について信号レベルから0レベルを減算し、画素ごとの固定パターンばらつき(ノイズ)を除去し、保持する処理を行う。
水平選択回路14は、S/H&CDS回路13に保持されている画素信号を順に取り出し、AGC回路16に渡す。AGC回路16は、その信号を適当なゲインで増幅し、A/D変換回路17に渡す。A/D変換回路17は、そのアナログ信号をデジタル信号に変換し、デジタルアンプ18に渡す。デジタルアンプ18は、そのデジタル信号を適当に増幅して出力する。垂直選択回路12、S/H&CDS回路13、水平選択回路14、AGC回路16、A/D変換回路17およびデジタルアンプ18の各動作は、タイミングジェネレータ15で発生される各種のタイミング信号に基づいて行われる。
本CMOSイメージセンサの特有の部分である単位画素の回路構成の一例を図2に示す。同図から明らかなように、単位画素は、光電変換素子として例えばフォトダイオード21を有し、この1個のフォトダイオード21に対して、転送トランジスタ22、増幅トランジスタ23、アドレストランジスタ24およびリセットトランジスタ25の4個のトランジスタを能動素子として有する構成となっている。
フォトダイオード21はそのアノードが接地され、入射光をその光量に応じた量の電荷(ここでは、電子)に光電変換する。転送トランジスタ22は、フォトダイオード21のカソードとフローティングディフュージョンFDとの間に接続され、転送配線26を通してそのゲートに転送信号が与えられることで、フォトダイオード21で光電変換された電子をフローティングディフュージョンFDに転送する。
フローティングディフュージョンFDには増幅トランジスタ23のゲートが接続されている。この増幅トランジスタ23はアドレストランジスタ24を介して垂直信号線27に接続され、画素部外の定電流源Iとソースフォロアを構成している。そして、アドレス配線28を通してアドレス信号がアドレストランジスタ25のゲートに与えられ、当該アドレストランジスタ25がオンすると、増幅トランジスタ23はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を垂直信号線27に出力する。垂直信号線27は、各画素から出力された電圧をS/H&CDS回路13に伝送する。
リセットトランジスタ25は電源VddとフローティングディフュージョンFDとの間に接続され、リセット配線29を通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンFDの電位を電源Vddの電位にリセットする。これらの動作は、転送トランジスタ22、アドレストランジスタ24およびリセットトランジスタ25の各ゲートが接続される各配線26,28,29が行単位で配線されていることから、1行分の各画素について同時に行われる。
ここで、単位画素についての配線としては、横方向に転送配線26、アドレス配線28およびリセット配線29の3本、縦方向に垂直信号線27の1本、さらにVdd供給配線と、フローティングディフュージョンFDと増幅トランジスタ23のゲートとをつなぐ内部配線と、ここでは図示していないが、画素境界部分と黒レベル検出画素のための遮光膜に使う2次元配線とが存在する。
図3は、画素部および周辺回路部の構造の一例を示す断面図である。図3において、ウェハーをCMP(Chemical Mechanical Polishing)によって研磨することにより、10〜20μm程度の厚さのシリコン(Si)層(素子層)31が形成される。その厚さの望ましい範囲は、可視光に対して5〜15μm、赤外光に対して15〜50μm、紫外域に対して3〜7μmである。このシリコン層31の一方の面側にはSiO2膜32を挟んで遮光膜33が形成されている。
遮光膜33は配線と異なり、光学的な要素だけを考慮してレイアウトされる。この遮光膜33には開口部33Aが形成されている。遮光膜33の上には、パッシベーション膜としてシリコン窒化膜(SiN)34が形成され、さらに開口部33Aの上方に色フィルタ35およびマイクロレンズ36が形成されている。すなわち、シリコン層31の一方の面側から入射する光は、マイクロレンズ36および色フィルタ35を経由して、シリコン層31に形成される後述するフォトダイオード37の受光面に導かれる画素構造となっている。シリコン層31の他方の面側には、トランジスタや金属配線が形成される配線層38が形成され、その下にはさらに基板支持材39が貼り付けられている。
ここで、従来のCMOSイメージセンサでは、配線層側を表面側とし、この配線層側から入射光を取り込む表面受光型の画素構造を採っていたのに対して、本実施形態に係るCMOSイメージセンサでは、配線層38と反対側の面(裏面)側から入射光を取り込むことから、裏面受光型の画素構造となっている。この裏面受光型画素構造から明らかなように、マイクロレンズ36からフォトダイオード37までの間には遮光層33が金属層として存在するだけであること、またこの遮光層33のフォトダイオード37からの高さがSiO2膜32の膜厚(例えば、約0.5μm)と低いことから、金属層でのけられによる集光の制限を無くすことができる。
図4は、シリコン層31のウェル構造の一例を示す断面構造図であり、図中、図3と同等部分には同一符号を付して示している。
本例では、N−型基板41を用いている。シリコン層31の厚さは、先述したように、可視光に対しては5〜15μmが望ましく、本例では10μmとしている。これにより、可視光を良好に光電変換できる。シリコン層31の一方の面には、浅いP+層42が画素部の全面に亘って形成されている。画素分離領域は深いPウェル43によって形成されており、一方の面のP+層42とつながっている。
フォトダイオード37はPウェルを形成しないことで、N−型基板41を利用して形成されている。このN−型領域(基板)41が光電変換領域であり、その面積が小さく濃度が薄いために完全空乏化している。その上に、信号電荷(本例では、電子)を蓄積するN+領域44が形成され、その上にさらに、埋め込みフォトダイオードとするためのP+層45が形成されている。
なお、フォトダイオード37は、図4から明らかなように、受光面側の表面積が配線層38側の表面積よりも広くなるように形成されている。これにより、入射光を効率良く取り込めることになる。このフォトダイオード37で光電変換されかつN+領域44に蓄積された信号電荷は、転送トランジスタ46(図2の転送トランジスタ22)によってN+型領域のFD(フローティングディフュージョン)47に転送される。フォトダイオード37側とFD47とはP−層48によって電気的に分離されている。
画素内の転送トランジスタ46以外のトランジスタ(図2の増幅トランジスタ23、アドレストランジスタ24およびリセットトランジスタ25)は、深いPウェル42に通常通り形成されている。一方、周辺回路領域については、裏面のP+層42に到達しない深さにPウェル49が形成され、このPウェル49の内側にさらにNウェル50が形成され、これらウェル49,50の領域にCMOS回路が形成された構成となっている。
次に、画素のレイアウト例について図5および図6を用いて説明する。図5および図6において、図2と同等部分には同一符号を付して示している。図5は、活性領域(ゲート酸化膜の領域)、ゲート(ポリシリコン)電極および両者のコンタクト部を示す平面パターン図である。同図から明らかなように、単位画素当たり、1つのフォトダイオード(PD)21と4つのトランジスタ22〜25が存在する。
図6は、ゲート電極よりも上の金属配線と、それらの間のコンタクト部を活性領域と共に示す平面パターン図である。ここで、金属配線(例えば、アルミニウム配線)は3層構造となっており、第1層目は画素内の配線として、第2層目は縦方向の配線、即ち垂直信号線27やドレイン線として、第3層目は横方向の配線、即ち転送配線26、アドレス配線28およびリセット配線29としてそれぞれ用いられている。
図6の配線パターンから明らかなように、垂直信号線27や、転送配線26、アドレス配線28およびリセット配線29はフォトダイオード領域上に配線されている。これらの配線は、従来の画素構造では、配線層側から光を取り込む表面受光型画素構造を採っていたことから、フォトダイオード領域を避けて形成されていたものである。これに対して、本実施形態に係る画素構造では、図3から明らかなように、配線層と反対側(裏面側)から光を取り込む裏面受光型画素構造を採っていることから、フォトダイオード領域上での配線の引き回しを可能としている。
上述したように、CMOSイメージセンサに代表されるX-Yアドレス型固体撮像素子において、フォトダイオード37が裏面側から可視光を受光する裏面受光型画素構造を採ったことにより、従来の表面受光型画素構造のように受光面を配慮した配線の必要がなくなるため、画素の配線の自由度が高くなり、画素の微細化を図ることができるとともに、配線層の多い、進んだCMOSプロセスで作ることができる。
また、フォトダイオード37が裏面のP+層45に到達する深さで形成されているため、吸収率の高い青色の感度が高くなり、またフォトダイオード37よりも深部で光電変換されることがないので、それが原因となる混色や黒レベルの誤検出の心配もなくなる。さらに、特に図3から明らかなように、受光面側に配線層38が存在しないことで、遮光膜33、色フィルタ35およびマイクロレンズ36を受光面に対して低い位置に作ることができるため、従来技術における感度低下、混色、周辺減光などの問題を解決することができる。
次に、上記構成の裏面受光型画素構造のCMOSイメージセンサを作成するプロセスについて、図7および図8の工程図を用いて説明する。
先ず、N−型基板51の表面に素子分離、ゲート電極(ポリシリコン電極)を作成するとともに、イオン打ち込みにより、先述した画素部分の深いPウェル43、フォトダイオード部分の浅いP+層42、周辺回路部分の浅いPウェル49およびNウェル50を形成し、さらにトランジスタや画素活性領域などを従来のCMOSイメージセンサと同一の工程で形成する(工程1)。このとき、裏面用の位置合わせマークを作るために基板51を数十μm程度トレンチしておく。
次に、基板51の表面に第1層目〜第3層目の金属配線(1Al,2Al,3Al)、パッド(PAD)52および層間膜53を作成する(工程2)。このとき、工程1でトレンチしておいた裏面用位置合わせマーク部分に例えばタングステン(W)またはアルミニウム(Al)を埋め込んで位置合わせマーク54を作る。続いて、配線層上面に数百μmの厚さで第一基板支持材(例えば、ガラス、シリコン、有機膜など)55Aを流し込む(工程3)。このとき、パッド52の上はレジスト56でマスクしておくようにする。
次に、パッド52上方のレジスト56を取り除くとともに、できたバンプに金属が流れ込むように表面処理する(工程4)。続いて、パッド52上に開口したバンプと第一基板支持材55Aの表面に導電体57を流し込む(工程5)。その後、パッド52の上方部分だけを残して基板支持材55の表面の導電体57を取り除く(工程6)。この残った部分がパッド52′となる。
次に、裏面加工中のパッド52′の保護と表面の平坦化のために第二基板支持材55Bを流し込み、その後研磨するとともに、ウェハーを裏返して基板51の厚さが10μm程度になるまでCMPによって研磨する(工程7)。続いて、CVD(Chemical Vapor Deposition)によってSiO2膜を10nm程度の膜厚で形成し、次いで位置合わせマーク54に合わせてレジストをおき、画素部全面にSiO2界面が正孔で埋まるだけのボロンをドーズする(工程8)。工程8ではさらに、裏面にCVDによってSiO2膜58を500nm程度の膜厚で形成し、次いでAlあるいはWで遮光膜59を作成し、その後パッシベーション膜60としてプラズマSiN膜をCVDによって形成する。
次に、従来のCMOSイメージセンサの場合と同様の方法で色フィルタ61およびマイクロレンズ62を作成する(工程9)。このとき、ステッパ合わせは位置合わせマーク54を使うか、または遮光膜59を使用することによって行う。続いて、パッド52′上の第二基板支持材55Bをエッチングで取り除き、パッド52′を露出させる(工程10)。この際、必要に応じて、マイクロレンズ62の位置合わせや、チップの平坦化のために第二基板支持材55Bを研磨して所望の厚さに調整する。
以上説明した製造方法によれば、裏面受光型の画素構造を簡単に作成することができることに加えて、パッド52′が受光面と反対側に出た構造とすることができるため、受光面を上に向けた状態で直接基板に本CMOSイメージセンサを実装することができる。
11…画素部、12…垂直選択回路、14…水平選択回路、15…タイミングジェネレータ、21,37…フォトダイオード、22…転送トランジスタ、23…増幅トランジスタ、24…アドレストランジスタ、25…リセットトランジスタ、31…シリコン(Si)層、33…遮光膜、35…色フィルタ、36…マイクロレンズ、38…配線層
本技術は、光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を含む単位画素が行列状に配置されてなる固体撮像素子に関する。
固体撮像素子は、CCDイメージセンサに代表される電荷転送型固体撮像素子と、CMOSイメージセンサに代表されるX‐Yアドレス型固体撮像素子とに大別される。ここで、これら2タイプのうちX‐Yアドレス型固体撮像素子について、CMOSイメージセンサを例に採ってその断面構造の一例を示す図9を用いて説明する。
図9から明らかなように、CMOSイメージセンサは、入射した光を光電変換する画素部100と、画素を駆動して信号を読み出し、これに対して信号処理を施して出力する周辺回路部200とが同一チップ(基板)に集積された構成となっている。また、画素部100を構成するトランジスタと周辺回路部200を構成するトランジスタとはその配線の一部を共通にしている。
画素部100は、数百μm程度の厚さを持つN型シリコン基板101の表面側に形成されたフォトダイオード102を有するとともに、その上方に配線層103およびパッシベーション膜104を介して色フィルタ105およびマイクロレンズ106が配された構成となっている。色フィルタ105は色の信号を得るために設けられている。
この画素部100において、フォトダイオード102と色フィルタ105との間には、トランジスタや配線が存在するので、画素部100への入射光に対するフォトダイオード102への入射光の比、即ち開口率を上げるために、入射光をマイクロレンズ106によって配線の間を通してフォトダイオード102へ集光するようにしている(例えば、特許文献1参照)。
しかしながら、上述したように、配線層103を通してフォトダイオード102に入射光を取り込む画素構造を採る従来技術では、マイクロレンズ106によって集光される光の一部が、配線によって跳ねられてしまうため、これが原因で次のような様々な問題が生じる。
(1)配線によって跳ねられた分だけ光量が減るため感度が落ちる。
(2)配線によって跳ねられた光の一部が隣接する画素のフォトダイオードに入り、混色が起きる。
(3)フォトダイオード102の上に配線を置けない、太い配線を通せないなどの配線の制約によって特性が低下するとともに、画素の微細化が困難である。
(4)周辺部の画素では光が斜め入射になって跳ねられる割合が多くなるので、周辺の画素ほど暗いシェーディングが起こる。
(5)配線層がさらに増加した、進んだCMOSプロセスでCMOSイメージセンサを作ろうとすると、マイクロレンズ106からフォトダイオード102の受光面までの距離が遠くなるのでそれが困難である。
(6)上記(5)によって進んだCMOSプロセスのライブラリが使えなくなり、ライブラリにある回路のレイアウトし直しが入るとともに、配線層が制限されるので面積が増大するなどによってコストが上昇し、また1画素当たりの画素面積も大きくなる。
さらに、赤色などの長波長の光が、図9において、フォトダイオード102よりも深い位置のPウェル107中で光電変換されると、発生した電子がPウェル107の中を拡散し、別の位置のフォトダイオードに入ってしまい、混色を起こしたり、黒を検出したりするために遮光してある画素に入ると、黒レベルを間違って検出してしまうという問題がある。
また、近年、CMOSイメージセンサにおいては、カメラ信号処理回路やDSP(Digital Signal Processor)などの、これまで別チップであった機能が画素部と同じチップに搭載される傾向にある。これらはプロセス世代が0.4μm→0.25μm→0.18μm→0.13μmと進化していくので、CMOSイメージセンサ自体もこれらの新しいプロセスに対応できなければ微細化の恩恵が受けられず、また、豊富なCMOS回路のライブラリやIPが利用できなくなる。
しかし、プロセス世代が進むほど配線構造が多層化し、例えば0.4μmプロセスでは配線は3層であったが、0.13μmプロセスでは8層の配線を用いている。また、配線の厚さも増加し、マイクロレンズ106からフォトダイオード102の受光面までの距離が3倍〜5倍になる。したがって、従来の配線層を通してフォトダイオード102の受光面まで光を導く表面照射型の画素構造では、効率良く光をフォトダイオード102の受光面に集光できなくなっており、その結果、上記(1)〜(6)の問題が顕著になっている。
一方、電荷転送型固体撮像素子には、光を裏面側から受光する裏面受光型フレーム転送CCDイメージセンサがある。この裏面受光型フレーム転送CCDイメージセンサでは、シリコン基板を薄膜化して背面(裏面)にて受光し、シリコン内で光電変換した信号電荷が表面側から延びる空乏層に捕獲され、表面側の電位井戸に蓄積されて出力される構成となっている。
そのフォトダイオードの断面構造の一例を図10に示す。本例では、フォトダイオードは、シリコン基板301に対して配線等が形成される酸化膜302側の表面にP型領域303によって作られており、N型のウェル(エピ層)304によってデプレッション層305を介して覆われた構造となっている。酸化膜302の上には、アルミニウムの反射膜306が形成されている。
上記構造の裏面受光型CCDイメージセンサの場合、吸収率の高い、青色の感度が落ちる問題がある。また、光が背面に入射して浅い位置で光電変換されることによって発生した信号電荷が、拡散してある割合で周囲のフォトダイオードに入ってしまう。これらの問題があることに加えて、CCDイメージセンサでは、システムオンチップしないので配線層の高さを高くする必要がないこと、独自プロセスなので遮光膜をフォトダイオードの周囲に落とし込むことができるためオンチップレンズによる集光が容易であり、先述した(1)〜(6)の問題が生じなく、裏面受光構造を採る必要性がないことから、裏面受光型のCCDイメージセンサがほとんど使われていないのが現状である。
これに対して、CMOSイメージセンサの場合は、プロセスは標準CMOSプロセスにわずかの修正を加えたものを使用するので、裏面受光構造を採ることにより、配線工程に影響されず、常に最新のプロセスを用いることができるというCCDイメージセンサには無い利点がある。ただし、配線が何層も縦横に走る点はCCDイメージセンサとは異なっており、それに伴って先述した(1)〜(6)の問題がCMOSイメージセンサ(これに代表されるX-Yアドレス型固体撮像素子)特有の問題として顕著に現れる。
本技術は、上記課題に鑑みてなされたものであって、その目的とするところは、CMOSイメージセンサに代表される固体撮像素子において、裏面受光構造を採ることにより、画素の微細化および高開口率化を可能とした固体撮像素子を提供することにある。
以上の目的を達成するための固体撮像素子は、光電変換素子を有する半導体層と、前記半導体層における受光面と逆側の他方の面上に設けられた配線層と、前記半導体層内における前記他方の面側の表面層に設けられた第1導電型層と、前記半導体層内に設けられた第2導電型の光電変換領域と、前記光電変換領域に隣接し、前記第1導電型層とつながっている第1導電型ウェルとを備えている。
また固体撮像素子の製造方法は、光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を含む単位画素が行列状に配置されてなるX-Yアドレス型固体撮像素子の作成に際し、
基板の第1の面側に前記光電変換素子および前記能動素子を形成する第1の工程と、
前記基板の前記第1の面側に、当該第1の面とは反対側の第2の面から位置合わせするためのマークに用いる溝を掘る第2の工程と、
前記溝を前記基板と異なる材質で埋め込む第3の工程と、
前記光電変換素子および前記能動素子が形成された素子層に対してその一方の面側に前記能動素子に対して配線をなす配線層を形成する第4の工程と、
前記素子層の他方の面を前記基板の厚さが所定の厚さになるように研磨する第5の工程と
を含むことを特徴としている。
固体撮像素子の製造に際して、上記各工程を実行することにより、裏面受光型の画素構造が得られる。そして、この裏面受光型の画素構造を採ることにより、受光面を考慮した配線の必要がなくなる。すなわち、光電変換素子領域上への配線が可能となる。これにより、画素の配線の自由度が高くなり、画素の微細化を図ることができる。
本技術によれば、固体撮像素子において、裏面受光型の画素構造を採ることによって受光面を考慮した配線の必要がなくなるため、画素の配線の自由度が高くなり、画素の微細化を図ることができることになる。
本技術の一実施形態に係るCMOSイメージセンサの一例を示す概略構成図である。
単位画素の回路構成の一例を示す回路図である。
画素部および周辺回路部の構造の一例を示す断面図である。
シリコン層のウェル構造の一例を示す断面構造図である。
活性領域(ゲート酸化膜の領域)、ゲート(ポリシリコン)電極および両者のコンタクト部を示す平面パターン図である。
ゲート電極よりも上の金属配線と、それらの間のコンタクト部を活性領域と共に示す平面パターン図である。
裏面受光型画素構造のCMOSイメージセンサを作成するプロセスを説明するための工程図(その1)である。
裏面受光型画素構造のCMOSイメージセンサを作成するプロセスを説明するための工程図(その2)である。
CMOSイメージセンサの従来構造を示す断面構造図である。
裏面受光型フレーム転送CCDイメージセンサのフォトダイオードの断面構造を示す断面図である。
以下、本技術の実施の形態について図面を参照して詳細に説明する。本実施形態では、X-Yアドレス型固体撮像素子としてCMOSイメージセンサを例に採って説明するものとする。
図1は、本技術の一実施形態に係るCMOSイメージセンサの一例を示す概略構成図である。図1から明らかなように、本CMOSイメージセンサは、画素部11、垂直(V)選択回路12、S/H(サンプル/ホールド)&CDS(Correlated Double Sampling:相関二重サンプリング)回路13、水平(H)選択回路14、タイミングジェネレータ(TG)15、AGC(Automatic Gain Control)回路16、A/D変換回路17およびデジタルアンプ18等を有し、これらが同一の基板(チップ)19上に搭載された構成となっている。
画素部11は、後述する単位画素が行列状に多数配列され、行単位でアドレス線などが、列単位で垂直信号線がそれぞれ配線された構成となっている。垂直選択回路12は、画素を行単位で順に選択し、選択した行の各画素から画素信号をS/H&CDS回路13に読み出す。S/H&CDS回路13は、その読み出された画素信号について信号レベルから0レベルを減算し、画素ごとの固定パターンばらつき(ノイズ)を除去し、保持する処理を行う。
水平選択回路14は、S/H&CDS回路13に保持されている画素信号を順に取り出し、AGC回路16に渡す。AGC回路16は、その信号を適当なゲインで増幅し、A/D変換回路17に渡す。A/D変換回路17は、そのアナログ信号をデジタル信号に変換し、デジタルアンプ18に渡す。デジタルアンプ18は、そのデジタル信号を適当に増幅して出力する。垂直選択回路12、S/H&CDS回路13、水平選択回路14、AGC回路16、A/D変換回路17およびデジタルアンプ18の各動作は、タイミングジェネレータ15で発生される各種のタイミング信号に基づいて行われる。
本CMOSイメージセンサの特有の部分である単位画素の回路構成の一例を図2に示す。同図から明らかなように、単位画素は、光電変換素子として例えばフォトダイオード21を有し、この1個のフォトダイオード21に対して、転送トランジスタ22、増幅トランジスタ23、アドレストランジスタ24およびリセットトランジスタ25の4個のトランジスタを能動素子として有する構成となっている。
フォトダイオード21はそのアノードが接地され、入射光をその光量に応じた量の電荷(ここでは、電子)に光電変換する。転送トランジスタ22は、フォトダイオード21のカソードとフローティングディフュージョンFDとの間に接続され、転送配線26を通してそのゲートに転送信号が与えられることで、フォトダイオード21で光電変換された電子をフローティングディフュージョンFDに転送する。
フローティングディフュージョンFDには増幅トランジスタ23のゲートが接続されている。この増幅トランジスタ23はアドレストランジスタ24を介して垂直信号線27に接続され、画素部外の定電流源Iとソースフォロアを構成している。そして、アドレス配線28を通してアドレス信号がアドレストランジスタ25のゲートに与えられ、当該アドレストランジスタ25がオンすると、増幅トランジスタ23はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を垂直信号線27に出力する。垂直信号線27は、各画素から出力された電圧をS/H&CDS回路13に伝送する。
リセットトランジスタ25は電源VddとフローティングディフュージョンFDとの間に接続され、リセット配線29を通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンFDの電位を電源Vddの電位にリセットする。これらの動作は、転送トランジスタ22、アドレストランジスタ24およびリセットトランジスタ25の各ゲートが接続される各配線26,28,29が行単位で配線されていることから、1行分の各画素について同時に行われる。
ここで、単位画素についての配線としては、横方向に転送配線26、アドレス配線28およびリセット配線29の3本、縦方向に垂直信号線27の1本、さらにVdd供給配線と、フローティングディフュージョンFDと増幅トランジスタ23のゲートとをつなぐ内部配線と、ここでは図示していないが、画素境界部分と黒レベル検出画素のための遮光膜に使う2次元配線とが存在する。
図3は、画素部および周辺回路部の構造の一例を示す断面図である。図3において、ウェハーをCMP(Chemical Mechanical Polishing)によって研磨することにより、10〜20μm程度の厚さのシリコン(Si)層(素子層)31が形成される。その厚さの望ましい範囲は、可視光に対して5〜15μm、赤外光に対して15〜50μm、紫外域に対して3〜7μmである。このシリコン層31の一方の面側にはSiO2膜32を挟んで遮光膜33が形成されている。
遮光膜33は配線と異なり、光学的な要素だけを考慮してレイアウトされる。この遮光膜33には開口部33Aが形成されている。遮光膜33の上には、パッシベーション膜としてシリコン窒化膜(SiN)34が形成され、さらに開口部33Aの上方に色フィルタ35およびマイクロレンズ36が形成されている。すなわち、シリコン層31の一方の面側から入射する光は、マイクロレンズ36および色フィルタ35を経由して、シリコン層31に形成される後述するフォトダイオード37の受光面に導かれる画素構造となっている。シリコン層31の他方の面側には、トランジスタや金属配線が形成される配線層38が形成され、その下にはさらに基板支持材39が貼り付けられている。
ここで、従来のCMOSイメージセンサでは、配線層側を表面側とし、この配線層側から入射光を取り込む表面受光型の画素構造を採っていたのに対して、本実施形態に係るCMOSイメージセンサでは、配線層38と反対側の面(裏面)側から入射光を取り込むことから、裏面受光型の画素構造となっている。この裏面受光型画素構造から明らかなように、マイクロレンズ36からフォトダイオード37までの間には遮光層33が金属層として存在するだけであること、またこの遮光層33のフォトダイオード37からの高さがSiO2膜32の膜厚(例えば、約0.5μm)と低いことから、金属層でのけられによる集光の制限を無くすことができる。
図4は、シリコン層31のウェル構造の一例を示す断面構造図であり、図中、図3と同等部分には同一符号を付して示している。
本例では、N−型基板41を用いている。シリコン層31の厚さは、先述したように、可視光に対しては5〜15μmが望ましく、本例では10μmとしている。これにより、可視光を良好に光電変
換できる。シリコン層31の一方の面には、浅いP+層42が画素部の全面に亘って形成されている。画素分離領域は深いPウェル43によって形成されており、一方の面のP+層42とつながっている。
フォトダイオード37はPウェルを形成しないことで、N−型基板41を利用して形成されている。このN−型領域(基板)41が光電変換領域であり、その面積が小さく濃度が薄いために完全空乏化している。その上に、信号電荷(本例では、電子)を蓄積するN+領域44が形成され、その上にさらに、埋め込みフォトダイオードとするためのP+層45が形成されている。
なお、フォトダイオード37は、図4から明らかなように、受光面側の表面積が配線層38側の表面積よりも広くなるように形成されている。これにより、入射光を効率良く取り込めることになる。このフォトダイオード37で光電変換されかつN+領域44に蓄積された信号電荷は、転送トランジスタ46(図2の転送トランジスタ22)によってN+型領域のFD(フローティングディフュージョン)47に転送される。フォトダイオード37側とFD47とはP−層48によって電気的に分離されている。
画素内の転送トランジスタ46以外のトランジスタ(図2の増幅トランジスタ23、アドレストランジスタ24およびリセットトランジスタ25)は、深いPウェル42に通常通り形成されている。一方、周辺回路領域については、裏面のP+層42に到達しない深さにPウェル49が形成され、このPウェル49の内側にさらにNウェル50が形成され、これらウェル49,50の領域にCMOS回路が形成された構成となっている。
次に、画素のレイアウト例について図5および図6を用いて説明する。図5および図6において、図2と同等部分には同一符号を付して示している。図5は、活性領域(ゲート酸化膜の領域)、ゲート(ポリシリコン)電極および両者のコンタクト部を示す平面パターン図である。同図から明らかなように、単位画素当たり、1つのフォトダイオード(PD)21と4つのトランジスタ22〜25が存在する。
図6は、ゲート電極よりも上の金属配線と、それらの間のコンタクト部を活性領域と共に示す平面パターン図である。ここで、金属配線(例えば、アルミニウム配線)は3層構造となっており、第1層目は画素内の配線として、第2層目は縦方向の配線、即ち垂直信号線27やドレイン線として、第3層目は横方向の配線、即ち転送配線26、アドレス配線28およびリセット配線29としてそれぞれ用いられている。
図6の配線パターンから明らかなように、垂直信号線27や、転送配線26、アドレス配線28およびリセット配線29はフォトダイオード領域上に配線されている。これらの配線は、従来の画素構造では、配線層側から光を取り込む表面受光型画素構造を採っていたことから、フォトダイオード領域を避けて形成されていたものである。これに対して、本実施形態に係る画素構造では、図3から明らかなように、配線層と反対側(裏面側)から光を取り込む裏面受光型画素構造を採っていることから、フォトダイオード領域上での配線の引き回しを可能としている。
上述したように、CMOSイメージセンサに代表されるX-Yアドレス型固体撮像素子において、フォトダイオード37が裏面側から可視光を受光する裏面受光型画素構造を採ったことにより、従来の表面受光型画素構造のように受光面を配慮した配線の必要がなくなるため、画素の配線の自由度が高くなり、画素の微細化を図ることができるとともに、配線層の多い、進んだCMOSプロセスで作ることができる。
また、フォトダイオード37が裏面のP+層45に到達する深さで形成されているため、吸収率の高い青色の感度が高くなり、またフォトダイオード37よりも深部で光電変換されることがないので、それが原因となる混色や黒レベルの誤検出の心配もなくなる。さらに、特に図3から明らかなように、受光面側に配線層38が存在しないことで、遮光膜33、色フィルタ35およびマイクロレンズ36を受光面に対して低い位置に作ることができるため、従来技術における感度低下、混色、周辺減光などの問題を解決することができる。
次に、上記構成の裏面受光型画素構造のCMOSイメージセンサを作成するプロセスについて、図7および図8の工程図を用いて説明する。
先ず、N−型基板51の表面に素子分離、ゲート電極(ポリシリコン電極)を作成するとともに、イオン打ち込みにより、先述した画素部分の深いPウェル43、フォトダイオード部分の浅いP+層42、周辺回路部分の浅いPウェル49およびNウェル50を形成し、さらにトランジスタや画素活性領域などを従来のCMOSイメージセンサと同一の工程で形成する(工程1)。このとき、裏面用の位置合わせマークを作るために基板51を数十μm程度トレンチしておく。
次に、基板51の表面に第1層目〜第3層目の金属配線(1Al,2Al,3Al)、パッド(PAD)52および層間膜53を作成する(工程2)。このとき、工程1でトレンチしておいた裏面用位置合わせマーク部分に例えばタングステン(W)またはアルミニウム(Al)を埋め込んで位置合わせマーク54を作る。続いて、配線層上面に数百μmの厚さで第一基板支持材(例えば、ガラス、シリコン、有機膜など)55Aを流し込む(工程3)。このとき、パッド52の上はレジスト56でマスクしておくようにする。
次に、パッド52上方のレジスト56を取り除くとともに、できたバンプに金属が流れ込むように表面処理する(工程4)。続いて、パッド52上に開口したバンプと第一基板支持材55Aの表面に導電体57を流し込む(工程5)。その後、パッド52の上方部分だけを残して基板支持材55の表面の導電体57を取り除く(工程6)。この残った部分がパッド52′となる。
次に、裏面加工中のパッド52′の保護と表面の平坦化のために第二基板支持材55Bを流し込み、その後研磨するとともに、ウェハーを裏返して基板51の厚さが10μm程度になるまでCMPによって研磨する(工程7)。続いて、CVD(Chemical Vapor Deposition)によってSiO2膜を10nm程度の膜厚で形成し、次いで位置合わせマーク54に合わせてレジストをおき、画素部全面にSiO2界面が正孔で埋まるだけのボロンをドーズする(工程8)。工程8ではさらに、裏面にCVDによってSiO2膜58を500nm程度の膜厚で形成し、次いでAlあるいはWで遮光膜59を作成し、その後パッシベーション膜60としてプラズマSiN膜をCVDによって形成する。
次に、従来のCMOSイメージセンサの場合と同様の方法で色フィルタ61およびマイクロレンズ62を作成する(工程9)。このとき、ステッパ合わせは位置合わせマーク54を使うか、または遮光膜59を使用することによって行う。続いて、パッド52′上の第二基板支持材55Bをエッチングで取り除き、パッド52′を露出させる(工程10)。この際、必要に応じて、マイクロレンズ62の位置合わせや、チップの平坦化のために第二基板支持材55Bを研磨して所望の厚さに調整する。
以上説明した製造方法によれば、裏面受光型の画素構造を簡単に作成することができることに加えて、パッド52′が受光面と反対側に出た構造とすることができるため、受光面を上に向けた状態で直接基板に本CMOSイメージセンサを実装することができる。
11…画素部、12…垂直選択回路、14…水平選択回路、15…タイミングジェネレータ、21,37…フォトダイオード、22…転送トランジスタ、23…増幅トランジスタ、24…アドレストランジスタ、25…リセットトランジスタ、31…シリコン(Si)層、33…遮光膜、35…色フィルタ、36…マイクロレンズ、38…配線層