JP4723860B2 - Cmos画像センサー - Google Patents
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Description
1. 波長フィルター処理
2. 偏光フィルター処理
3. 光線のサブ波長サイズへの制限および導波処理
本発明は、引用文献としてのWO02/033755および同時係属中の国際出願PCT/EP03/10346に開示された内容を、TF−SOIMまたはTF−GeOI上にSAM−APD層が形成された新規のタイプのCMOS画像センサー(CIS)の製造に関連させたものである。図1は、CMOSデバイス、光ダイオード層(光ダイオードエピタキシャル層を意味する、以下同じ)、金属層が形成された完全処理後のTF−SOI構造ウェハ概略図である。
1. 1D(1次元を意味する、以下同じ)または2D(2次元を意味する、以下同じ)センサーアレイ内の光ダイオードを、背面入射のみに対応させる。
2. 1Dまたは2Dセンサーアレイ内の光ダイオードを、背面入射または前面入射に対応させる。
3. 1Dまたは2Dセンサーアレイ内の2個の光ダイオードのうち、片方は前面入射に対応させ、他方を背面入射に対応させる。
1. TF−SOI構造またはTF−GeOI構造を基板として作成する。
2. ウェハの前面上に、金属製の多層相互接続線を含む、CMOSデバイスや光ダイオード層を形成するのに必要な処理工程全部を実行する。
3. ウェハの前面に、物理的支持体を一時的に取り付ける。
4. TF−SOI構造ウェハまたはTF−GeOI構造ウェハの埋設酸化層下方の半導体基板を除去する。
5. 埋設酸化層の背面上に追加積層を形成する。ただし、背面上で実行される全製造工程を、ウェハの前面上の構造、デバイス、材質に影響を与えない低い温度値にて実施する。また、背面上でのパターン処理工程全部が、たとえば、MIM構造などの、ウェハ前面に形成されたマークに整合し、前面上で実行されるパターン処理工程のどの工程でも整合許容値を同じ値にする。
6. 背面上処理工程の終了後に、デバイス層構造体に光透過性基板を接合して、前面の一時的に取り付けられた物理的支持体を除去する。
7. 切断処理と梱包処理を実行する。
SOIウェハの埋設酸化層の背面上に形成するのに適した構造体の1つに、従来のカラーフィルターパターン積層体がある。この積層体の製造法は、バルク構造のシリコンウェハの前面入射のための金属層の上面において従来から行われているように、カラーフィルター操作のための積層工程とパターン処理行程からなる。
1. 金属層のサブ波長ホールの電磁波の伝播が、「小ホール」回折原理における予測値よりも数倍大きな光透過率で行われる。ゼロ位透過スペクトルが、一定の効率においてホール直径の10倍までの波長において最大透過制御できる。
2. 2D金属格子を使った、波長フィルター処理が可能。
3. 2D金属格子を使った、偏光フィルター処理が可能。
4. 放射波長よりも短い水平寸法のスポット径への電磁波の焦点処理。
5. 共鳴波長が、金属に接する誘電体の変更により調整可能。
1. 「センサーピクセル」:単数または複数の光ダイオードと、複数のトランジスタとを備える光センサー素子。
2. 「SPPピクセル」:レンズの画像面にアレイ形成されるSPP光ファネル素子。
1. 画像面を形成するレンズの分解能。回折制限光学系では、分解能の限界値は、焦点投影される光の波長で決まる。
2. ウェハ前面に形成できるセンサーピクセルの最小サイズ。センサーピクセルの最小サイズは、光ダイオードの可能最小サイズや、各ピクセル内のCMOSデバイスの数とサイズにより決まる。一般的に、より向上したCMOS技術はセンサーピクセルの小型化を可能にする。
1. 透過光線を、フィルター処理される異なる波長に応じた材料を準備するのではなく、金属層のパターン構成(SPPピクセル)により波長フィルター処理できる。
2. SPP構造による波長のフィルター処理を、所望の波長域で実施でき、可視光線または非可視光線のための従来のカラーフィルターよりも帯域を狭くすることができる。
3. 互いに離間しつつも近接した金属層(SPPピクセル)を、異なるパターン形状にすることができ、それゆえ、異なる波長の光(可視光線または非可視光線)を透過可能である。
4. 透過光線を、金属層のパターン構成(SPP)により偏光フィルター処理できる。
5. 互いに離間しつつも近接した金属層(SPPピクセル)を、異なるパターン形状にすることができ、それゆえ、異なる偏光の光を透過可能である。
6. 透過光束の断面積を、波長より小さくすることができる。
7. 光ダイオードの範囲を、透過光束の断面積よりわずかに大きくするだけでよい。その結果、光ダイオードの範囲は、SPPピクセルの面積よりも小さくなる。
8. 所定の光束に対して、光ダイオードで受光する光子の数を、光ダイオードの面積ではなく、SPPピクセルの面積で決定することができる。
9. SPP光ファネルの場合、光ダイオードの面積とセンサーピクセルの面積との比率としての充填率が無関係となる。
10. 他の要素が同じである場合、光電信号のSN比は、光ダイオード面積に対するSPPピクセルの面積の比率に比例して増える。
11. SPP構造は、入射光線の反射を生じない。そのため、SPP光ファネルを含むSPP構造は、完全なる反射防止層となり得る。
12. SPP構造は、透過率が一定であるため、入射光線の増幅作用を実現できる。
前述したように、画像装置の分解能は下記の2つの基本要素に依存する。
1)センサーピクセルのサイズ。
2)レンズ系の分解能。
1. スーパーレンズで、サブ波長分解能を可能にする。
2. スーパーレンズが、平面つまりスラブ形状である。
3. スーパーレンズを、従来形レンズ製造に使う技術ではなく、マイクロエレクトリック分野で使う技術にて製造する。
以下の説明は、「スーパーレンズ」を画像センサーマトリクスと一体化形成するための方法であって、TF−SOI基板やTF−GeOI基板上に形成された背面入射式CMOS画像センサーの予備処理工程、および、オプションのSPP光ファネルの予備処理行程を示す。
製造手順の一例を、関連図面を参照して説明する。ただし、関連図面に図示の積層やパターン形状はスケール寸法ではない。
本例は、TF−SOI基板やTF−GeOI基板上に形成された背面入射式CMOS画像センサーの製造工程である。ウェハの前面の処理については、PCT/EP/03/10346に記載の、背面入射画像センサーの処理例を参照のこと(図8A)。
1)続く後の処理中において埋設酸化層を保護できるよう、埋設酸化層の露出表面に、化学的に安定したバリヤ材料(バンドギャップが広いのが好ましい)の薄膜を形成するのが望ましい。いつくか挙げられるその材料の候補として、Al2O3が最適である。ただし、積層の際、低温で行うことが必須である(図8C)。
2)所望の波長全部に対する屈折率の低い誘電材料(PVD、CVD、スピンオンなどの適切な方法で)を積層する(図8D)。
3)フォトリソグラフ技術にて(フォトレジスト材を除去し)、前記の屈折率の低い誘電材料を除去すべき区域を露出させる。
4)前記の屈折率の低い誘電材料を、所定パターン形状にエッチング処理し、Al2O3バリヤ層で停止する。
5)フォトレジストを除去し、洗浄する(図8E)。
6)前に積層した誘電材料よりも所望波長に対する屈折率の大きい誘電材料を、(PVD、CVD、スピンオンなどの適切な方法で)積層する(図8F)。
7)所望波長に適した組成や厚さの金属層を、積層する。
8)フォトリソグラフ技術にて(フォトレジスト材を除去し)、金属層の除去すべき区域を露出させる。
9)金属層を、所定パターン形状にエッチング処理し、屈折率の大きな誘電材料層で停止する。
10)フォトレジストを除去し、洗浄する(図8G)。
11)透明基板を接合する際の界面材料として適切である誘電材料を、(PVD、CVD、スピンオンなどの適切な方法で)積層する。
12)透明基板をウェハに低温で接合し、ウェハの前面の物理支持体を除去する(図8H)。
本例は、TF−SOI基板やTF−GeOI基板上、あるいは、バルク構造基板上に形成された前面入射式CMOS画像センサーの製造工程である。ウェハの前面の処理については、前面入射式画像検知のためである。光ダイオードの理想的な注入処理やへテロ接合の形態は、PCT/EP03/10346の記載を参照のこと(図9A)。
1)相互接続のための最後の金属層の形成の後、絶縁層を積層する。絶縁層の厚さはそれほど厳密ではないが、たとえば、1マイクロメータにする。絶縁層は、その下側の金属層や誘電層と反応しない、また、その上側に積層される金属や絶縁体層とも反応しない化学的に安定したバリヤ材料(バンドギャップが広いのが好ましい)で形成する必要がある。絶縁層の形成時の温度は、すでに積層済みの材料に影響しないような十分に低い温度とする。その材料の例として、SiO2やAl2O3が挙げられる(図9B)。
2)光線の「出口側」の金属層の底面のコルゲート深さに適合する厚さをもつ誘電材料を(PVD、CVD、PE−CVDなどの適切な方法で)積層する。このハードマスク層である絶縁層は、最終工程で積層される「バリヤ材料」に対して選択的にエッチング処理することを容易にする。誘電材料の例として、Si3N4が挙げられる(図9C)。
3)フォトリソグラフ技術にて(フォトレジスト材を除去し)、誘電材料を除去すべき区域を露出させる。
4)屈折率の低い誘電材料を、所定パターン形状にエッチング処理し、バリヤ層で停止する。
5)フォトレジストを除去し、洗浄する(図9D)。
6)所望の光学特性で決まる厚さをもつ、銀や金などの適当な金属の層を、たとえばPVD法で積層する。この層の厚さは、「入力コルゲート」深さと「出力コルゲート」深さの和よりも大きい(図9E)。
7)フォトリソグラフ技術にて(フォトレジスト材を除去し)、金属材を除去すべき区域を露出させる。
8)金属材を所定パターン形状にエッチング処理し、コルゲートに必要な深さで停止する。
9)フォトレジストを除去し、洗浄する(図9F)。
10)フォトリソグラフ技術にて(フォトレジスト材を除去し)、金属層の除去すべき区域を露出させる。
11)上側全部の誘電層と金属層を、所定パターン形状にエッチング処理し、金属層の前の「バリヤ材」で停止する。このエッチング処理により、中央ホール/スリット、および、中央ホール/スリットが設けられた両面コルゲート形状金属層の絶縁区域である各ピクセルを形成する。
12)フォトレジストを除去し、洗浄する(図9G)。
13)下側金属層の界面材料として適切である誘電材料を、(PVD、CVD、スピンオンなどの適切な方法で)積層する。この誘電材料により(コルゲート)金属層の凹部を埋め、表面を平坦にする(図9H)。
14)不動態層を積層する。
本例は、背面入射式のTF−SOI構造やTF−GeOI構造の画像センサーと一体構造である「スーパーレンズ」の製造工程を説明する。必須要件ではないが、前出の説明例に記載した第1実施例によるSPP光ファネルの形成よりも前に、「スーパーレンズ」を形成するのが望ましい。SPP光ファネルは、「スーパーレンズ」の画像面に位置している。下記で説明する処理手順は、ウェハに透明基板を接合するより前の、SPP光ファネルの形成の直後に開始する(図10A)。
誘電層の厚さは、SPP光ファネル素子が設けられた画像面と、光がレンズから出るレンズ背面とのあいだの理想的な距離に等しい(図10B)。
前記に説明したように「スーパーレンズ効果」は、異なる概念から得られるものである。選択手段として、下記に2つの概念例を示す。
2D光子結晶の積層は、「レイヤ バイ レイヤ」法により簡単に行える。3D光子結晶の積層は、複数の異なる構成、技法、手順により実施できる。たとえば、「ベニヤ板」構造は、「レイヤ バイ レイヤ」法にて形成できる。「レイヤ バイ レイヤ」法は、従来のシリコンマイクロ電子分野における処理技術として好適な方法である。図では、光子結晶の内部詳細が省略されている(図10C)。
光学位相共役媒体の作成は、三波合成可能なアクティブデバイスとなる薄膜形状の非線形光学媒体の形成と同じである。三波合成層は、自己修復可能で、ウェット合成法が可能な、「キラル液」などの非結晶材で形成できる。このオプションは、図示しない。
Claims (14)
- 背面入射可能なCMOS画像センサーを製造する方法であって、
(a)半導体基板上に形成された埋設酸化層上のSiまたはGeからなる単結晶半導体層である薄膜絶縁体上シリコン(TF−SOI)基板、または、薄膜絶縁体上ゲルマニウム(TF−GeOI)基板からなる基板を選択する工程と、
(b)前記基板の前面上に光センサーエピタキシャル層をエピタキシャル成長してセンサーマトリクス体を形成する工程と、
(c)前記基板の前面側の前記センサーマトリクス体上に金属製の高密相互接続線を形成する工程と、
(d)前記基板の前面側の全処理完了後に、埋設酸化層下方の前記半導体基板を除去する工程と、
(e)前記埋設酸化層の背面上にカラーフィルターまたは表面プラズモンポラリトン(SPP)構造体を含む積層体を前記埋設酸化層と一体的に形成する工程と、
(f)所定の波長の光を透過させる透明基板を、前記積層体の背面に接合する工程とからなるCMOS画像センサー製造方法。 - 前記埋設酸化層の背面側に設けられた前記積層体が、前記埋設酸化層と前記透明基板とのあいだに形成された少なくとも1つのカラーフィルターからなる請求項1記載のCMOS画像センサーの製造方法。
- 前面入射可能なCMOS画像センサーを製造する方法であって、
(a)半導体基板上に形成された埋設酸化層上のSiまたはGeからなる単結晶半導体層である薄膜絶縁体上シリコン(TF−SOI)基板、または、薄膜絶縁体上ゲルマニウム(TF−GeOI)基板からなる基板を選択する工程と、
(b)前記基板の前面上に光センサーエピタキシャル層をエピタキシャル成長してセンサーマトリクス体を形成する工程と、
(c)前記基板の前面側の前記センサーマトリクス体上に金属製の高密相互接続線を形成する工程と、
(d’)前記高密相互接続線上に表面プラズモンポラリトン(SPP)構造体を形成する工程
とからなるCMOS画像センサーの製造方法。 - エピタキシャル成長された前記光センサーエピタキシャル層の上に、ホモ接合またはヘテロ接合のピクセル内エピタキシャル成長によるキャパシタが直接形成される請求項1記載のCMOS画像センサーの製造方法。
- エピタキシャル成長された前記光センサーエピタキシャル層の上に、ピクセル内MOSキャパシタが直接形成される請求項1記載のCMOS画像センサーの製造方法。
- 前記相互接続線の形成工程中に、ピクセル域上にピクセル内MIMキャパシタが形成される請求項1記載のCMOS画像センサーの製造方法。
- 前記表面プラズモンポラリトン(SPP)構造体が、1Dアレイまたは2Dアレイ構造に整列されると共に、誘電率が低い絶縁材層と、該誘電率が低い絶縁材層上に形成された誘電率が高い絶縁材層と、該誘電率が高い絶縁材層の上面に形成された導電材の薄膜層とからなり、
前記誘電率が低い絶縁材層には、前記誘電率の高い絶縁材層が充填されているホールが層の全厚さにわたり設けられており、その区域では、前記誘電率が高い絶縁材層の断面がT字形状であって、
前記誘電率が低い絶縁材層に設けられたホールは、電磁照射が接続される光センサーに整合配置されており、
前記誘電率が高い絶縁材層上に積層された前記導電材の薄膜層には、表面全体を完全に覆うように繰返し形成可能な、四角、長方形、または六角形の所定形状に分離されたピクセルのアレイにパターン形成されており、
前記誘電率が低い絶縁材層に設けられたホールの径は、前記分離された導電材の薄膜層により規定されるピクセルの面積よりも小さく形成されており、
前記分離された導電材の薄膜層により規定されるピクセルのアレイがレンズの画像面に配置され、一方、誘電率の高い絶縁材層が充填されているホールの底側が、光センサーの受光域に配置されており、
前記表面プラズモンポラリトン構造体が、前記所定形状に分離された前記導電材の薄膜層の上面に入射する電磁照射により励起され、電磁照射はホールの底側へ伝播され、光センサーに受光される
請求項1または3記載のCMOS画像センサーの製造方法。 - 前記導電材の薄膜層の上面が、共鳴波長を調整する方法として、それぞれ異なる誘電率をもつ複数の絶縁材で被覆されており、
前記導電材の薄膜層の1Dまたは2Dのアレイが、前記基板の前面に形成された前記光センサーと正確に整合配置されている請求項7記載のCMOS画像センサーの製造方法。 - 前記表面プラズモンポラリトン(SPP)構造体が、1Dアレイまたは2Dアレイ構造に形成され、ピクセルを上面視すると、表面全体を完全に覆うよう繰返し形成可能な、四角、長方形、または六角形の所定形状のピクセルのアレイにパターン形成されており、その前面と背面とが対称的な非平面形状に形成され、その中央部に少なくとも1つのスリットまたはホールを設けた導電材の薄膜層からなり、
前記導電材の薄膜層の底面と上面とが、絶縁材と接触しており、
前記導電材の薄膜層の上面が、レンズの画像面に配置されており、一方、前記導電材の薄膜層の底面から出る光束がサブ波長寸法の断面を有し、
各導電材の薄膜層において、光がその底側から出射するホールまたはスリットが、センサーピクセル内の光センサーに非常に正確に整合配置されている請求項1または3記載のCMOS画像センサーの製造方法。 - 前記ピクセルのそれぞれの前記導電材の薄膜層の表面領域が、回折を起こすことなく、光の波長よりも小さい請求項7または9記載のCMOS画像センサーの製造方法。
- 前記ピクセルのアレイにパターン形成された前記導電材の薄膜層は、波長選択性および/または偏光選択性を向上できるよう、所望の導電材料または膜厚で形成され、または所望のサイズまたはピッチにパターン化されて形成されている請求項7または9記載のCMOS画像センサーの製造方法。
- 背面入射式前記基板の前記埋設酸化層上に1Dアレイまたは2Dアレイで形成されている、表面プラズモンポラリトン(SPP)構造体が、前記基板の前面に形成された前記光センサーと正確に整合配置されている請求項1記載のCMOS画像センサーの製造方法。
- 前記積層体と前記透明基板との間に、負の屈折率を有する材料からなるスーパーレンズが一体構造に形成されている請求項1記載のCMOS画像センサーの製造方法。
- 請求項1ないし13のいずれか1項記載の製造方法により作成されたCMOS画像センサー。
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