KR102515309B1 - 전송 트랜지스터용 매립 게이트 전극을 사용한 광검출기 및 그것을 제조하는 방법 - Google Patents

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웨이-리 후
쿠오-쳉 리
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조체는 광검출기를 포함하는데, 제1 전도성 타입의 도핑을 갖는 기판 반도체 층, 기판 반도체 층과 p-n 접합을 형성하는 제2 전도성 타입의 포토다이오드 층, 제2 전도성 타입의 포토다이오드 층으로부터 횡방향으로 이격되는 플로팅 확산 영역, 및 기판 반도체 층 내에 형성되며 제2 전도성 타입의 포토다이오드 층과 플로팅 확산 영역 사이에 위치되는 하부 전송 게이트 전극 부분을 포함하는 전송 게이트 전극을 포함한다. 전송 게이트 전극은 p-n 접합을 횡방향으로 둘러쌀 수도 있고, p-n 접합으로부터 플로팅 확산 영역으로의 향상된 전자 전송 효율성을 제공할 수도 있다. 광검출기의 어레이는 이미지 센서를 제공하기 위해 사용될 수도 있다.

Description

전송 트랜지스터용 매립 게이트 전극을 사용한 광검출기 및 그것을 제조하는 방법{PHOTODETECTOR USING A BURIED GATE ELECTRODE FOR A TRANSFER TRANSISTOR AND METHODS OF MANUFACTURING THE SAME}
가시 범위 광, 적외선 방사선 및/또는 자외선 광과 같은 전자기 방사선(electromagnetic radiation)을 감지하기 위해 반도체 이미지 센서가 사용된다. 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 이미지 센서(image sensor)(CIS) 및 전하 결합 소자(charge-coupled device; CCD) 센서는 디지털 카메라 또는 모바일 디바이스에서의 통합 카메라와 같은 다양한 애플리케이션에서 사용된다. 이들 디바이스는 전자-정공 쌍(electron-hole pair)의 광생성을 사용하여 방사선을 검출하기 위해 픽셀(이것은 포토다이오드 및 트랜지스터를 포함할 수도 있음)의 어레이를 활용한다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1a는 본 개시의 한 실시형태에 따른 이미지 센서의 픽셀의 어레이에 대한 제1 구성의 평면도이다.
도 1b는 본 개시의 다른 실시형태에 따른 이미지 센서의 픽셀의 어레이에 대한 제2 구성의 평면도이다.
도 2a는 본 개시의 제1 실시형태에 따른 기판 반도체 층 안으로 트렌치를 형성한 이후의 프로세싱 단계에서 서브픽셀(subpixel)을 형성하기 위한 제1 예시적인 구조체의 수직 단면도이다.
도 2b는 도 2a의 제1 예시적인 구조체의 평면도이다. 힌지식 수직 평면(hinged vertical plane) A - A' - A"는 도 2a의 수직 단면도인데, 도 2a의 수직 축 A, A' 및 A"를 연결한다.
도 3a는 본 개시의 제1 실시형태에 따른 게이트 유전체 및 게이트 전극을 형성한 이후의 프로세싱 단계에서의 제1 예시적인 구조체의 수직 단면도이다.
도 3b는 도 3a의 제1 예시적인 구조체의 평면도이다. 힌지식 수직 평면 A - A' - A"는 도 3a의 수직 단면도의 평면인데, 도 2a의 수직 축 A, A' 및 A"를 연결한다.
도 4a는 본 개시의 제1 실시형태에 따른 전계 효과 트랜지스터의 형성 이후의 프로세싱 단계에서의 제1 예시적인 구조체의 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조체의 평면도이다. 힌지식 수직 평면 A - A' - A"는 도 2a의 수직 단면도인데, 도 2a의 수직 축 A, A' 및 A"를 연결한다.
도 4c는 도 4b의 수직 평면 C - C'를 따른 도 4a 및 도 4b의 제1 예시적인 구조체의 수직 단면도이다.
도 5는 본 개시의 제2 실시형태에 따른 도 4a 내지 도 4c의 프로세싱 단계에서의 제2 예시적인 구조체의 수직 단면도이다.
도 6a는 본 개시의 제3 실시형태에 따른 전계 효과 트랜지스터의 형성 이후의 제3 예시적인 구조체의 제1 구성의 평면도이다.
도 6b는 본 개시의 제3 실시형태에 따른 전계 효과 트랜지스터의 형성 이후의 제3 예시적인 구조체의 제2 구성의 평면도이다.
도 7a는 본 개시의 제4 실시형태에 따른 전계 효과 트랜지스터의 형성 이후의 제4 예시적인 구조체의 제1 구성의 평면도이다.
도 7b는 본 개시의 제4 실시형태에 따른 전계 효과 트랜지스터의 형성 이후의 제4 예시적인 구조체의 제2 구성의 평면도이다.
도 8a는 본 개시의 제5 실시형태에 따른 전계 효과 트랜지스터의 형성 이후의 제5 예시적인 구조체의 제1 구성의 수직 단면도이다.
도 8b는 본 개시의 제5 실시형태에 따른 전계 효과 트랜지스터의 형성 이후의 제5 예시적인 구조체의 제2 구성의 수직 단면도이다.
도 9는 본 개시의 제6 실시형태에 따른 전계 효과 트랜지스터의 형성 이후의 제6 예시적인 구조체의 수직 단면도이다.
도 10은 본 개시의 제7 실시형태에 따른 전계 효과 트랜지스터의 형성 이후의 제7 예시적인 구조체의 수직 단면도이다.
도 11은 본 개시의 한 실시형태에 따른 인터커넥트 레벨 유전체 층 내에 형성되는 금속 인터커넥트 구조체의 형성 및 캐리어 기판의 부착 이후의 예시적인 구조체의 수직 단면도이다.
도 12는 본 개시의 한 실시형태에 따른 반도체 기판을 박형화한(thinning) 이후의 예시적인 구조체의 수직 단면도이다.
도 13은 본 개시의 한 실시형태에 따른 딥 트렌치 분리 구조체의 형성 이후의 예시적인 구조체의 수직 단면도이다.
도 14는 본 개시의 한 실시형태에 따른 반사 방지 코팅(antireflective coating; ARC) 층, 광학 굴절 층, 유전체 그리드 재료 층, 금속성 반사 재료 층, 및 패턴화된 포토레지스트 층을 형성한 이후의 예시적인 구조체의 수직 단면도이다.
도 15a는 본 개시의 한 실시형태에 따른 복합 그리드 구조체의 형성 이후의 예시적인 구조체의 수직 단면도이다.
도 15b는 도 15a의 예시적인 구조체의 평면도이다. 힌지식 수직 평면 A - A'는 도 15a의 수직 단면도의 평면에 대응한다.
도 16은 본 개시의 한 실시형태에 따른 광학적으로 투명한 층, 컬러 필터 및 렌즈를 형성한 이후의 예시적인 구조체의 수직 단면도이다.
도 17은 본 개시의 한 실시형태에 따른 캐리어 기판의 제거 이후의 예시적인 구조체의 수직 단면도이다.
도 18은 본 개시의 한 실시형태에 따른 광검출기(photodetector) 회로의 개략적인 회로도이다.
도 19는 본 개시의 한 실시형태에 따른 광검출기를 포함하는 반도체 구조체를 형성하기 위한 예시적인 프로세스 시퀀스를 예시하는 프로세스 흐름도이다.
하기의 개시는, 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
본 개시는 반도체 디바이스에 관한 것으로, 특히 전송 트랜지스터(transfer transistor)용 매립 게이트 전극을 포함하는 광검출기 및 그것을 제조하는 방법에 관한 것이다.
일반적으로, 본 개시의 구조체 및 방법은, 기판 반도체 층 내에 형성되는 전송 게이트 전극(transfer gate electrode)을 포함하는 전송 트랜지스터를 포함하는 광검출기를 제공하기 위해 사용될 수도 있다. 그와 같이, 전송 게이트 전극은 기판 반도체 층의 상부 표면으로부터 기판 반도체 층 안으로 연장되고, 매립된 전송 게이트 전극으로서 기능한다. 전송 게이트 전극은 기판 반도체 층에 형성되는 트렌치 내에 형성될 수도 있다. 전송 게이트 전극은 광검출기의 p-n 접합(p-n junction)을 횡방향으로(laterally) 둘러쌀 수도 있다. 그와 같이, 광검출기의 광 생성 영역은 전송 게이트 전극에 의해 횡방향으로 둘러싸일 수도 있고, 전기적으로 분리될 수도 있다. 게다가, 매립된 전송 게이트 전극에 의해 광검출기의 전자 전송 효율성이 향상될 수도 있다. 본 개시의 실시형태의 매립된 전송 게이트 전극은 전기 도펀트의 주입에 의존하는 광검출기의 전기적 분리의 도전 과제를 극복할 수도 있다. 이제, 본 개시의 실시형태의 다양한 피쳐 및 양태가 본 출원의 도면을 참조하여 상세하게 설명된다.
도 1a 및 도 1b를 참조하면, 이미지 센서의 픽셀(900)의 어레이(1000)에 대한 제1 구성 및 이미지 센서의 픽셀(900)의 어레이(1000)에 대한 제2 구성이 각각의 평면도에서 예시되어 있다. 이미지 센서는 후측 조명(backside illuminated; BSI) 이미지 센서 디바이스일 수도 있다. 그러나, 본 개시의 실시형태는 전측 조명(front side illuminated; FSI) 이미지 센서에서 사용될 수도 있다는 것이 인식되어야 한다.
각각의 픽셀(900)은 이미지 센서로부터 이미지를 생성할 목적을 위한 가장 작은 단위 영역을 나타낸다. 픽셀(900)의 어레이(1000)를 포함하는 영역은 본원에서 픽셀 어레이 영역으로 지칭된다. 픽셀 어레이 영역 내의 픽셀(900)은 행과 열로 배열될 수도 있다. 예를 들면, 픽셀 어레이 영역은 M 개의 행 및 N 개의 열을 포함할 수도 있는데, 여기서 M 및 N은 1에서부터 216까지의, 예컨대 28에서부터 214까지의 범위 내의 정수이다. 픽셀(900)의 행은 1에서부터 M까지의 범위에 이르는 정수로 연속적으로 번호가 매겨질 수도 있고, 픽셀(900)의 열은 1에서부터 N까지의 범위에 이르는 정수로 연속적으로 번호가 매겨질 수도 있다. 픽셀 Pij는 i 번째 행 및 j 번째 열에 있는 픽셀(900)을 지칭한다.
각각의 픽셀(900)은, 주어진 파장 범위의 방사선을 검출하도록 구성되는 적어도 하나의 광검출기를 포함한다. 각각의 픽셀(900)은 각각의 파장 범위의 방사선을 검출하도록 구성되는 복수의 광검출기를 포함할 수도 있는데, 각각의 파장 범위는 복수의 광검출기의 각각에 대해 상이할 수도 있다. 하나의 실시형태에서, 각각의 픽셀(900)은 복수의 서브픽셀을 포함할 수도 있는데, 복수의 서브픽셀의 각각은 광검출기 및 광검출기에 충돌한 방사선을 검출하도록 구성되는 전자 회로의 각각의 조합을 포함한다. 예를 들면, 픽셀(900)은 적색 파장 범위(예컨대, 635 nm에서부터 700 nm까지의 범위) 내의 방사선을 검출하도록 구성되는 서브픽셀, 녹색 파장 범위(예컨대, 520 nm에서부터 560 nm까지의 범위) 내의 방사선을 검출하도록 구성되는 서브픽셀, 및 청색 파장 범위(예컨대 450 nm에서부터 490 nm까지의 범위) 내의 방사선을 검출하도록 구성되는 서브픽셀을 포함할 수도 있다. 그러한 서브픽셀은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀로 각각 지칭된다.
일반적으로, 픽셀(900)은 단위 검출 영역에 대한 충돌 방사선과 관련되는 정보를 생성한다. 서브픽셀은 단위 검출 영역의 영역 내에서 검출되는 바와 같은 특정한 파장 범위 내의 충돌 방사선의 세기에 관한 정보를 생성할 수도 있다. 단색 픽셀(900)은 단일의 서브픽셀만을 포함할 수도 있다. 충돌 방사선의 스펙트럼 분포를 검출하도록 구성되는 픽셀(900)은 적어도 두 개의 상이한 검출 파장 범위를 갖는 다수의 서브픽셀을 포함한다. 픽셀 어레이 영역 내의 광검출기는 포토다이오드, 상보적 금속 산화물 반도체(CMOS) 이미지 센서, 전하 결합 소자(CCD) 센서, 능동 센서, 수동 센서, 다른 적용 가능한 센서, 또는 이들의 조합을 포함할 수도 있다.
도 2a 및 도 2b를 참조하면, 제1 예시적인 구조체(495)에서 서브픽셀을 형성하기 위한 영역이 예시되어 있다. 도 2a 및 도 2b에서 예시되는 영역은 픽셀 어레이 영역에서의 픽셀(도 1a 및 도 1b에서 900) 내의 단일의 서브픽셀의 영역에 대응한다. 제1 예시적인 구조체는, 기판 반도체 층(601) 및 그 안에 형성되는 다양한 전측(front-side) 디바이스 컴포넌트를 포함하는 반도체 기판(500)을 포함한다.
각각의 서브픽셀은 전 표면(front surface)(609) 및 후 표면(back surface)(610)을 갖는 기판 반도체 층(601) 상에 또는 그 내부에 형성될 수도 있다. 기판 반도체 층(601)은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 화합물 반도체 재료, 또는 검출될 광자의 에너지를 초과하지 않는 밴드 갭을 갖는 임의의 다른 반도체 재료와 같은 반도체 재료를 포함한다. 기판 반도체 층(601) 내의 재료는 서브픽셀에 의해 검출될 광자의 에너지 범위에 기초하여 선택될 수도 있다. 하나의 실시형태에서, 기판 반도체 층(601)은 단결정 실리콘(single crystalline silicon)을 포함할 수도 있다. 반도체 기판(500)에 대해, 상업적으로 이용 가능한 단결정 반도체 기판이 사용될 수도 있다. 이 프로세싱 단계에서 제공되는 바와 같은 반도체 기판(500)은 표준 상보형 금속 산화물 반도체(CMOS) 프로세싱 단계를 견딜 수도 있는 충분히 높은 두께를 가질 수도 있다. 예를 들면, 반도체 기판(500)의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 200 미크론에서부터 1 mm까지의 범위 내에 있을 수도 있다.
기판 반도체 층(601)의 상부 부분(top portion)은, p 타입 또는 n 타입일 수도 있는 제1 전도성 타입을 가지도록 적절하게 도핑될 수도 있다. 기판 반도체 층(601)의 상부 부분은, 그 위에 다양한 전측 디바이스 컴포넌트를 형성하기 위해 활용되는 기판 반도체 층(601)의 부분이며, 기판 반도체 층(601)의 저부(bottom) 부분이 기판 박형화에 의해 후속하여 제거된 이후 최종 디바이스 구조체에 남아 있다. 예를 들면, 제1 전도성 타입의 도펀트의 원자 농도가, 비록 더 적은 및 더 큰 원자 농도가 또한 사용될 수도 있지만, 1.0×1013/cm3에서부터 1.0×1016/cm3까지의 범위 내에 있도록 기판 반도체 층(601)의 상부 부분에서 단결정 에피택셜 반도체 재료 층을 형성하기 위해 에피택셜 반도체 성막 프로세스가 수행될 수도 있다. 단결정 에피택셜 반도체 재료 층의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 1 미크론에서부터 10 미크론까지의 범위 내에 있을 수도 있다.
광검출기의 p-n 접합이 후속하여 형성될 영역 주위에서의 제1 전도성 타입의 도펀트의 이온 주입에 의해 도핑된 웰 구조체(doped well structure)(607)가 형성될 수도 있다. 도핑된 웰 구조체(607)는, 플로팅 확산 영역(도 4b의 608)이 후속하여 형성될 세그먼트에서 횡방향 개구(lateral opening)를 가지고 광검출기의 p-n 접합 영역을 횡방향으로 둘러쌀 수도 있다. 도핑된 웰 구조체(607)에서의 제1 전도성 타입의 도펀트의 원자 농도는 1.0×1015/cm3에서부터 1.0×1018/cm3까지의 범위 내에 있을 수도 있지만, 더 작고 더 큰 원자 농도가 또한 사용될 수도 있다.
후속하여 형성될 수도 있는 다양한 반도체 디바이스 사이에서 그리고 그로부터 디바이스 분리를 제공하기 위해 얕은 트렌치 분리 구조체(620)가 형성될 수도 있다. 얕은 트렌치 분리 구조체(620) 중 하나는 도핑된 웰 구조체(607)의 상부 부분(upper portion)에 형성될 수도 있다. 얕은 트렌치 분리 구조체(620)는 서브픽셀 내의 다양한 컴포넌트 사이에서 및 그로부터의 전기적 분리를 제공하도록 형성될 수도 있다.
제2 전도성 타입의 도펀트는, 적어도 하나의 마스킹된 이온 주입 프로세스를 사용하여, 반도체 기판(500)의 전 표면(609)을 통해 주입될 수도 있다. 제2 전도성 타입은, p 타입 또는 n 타입일 수도 있는 제1 전도성 타입과 반대이다. 예를 들면, 제1 전도성 타입이 p 타입이면, 제2 전도성 타입은 n 타입이고, 그 반대도 마찬가지이다. 적어도 하나의 마스킹된 이온 주입 프로세스에 의해 제2 전도성 타입의 도핑을 갖는 다양한 도핑 영역이 형성될 수도 있다. 도 2a를 참조하면, 제2 전도성 타입의 포토다이오드 층(602)의 주변이 후속하여 형성되는 전송 게이트 전극(605)의 에지와 평면도에서 중첩하도록, 제2 전도성 타입의 포토다이오드 층(602)은 반도체 기판(500)의 전 표면(609) 아래에 형성될 수도 있다. 제2 전도성 타입의 포토다이오드 층(602)의 횡방향 범위(lateral extent)는, 후속하여 형성될 전송 게이트 전극의 일측으로 제한될 수도 있다. 따라서, 제2 전도성 타입의 포토다이오드 층(602)의 적어도 하나의 에지는, 전송 게이트 전극 및 플로팅 확산 영역이 후속하여 형성될 수도 있는 영역에 의해 얕은 트렌치 분리 구조체(620)로부터 횡방향으로 이격될 수도 있다.
제2 전도성 타입의 포토다이오드 층(602)을 형성하는 주입 프로세스 동안보다 더 높은 주입 에너지를 가지고 제2 전도성 타입의 도펀트를 주입하는 것에 의해, 도핑된 웰 구조체(607)의 저부 부분의 깊이에서 제2 전도성 타입의 포토다이오드 층(602) 아래에, 매립된 제2 전도성 타입의 포토다이오드 층(606)이 형성될 수도 있다. 매립된 제2 전도성 타입의 포토다이오드 층(606)은 도핑된 웰 구조체(607)로부터 안쪽으로 횡방향으로 오프셋될 수도 있다.
매립된 제2 전도성 타입의 포토다이오드 층(606)의 상부 부분은, 각각의 서브픽셀 내의 제2 전도성 타입의 포토다이오드 층(602)의 저부 부분에 인접할 수도 있다. 제2 전도성 타입의 포토다이오드 층(602)의 영역은, 각각의 서브픽셀 내의 기저의(underlying) 매립된 제2 전도성 타입의 포토다이오드 층(606)의 영역 내에 완전히 위치될 수도 있다. 하나의 실시형태에서, 매립된 제2 전도성 타입의 포토다이오드 층(606)은, 상부 제2 전도성 타입의 포토다이오드 서브 층(606A) 및 하부 제2 전도성 타입의 포토다이오드 서브 층(606B)과 같은 다수의 서브 층을 포함할 수도 있다. 매립된 제2 전도성 타입의 포토다이오드 층(606)의 다수의 서브 층은, 반도체 기판(500) 내의 상이한 깊이에서 제2 전도성 타입의 도펀트를 주입하는 다수의 이온 주입 프로세스에 의해 형성될 수도 있다.
하나의 실시형태에서, 매립된 제2 전도성 타입의 포토다이오드 층(606)의 상부 표면의 깊이는, 비록 더 작고 더 큰 깊이가 또한 사용될 수도 있지만, 400 nm에서부터 1,500 nm까지의 범위 내에 있을 수도 있다. 하나의 실시형태에서, 매립된 제2 전도성 타입의 포토다이오드 층(606)의 저부 표면의 깊이는, 비록 더 작고 더 큰 깊이가 또한 사용될 수도 있지만, 800 nm에서부터 2,500 nm까지의 범위 내에 있을 수도 있다.
매립된 제2 전도성 타입의 포토다이오드 층(606) 위에 놓이는 기판 반도체 층(601)의 주입되지 않은 부분(즉, 엘리먼트(611))은 제1 전도성 타입의 도핑을 가질 수도 있고, 전송 트랜지스터의 본체(body) 영역으로서 후속하여 사용될 수도 있다. 그와 같이, 매립된 제2 전도성 타입의 포토다이오드 층(606) 위에 놓이는 기판 반도체 층(601)의 주입되지 않은 부분은, 본원에서, 전송 트랜지스터 본체 영역(611)으로서 지칭된다. 하나의 실시형태에서, 매립된 제2 전도성 타입의 포토다이오드 층(606)은, 후속하여 형성될 수도 있는 전송 트랜지스터(630)와 동일한 횡방향 범위를 가질 수도 있고, 제2 전도성 타입의 포토다이오드 층(602) 및 전송 트랜지스터 본체 영역(611)의 조합을 둘러싸는 얕은 트렌치 분리 구조체(620)의 부분과 같은 공간을 차지할 수도 있다(coincide). 전송 트랜지스터 본체 영역(611)은 기판 반도체 층(601)의 일부이다.
일반적으로, 제1 전도성 타입의 도핑을 갖는 기판 반도체 층(601)을 포함하는 반도체 기판(500)이 제공되고, 제2 전도성 타입의 포토다이오드 층(602)이 제2 전도성 타입의 도펀트를 주입하는 것에 의해 기판 반도체 층(601) 내에 형성될 수도 있다. 제2 전도성 타입의 포토다이오드 층(602)은 광검출기의 광자 검출 영역인 p-n 접합 영역에서 기판 반도체 층(601)과 p-n 접합을 형성한다.
제1 예시적인 구조체의 도 2b의 영역 내의 예시된 부분은 단위 셀(unit cell; "UC")을 구성할 수도 있다. 단위 셀(UC)의 다수의 인스턴스는 2차원의 주기적 어레이에서 반복되어 도 1a 및 도 1b에서 예시되는 픽셀의 어레이(1000)를 제공할 수도 있다.
도 2a 및 도 2b를 다시 참조하고 본 개시의 한 양태에 따르면, 포토레지스트 층(도시되지 않음)이 반도체 기판(500)의 상부 표면 위에 도포될 수도 있고, 관통하는 불연속 개구를 형성하도록 리소그래피에 의해(lithographically) 패턴화될 수도 있다. 포토레지스트 층의 개구의 패턴은, 각각의 p-n 접합 영역 주위에 배열되는 적어도 하나의 개구를 포함하는데, 각각의 p-n 접합 영역은 전송 트랜지스터 본체 영역(611)과 제2 전도성 타입의 포토다이오드 층(602) 및 매립된 제2 전도성 타입 포토다이오드 층(606)의 조합 사이의 계면의 영역이다. 포토레지스트 층은 p-n 접합 영역을 정의하는 단일의 개구를 가질 수도 있거나, 또는 복수의 p-n 접합 영역을 정의하는 복수의 개구를 가질 수도 있다.
포토레지스트 층의 개구의 패턴을 기판 반도체 층(601)의 상부 부분으로 전사하기 위해 이방성 에칭 프로세스(anisotropic etch process)가 수행될 수도 있다. 적어도 하나의 트렌치(639)가 제1 예시적인 구조체의 각각의 단위 셀(UC) 내에 형성될 수도 있다. 각각의 트렌치(639)는, 기판 반도체 층(601)의 전측 수평 표면(front-side horizontal surface)(즉, 전 표면(609))으로부터 기판 반도체 층(601)의 후측 수평 표면(backside horizontal surface)(610)을 향해 수직으로 연장된다. 각각의 트렌치(639)는 각각의 제2 전도성 타입의 포토다이오드 층(602)에 인접하여 형성될 수도 있다.
하나의 실시형태에서, 각각의 트렌치(639)는 후속하여 형성될 플로팅 확산 영역(도 4b의 608)의 수직 두께보다 더 큰 깊이를 갖는다. 각각의 트렌치(639)의 저부 표면의 깊이는 제2 전도성 타입의 포토다이오드 층(602)의 상부 표면과 전송 트랜지스터 본체 영역(611) 사이의 p-n 접합보다 더 크다. 각각의 트렌치(639)의 저부 표면의 깊이는 매립된 제2 전도성 타입의 포토다이오드 층(606)의 깊이와 동일할 수도 있거나, 그보다 더 클 수도 있거나, 또는 그보다 더 작을 수도 있다. 예를 들면, 각각의 트렌치(639)의 저부 표면의 깊이는, 비록 더 작고 더 큰 깊이가 또한 사용될 수도 있지만, 600 nm에서부터 3,000 nm까지, 예컨대 800 nm에서부터 2,500 nm까지의 범위 내에 있을 수도 있다. 일반적으로, 각각의 트렌치(639)의 저부 표면의 깊이는, 그 안에 후속하여 형성될 전송 게이트 전극(630)이 후속하여 형성될 플로팅 확산 영역과 p-n 접합 사이에서 효과적인 채널 제어를 제공할 수도 있도록 선택될 수도 있다. 하나의 실시형태에서, 각각의 트렌치(639)의 저부 표면의 깊이는, 매립된 제2 전도성 타입의 포토다이오드 층(606)의 깊이 보다 더 클 수도 있다. 각각의 트렌치(639)의 저부 표면의 깊이는 이방성 에칭 프로세스 동안 포토레지스트 층이 완전히 소비되지 않도록 선택될 수도 있다. 다시 말하면, 각각의 트렌치(639)의 저부 표면의 깊이에 대한 최대치는, 포토레지스트 재료 소비에 기인하여, 기판 반도체 층(601)의 마스킹된 부분을 부수적으로 손상시키지 않으면서 기판 반도체 층(601)의 마스킹되지 않은 부분을 이방성적으로 에칭하는 능력에 의해 제한될 수도 있다.
하나의 실시형태에서, 각각의 트렌치(639)는, 각각의 제2 전도성 타입의 포토다이오드 층(602)을 횡방향으로 둘러싸는 해자 트렌치(moat trench)로서 형성될 수도 있다. 도 2a 및 도 2b에서 도시되는 바와 같이, 해자 트렌치는 트렌치 내부에 위치되는 영역을 둘러싸는 내주(inner periphery)를 갖는 트렌치를 지칭한다. 따라서, 해자 트렌치의 내주는 해자 트렌치의 횡방향 폭에 의해 해자 트렌치의 외주(outer periphery)로부터 횡방향으로 이격될 수도 있다. 각각의 트렌치(639)의 폭, 즉, 각각의 트렌치(639)의 내부 측벽과 외부 측벽 사이의 횡방향 거리는, 비록 더 작고 더 큰 폭이 또한 사용될 수도 있지만, 100 nm에서부터 600 nm까지의 범위 내에 있을 수도 있다. 하나의 실시형태에서, 각각의 트렌치(639)는, 반도체 기판(500)의 전 표면(609)으로부터 각각의 트렌치(639)의 저부 표면으로 수직으로 똑바로 연장되는 측벽을 포함할 수도 있다. 한 실시형태에서, 트렌치(639)는 임의의 계단형 표면이 없을 수도 있다. 포토레지스트 층은, 예를 들면, 애싱(ashing)에 의해, 후속하여 제거될 수도 있다. 도핑된 웰 구조체(607)가 각각의 단위 셀(UC) 내에 존재하는 실시형태에서, 도핑된 웰 구조체(607)는 트렌치(639)를 횡방향으로 포위하지(enclosing) 않으면서 트렌치(639)를 횡방향으로 둘러쌀 수도 있다. 도핑된 웰 구조체(607)의 갭은, 플로팅 확산 영역이 후속하여 형성될 영역 근위에 있는(proximal) 영역에 위치될 수도 있다.
도 3a 및 도 3b를 참조하면, 각각의 트렌치(639)의 저부 표면 및 측벽 상에 그리고 기판 반도체 층(601)의 전측 수평 표면(즉, 반도체 기판(500)의 전 표면(609)) 상에 게이트 유전체 층이 형성될 수도 있다. 게이트 유전체 층은 기술 분야에서 공지되어 있는 임의의 게이트 유전체 재료를 포함할 수도 있다. 예를 들면, 게이트 유전체 층은 실리콘 산화물(silicon oxide), 실리콘 산질화물(silicon oxynitride), 및/또는 유전체 금속 산화물(dielectric metal oxide)(예컨대, 알루미늄 산화물 및/또는 하프늄 산화물)을 포함할 수도 있다. 다른 적절한 유전체 재료가 본 개시의 고려된 범위 내에 있다. 게이트 유전체 층은 반도체 기판(500)의 반도체 재료의 물리적 노출된 표면 부분의 열 산화에 의해 및/또는 유전체 재료 층의 컨포멀 성막(conformal deposition)(예컨대 화학적 기상 증착 또는 원자 층 성막)에 의해 컨포멀 층으로서 형성될 수도 있다. 게이트 유전체 층의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 3 nm에서부터 12 nm까지의 범위 내에 있을 수도 있다.
게이트 전극 재료 층은, 각각의 트렌치(639) 내의 그리고 위의 게이트 유전체 층 상에 후속하여 형성될 수도 있다. 게이트 전극 재료 층은 적어도 하나의 게이트 전극 재료를 포함하는데, 게이트 전극 재료는, 강하게 도핑된 반도체 재료(예컨대 도핑된 폴리실리콘) 및/또는 금속성 게이트 재료 예컨대 금속성 질화물(metallic nitride)(예컨대 티타늄 질화물(titanium nitride)), 원소 금속, 또는 금속간 합금(intermetallic alloy)을 포함할 수도 있다. 게이트 전극 재료 층의 두께는, 각각의 단위 셀(UC)에서의 트렌치(639)의 전체 볼륨이 게이트 유전체 층과 게이트 전극 재료 층의 조합으로 채워지도록 선택될 수도 있다.
포토레지스트 층(도시되지 않음)이 게이트 전극 재료 층 위에 도포될 수도 있고, 게이트 전극이 후속하여 형성될 영역을 피복하도록 리소그래피에 의해 패턴화될 수도 있다. 포토레지스트 층의 패턴화된 부분에 의해 피복되는 영역은 각각의 트렌치(639)의 전체 영역을 포함한다. 하나의 실시형태에서, 단위 셀(UC) 내의 각각의 트렌치(639)는 내부 측벽 및 외부 측벽을 갖는 해자 트렌치일 수도 있고, 포토레지스트 층에 의해 피복되는 영역은 해자 트렌치의 전체 영역을 포함할 수도 있다. 게다가, 포토레지스트 층의 패턴화된 부분에 의해 피복되는 영역은, 감지 회로의 전계 효과 트랜지스터의 게이트 전극이 후속하여 형성될 영역을 포함할 수도 있다.
포토레지스트 층의 패턴을 게이트 전극 재료 층 및 게이트 유전체 층을 통해 전사하기 위해, 이방성 에칭이 수행될 수도 있다. 게이트 전극 층의 패턴화된 부분은 게이트 전극(605, 615)을 포함한다. 게이트 전극(605, 615)은, 트렌치(639)의 각각의 하나 내에, 또는 그 위에 형성되는 전송 게이트 전극(605), 및 감지 회로의 영역 내에 형성될 수도 있는 평면의 게이트 전극(615)을 포함한다. 게이트 유전체 층은 이방성 또는 등방성 에칭 프로세스를 사용하여 후속하여 패턴화되어 게이트 유전체(614)를 형성할 수도 있는데, 게이트 유전체(614)는, 전송 게이트 전극(605)의 각각의 하나 아래에 형성되며 감지 회로의 전계 효과 트랜지스터의 게이트 유전체인 평면의 게이트 유전체를 포함하는 전송 게이트 유전체(614T)를 포함한다. 일반적으로, 전송 게이트 유전체(614T)는, 게이트 전극 재료 층을 다양한 게이트 전극(605, 615)으로 패턴화한 이후, 게이트 유전체 층 밖으로 패턴화될 수도 있다.
하나의 실시형태에서, 각각의 전송 게이트 전극(605)은, 기판 반도체 층(601) 내에 형성될 수도 있으며 광검출기의 p-n 접합에 인접하여 위치될 수도 있는 하부 전송 게이트 전극 부분(605L)을 포함할 수도 있다. 하부 전송 게이트 전극 부분(605L)은 p-n 접합을 횡방향으로 둘러쌀 수도 있다. 하부 전송 게이트 전극 부분은 트렌치 내에 위치된다. 하나의 실시형태에서, 각각의 하부 전송 게이트 전극 부분(605L)은, 각각의 제2 전도성 타입의 포토다이오드 층(602)을 횡방향으로 둘러싸는 각각의 해자 트렌치 내에 위치될 수도 있다. 게다가, 각각의 전송 게이트 전극(605)은, 기판 반도체 층(601) 위에 형성되며 하부 전송 게이트 전극 부분(605L)보다 더 큰 횡방향 범위를 갖는 상부 전송 게이트 전극 부분(605U)을 포함한다. 구체적으로, 상부 전송 게이트 전극 부분(605U)의 주변 부분은 기저의 트렌치의 영역 외부에 위치될 수도 있고 반도체 기판(500)의 전 표면(609) 위에 놓일 수도 있다. 하나의 실시형태에서, 각각의 전송 게이트 전극(605)은 토러스(torus)에 대해 위상학적으로 위상 동형일(topologically homeomorphic) 수도 있다, 즉, 새로운 홀을 형성하거나 또는 현존하는 홀을 파괴하지 않고도 토러스의 형상으로 연속적으로 신장될 수도 있다.
도 4a 내지 도 4c를 참조하면, 마스킹된 이온 주입 프로세스가 수행되어 다양한 활성 영역(608, 612)을 형성할 수도 있는데, 다양한 활성 영역(608, 612)은, 감지 회로의 전계 효과 트랜지스터의 활성 영역(612) 및 플로팅 확산 영역(608)을 포함한다. 다양한 게이트 전극(605, 615)은 마스킹된 이온 주입 프로세스 동안 패턴화된 주입 마스크 층(예컨대, 리소그래피에 의해 패턴화된 포토레지스트 층) 외에 자체 정렬된 마스킹 구조체로서 사용될 수도 있다.
각각의 플로팅 확산 영역(608)은, 각각의 전송 게이트 전극(605)에 인접하는 기판 반도체 층(601)의 일부 내에 형성될 수도 있다. 각각의 전송 게이트 전극(605)은, 각각의 단위 셀(UC) 내에서 제2 전도성 타입의 포토다이오드 층(602)과 플로팅 확산 영역(608) 사이에 위치된다. 하나의 실시형태에서, 각각의 단위 셀(UC) 내의 플로팅 확산 영역(608)은, 제2 전도성 타입의 도펀트를, 트렌치(639) 위에 위치되는 상부 전송 게이트 전극 부분(605U)의 주변 영역 아래에 있는 기판 반도체 층(601)의 부분에 주입하는 것에 의해 형성될 수도 있다. 하나의 실시형태에서, 각각의 플로팅 확산 영역(608)은, 상부 전송 게이트 전극 부분(605U)의 주변 영역 아래에 있는 플로팅 확산 확장 영역(floating diffusion extension region)(608E) 및 트렌치(639)로부터 횡방향으로 이격되며 플로팅 확산 확장 영역(608E)의 측벽에 인접하는 깊은 플로팅 확산 영역(608D)을 포함할 수도 있다. 일반적으로, 상부 전송 게이트 전극 부분(605U)의 주변 영역은, 기판 반도체 층(601)의 전측 수평 표면(즉, 반도체 기판(500)의 전 표면(609))에 수직인 방향을 따르는 도면인 평면도에서, 플로팅 확산 영역(608)의 주변 영역과의 영역 중첩(area overlap)을 가질 수도 있다.
하나의 실시형태에서, 각각의 단위 셀(UC)에서의 트렌치(639)는 단위 셀(UC)에서의 플로팅 확산 영역(608)의 수직 두께보다 더 큰 깊이를 가질 수도 있다. 예를 들면, 플로팅 확산 영역(608)은, 비록 더 작고 더 큰 최대 깊이가 또한 사용될 수도 있지만, 100 nm에서부터 400 nm까지의 범위 내의 최대 깊이를 가질 수도 있다. 각각의 단위 셀(UC) 내의 전송 게이트 전극(605)은, 기판 반도체 층(601) 내에 형성되며 제2 전도성 타입의 포토다이오드 층(602)과 플로팅 확산 영역(608) 사이에 위치되는 하부 전송 게이트 전극 부분(605L)을 포함한다. 하나의 실시형태에서, 하부 전송 게이트 전극 부분(605L)은 내주 및 외주를 갖는 평면의 저부 표면을 포함한다. 평면의 저부 표면의 내주 및 외주는, 기판 반도체 층(601)의 전측 수평 표면으로부터 동일한 깊이에서 제2 전도성 타입의 포토다이오드 층(602)을 횡방향으로 둘러싸고 있다. 각각의 단위 셀(UC) 내의 제2 전도성 타입의 포토다이오드 층(602)과 플로팅 확산 영역(608) 사이의 전류 흐름은 단위 셀(UC) 내의 전송 게이트 전극(605)에 의해 제어될 수도 있다.
감지 회로는 각각의 단위 셀(UC) 내에 형성될 수도 있다. 감지 회로는, 전송 트랜지스터 본체 영역(611)과 제2 전도성 타입의 포토다이오드 층(602) 사이의 p-n 접합으로부터, 전송 게이트 전극(605) 주위의 반도체 채널을 통해 그리고 플로팅 확산 영역(608) 안으로 전송되는 전하의 양을 측정하도록 구성될 수도 있다.
서브픽셀의 각각의 영역 내의 반도체 기판(500) 상에 광검출기 회로가 형성될 수도 있다. 각각의 광검출기 회로는 전측 센서 컴포넌트(front side sensor component)(600)의 각각의 세트를 포함한다. 전측 센서 컴포넌트(600)는, 반도체 기판(500)의 전 표면(609) 상에 형성될 수도 있는, 또는 기판 반도체 층(601) 내에 형성될 수도 있는 이미지 센서의 모든 컴포넌트를 지칭한다. 각각의 광검출기 회로는 (전송 트랜지스터(630)를 포함하는) 광검출기 및 리셋 트랜지스터(640), 소스 팔로워 트랜지스터(source follower transistor)(650), 및 선택 트랜지스터(660)를 포함하는 감지 회로(640, 650, 660)를 포함할 수도 있다.
인터커넥트 레벨 유전체 층(interconnect-level dielectric layer)(670)이 반도체 기판(500)의 전 표면(609) 위에 형성될 수도 있고, 트랜지스터의 다양한 노드(630, 640, 650, 660)를 연결하는 금속 인터커넥트 구조체(680)가 각각의 서브픽셀 내에 형성될 수도 있다. 인터커넥트 레벨 유전체 층(670)은, 도핑되지 않은 실리케이트 유리(silicate glass), 도핑된 실리케이트 유리, 유기 실리케이트 유리(organosilicate glass), 다공성 유전체 재료, 또는 이들의 조합과 같은 각각의 유전체 재료를 포함할 수도 있다. 다양한 유전체 재료(예컨대, 실리콘 질화물(silicon nitride), 실리콘 산질화물, 실리콘 산화물 탄화물(silicon oxide carbide), 및/또는 유전체 금속 산화물)을 포함하는 유전체 라이너(dielectric liner)가 인터커넥트 레벨 유전체 층(670)에서, 옵션 사항으로(optionally), 사용될 수도 있다. 금속 인터커넥트 구조체(680)는 다양한 금속 비아 구조체(682) 및 다양한 금속 라인 구조체 아크를 포함할 수도 있다. 예를 들면, 플로팅 확산 영역(608)의 각각은, 금속 인터커넥트 구조체(680)의 서브세트에 의해, 각각의 소스 팔로워 트랜지스터(650)의 게이트 전극(615)에 연결될 수도 있다. 광검출기는 전송 트랜지스터(630)를 포함할 수도 있고, 추가적인 트랜지스터(640, 650, 660)를 포함하는 감지 회로에 연결될 수도 있다.
각각의 서브픽셀은 각각의 광검출기 회로를 포함할 수도 있는데, 각각의 광검출기 회로는, 단위 셀(UC)의 영역일 수도 있는 서브픽셀의 영역 내에 위치될 수도 있는 전측 센서 컴포넌트(600)의 서브세트를 포함한다. 서브픽셀의 세트는 픽셀에 대해 사용될 수도 있고, 픽셀의 어레이(1000)는 도 1a 또는 도 1b에서 예시되는 바와 같이, 또는 이미지 센서를 제공하기 위한 임의의 다른 적절한 어레이 구성으로 배열될 수도 있다. 각각의 서브픽셀은, 단일의 서브픽셀, 두 개의 서브픽셀, 또는 세 개 이상의 서브픽셀을 포함할 수도 있는 단일의 픽셀에 대해 전측 센서 컴포넌트(600)를 제공하기 위해 적어도 하나의 수평 방향을 따라 반복될 수도 있는 단위 셀(UC)을 포함할 수도 있다. 하나의 실시형태에서, 단위 셀(UC)의 다수의 인스턴스가 적어도 하나의 수평 방향을 따라 반복될 수도 있다. 예를 들면, 단위 셀(UC)은, 제1 수평 방향(hd1)을 따라 제1 주기성을 가지고 그리고 제2 수평 방향(hd2)을 따라 제2 주기성을 가지고 복제되는 단위 셀(UC)의 이차원 어레이로서 반복될 수도 있다. 도 1a 및 도 1b를 참조하여 상기에서 논의되는 바와 같이, 2차원 어레이는 직사각형 어레이 또는 육각형 어레이일 수도 있다. 그와 같이, 제2 수평 방향(hd2)은 제1 수평 방향(hd1)에 수직일 수도 있거나, 또는 수직이 아닐 수도 있다.
도 5를 참조하면, 본 개시의 제2 실시형태에 따른 제2 예시적인 구조체(595)는, 제1 예시적인 구조체에서 각각의 트렌치(639)의 저부 표면에 수직 단차(vertical step)를 도입하는 것에 의해 도 4a 내지 도 4c의 프로세싱 단계에서 예시되는 제1 예시적인 구조체로부터 유도될 수도 있다. 일반적으로, 제2 예시적인 구조체를 형성하기 위한 프로세싱 단계는, 트렌치(639)를 형성하기 위한 프로세싱 단계가 제1 깊이(d1)를 갖는 각각의 트렌치(639)의 제1 세그먼트 및 제2 깊이(d2)를 갖는 각각의 트렌치(639)의 제2 세그먼트를 형성하도록 수정될 수도 있다는 점을 제외하면, 제1 예시적인 구조체를 형성하기 위한 프로세싱 단계와 동일할 수도 있다. 도 5의 제2 예시적인 구조체의 트렌치(639)를 형성하기 위해 두 개의 리소그래피 패턴화 프로세스 및 두 개의 이방성 에칭 프로세스가 사용될 수도 있다. 제1 깊이(d1)는, 비록 더 작고 더 큰 깊이가 또한 사용될 수도 있지만, 600 nm에서부터 3,000 nm까지, 예컨대 800 nm에서부터 2,500 nm까지의 범위 내에 있을 수도 있다. 제2 깊이(d2)는, 비록 더 작고 더 큰 범위가 또한 사용될 수도 있지만, 제1 깊이(d1)의 15 %에서부터 85 %까지, 예컨대 30 %에서부터 70 %까지의 범위 내에 있을 수도 있다. 하나의 실시형태에서, 제1 깊이(d1)를 갖는 제1 세그먼트 및 제2 깊이(d2)를 갖는 제2 세그먼트는 각각의 트렌치(639)의 길이 방향의 수평 방향을 따라 교대할 수도 있다. 각각의 트렌치(639)에는 성곽형(castellate) 저부 표면(즉, 총안이 있는 성가퀴(battlement)를 갖는 성을 닮은 오목부의 패턴을 가짐)이 제공될 수도 있다. 제1 깊이(d1)에 있는 각각의 저부 표면 세그먼트는 트렌치(639)의 실질적으로 수직의 또는 수직의 인터커넥트용 측벽(interconnecting sidewall)에 의해 제2 깊이(d2)에 있는 인접한 저부 표면 세그먼트에 연결될 수도 있다. 그러한 실시형태에서, 하부 전송 게이트 전극 부분(605L)은, 하부 전송 게이트 전극 부분(605L)의 수직 측벽에 의해 서로에게 인접하는 다수의 저부 표면 세그먼트를 갖는 성곽형 저부 영역을 포함할 수도 있다. 제2 깊이(d2)를 갖는 트렌치(639)의 각각의 세그먼트는, 포토다이오드 영역으로부터 플로팅 확산 영역(608)으로의 전하 전송 동작 동안 제1 깊이(d1)를 갖는 트렌치(639)의 세그먼트보다 짧은 전류 경로를 제공할 수도 있다.
도 6a 및 도 6b를 참조하면, 본 개시의 제3 실시형태에 따른 제3 예시적인 구조체의 제1 구성(695) 및 제2 구성(696)이 각각 도시되어 있다. 제3 예시적인 구조체는, 각각의 단위 셀(UC)에서 제2 전도성 타입의 포토다이오드 층(602)의 주변을 따라 복수의 트렌치(639)를 형성하는 것에 의해 제1 예시적인 구조체로부터 유도될 수도 있다. 게다가, 제1 예시적인 구조체의 단일의 전송 게이트 전극(605) 대신 제3 예시적인 구조체에 복수의 전송 게이트 전극(605)이 형성될 수도 있다. 각각의 전송 게이트 전극(605)은 각각의 트렌치(639) 내에 위치되는 각각의 하부 전송 게이트 전극 부분을 포함할 수도 있다. 전송 게이트 전극(605)을 전기적으로 바이어싱시키기 위해 전송 게이트 전극(605)의 각각 상에 금속 비아 구조체(682)가 형성될 수도 있다. 동일한 단위 셀(UC) 내의 전송 게이트 전극(605)은 서로 전기적으로 연결될 수도 있다.
일반적으로, 제3 예시적인 구조체는, 토러스에 대해 위상학적으로 위상 동형이 아니도록, 그리고 다수의 별개의 부분으로서 형성되도록 제1 예시적인 구조체의 전송 게이트 전극(605)을 수정하는 것에 의해 제1 예시적인 구조체로부터 유도될 수도 있다. 따라서, 각각의 제3 예시적인 구조체는, 기판 반도체 층(601) 내에 위치되는 전송 게이트 전극(605) 외에, 적어도 하나의 추가적인 전송 게이트 전극(605)을 포함할 수도 있다. 전송 게이트 전극(605) 및 적어도 하나의 추가적인 전송 게이트 전극(605)(즉, 복수의 전송 게이트 전극(605))은 제2 전도성 타입의 포토다이오드 층(602)의 주변 주위에 위치될 수도 있고, 횡방향으로 서로로부터 떨어져 이격될 수도 있다. 얕은 트렌치 분리 구조체(620)는 전송 게이트 전극(605)의 각각의 이웃하는 쌍의 사이에 존재할 수도 있다.
도 7a 및 도 7b를 참조하면, 본 개시의 제4 실시형태에 따른 제4 예시적인 구조체의 제1 구성(795) 및 제2 구성(796)이 각각 도시되어 있다. 제4 예시적인 구조체의 제1 구성은, 각각의 단위 셀(UC)에서 제2 전도성 타입의 포토다이오드 층(602)의 주변을 따라 (도 7a에서 도시되는 바와 같이) 토러스에 대해 위상학적으로 위상 동형일 수도 있는 전송 게이트 전극(605)을 갖는 트렌치(639) 및 복수의 플로팅 확산 영역(608)을 형성하는 것에 의해, 제1 예시적인 구조체로부터 유도될 수도 있다. 제4 예시적인 구조체의 제2 구성은, 각각의 단위 셀(UC)에서 제2 전도성 타입의 포토다이오드 층(602)의 주변을 따라 (도 7b에서 도시되는 바와 같이) 복수의 플로팅 확산 영역(608) 및 복수의 트렌치(639)를 형성하는 것에 의해, 제1 예시적인 구조체로부터 유도될 수도 있다. 복수의 플로팅 확산 영역(608)의 각각은 횡방향으로 서로로부터 이격될 수도 있고, 복수의 전송 게이트 전극(605)의 각각의 하나에 의해 제2 전도성 타입의 포토다이오드 층(602)으로부터 횡방향으로 이격될 수도 있다.
복수의 전송 게이트 전극(605)의 각각은 기판 반도체 층(601) 내에 위치될 수도 있다. 하나의 실시형태에서, 복수의 전송 게이트 전극(605)(예컨대, 전송 게이트 전극(605a) 및 적어도 하나의 추가적인 전송 게이트 전극(605b, 605c, 605d))은, 제2 전도성 타입의 포토다이오드 층(602)의 주변 주위에서 기판 반도체 층(601) 내에 위치될 수도 있고, 횡방향으로 서로로부터 떨어져 이격된다. 복수의 플로팅 확산 영역(608)(예컨대, 플로팅 확산 영역(608a) 및 적어도 하나의 추가적인 플로팅 확산 영역(608b, 608c, 608d))은 제2 전도성 타입의 포토다이오드 층(602)으로부터 횡방향으로 이격될 수도 있고, 횡방향으로 제2 전도성 타입의 포토다이오드 층(602)을 둘러쌀 수도 있다. 복수의 전송 게이트 전극(605)(즉, 전송 게이트 전극(605a) 및 적어도 하나의 추가적인 전송 게이트 전극(605b, 605c, 605d))의 각각은 제2 전도성 타입의 포토다이오드 층(602)과 복수의 플로팅 확산 영역(608)(즉, 플로팅 확산 영역(608a) 및 적어도 하나의 추가적인 플로팅 확산 영역(608b, 608c, 608d))의 각각의 하나 사이에 위치될 수도 있다. 하나의 실시형태에서, 복수의 플로팅 확산 영역(608)은 금속 인터커넥트 구조체(680)의 서브세트를 통해 서로 전기적으로 연결(즉, 전기적으로 단락)될 수도 있다. 추가적으로 또는 대안적으로, 복수의 전송 게이트 전극(605)은 금속 인터커넥트 구조체(680)의 다른 서브세트를 통해 서로 전기적으로 연결될 수도 있다.
도 8a 및 도 8b를 참조하면, 본 개시의 제5 실시형태에 따른 제5 예시적인 구조체의 제1 구성(895) 및 제2 구성(896)이 각각 도시되어 있다. 제5 예시적인 구조체는 트렌치(639)의 형성 동안 적어도 하나의 계단형 측벽(stepped sidewall)을 형성하는 것에 의해 제1 예시적인 구조체로부터 유도될 수도 있다. 트렌치(639)의 계단형 측벽은, 예를 들면, 각각의 트렌치(639)가 후속하여 형성될 폭이 좁은 개구를 포토레지스트 층에서 형성하는 것에 의해, 포토레지스트 층에서의 폭이 좁은 개구의 패턴을 기판 반도체 층(601)의 상부 부분 안으로 전사하는 제1 이방성 에칭 단계를 수행하는 것에 의해, 각각의 폭이 좁은 개구가 폭이 더 넓은 개구로 변환되도록 포토레지스트 층을 트리밍하는 것에 의해, 그리고 기판 반도체 층(601)에서 기존의 트렌치를 깊어지게 하면서, 폭이 넓어진 개구의 패턴을 기판 반도체 층(601)의 상부 부분 안으로 전사하는 제2 이방성 에칭 프로세스를 수행하는 것에 의해 형성될 수도 있다. 포토레지스트 트리밍 프로세스의 총 수는 트렌치(639)의 측벽에서 수평 단차(horizontal step)가 형성되는 레벨의 수와 동일할 수도 있다.
제5 예시적인 구조체에서, 단위 셀(UC) 내의 각각의 하부 전송 게이트 전극 부분(605)은, 하부 전송 게이트 전극 부분(605)의 폭이 기판 반도체 층(601)의 전측 수평 상부 표면으로부터의(즉, 반도체 기판(500)의 전 표면(609)으로부터의) 수직 거리와 함께 적어도 한 번 단계적으로 감소되는 수직 단면 프로파일을 가질 수도 있다. 도 8a는 하나의 포토레지스트 트리밍 프로세스 및 두 개의 이방성 에칭 단계가 트렌치(639)를 형성하기 위해 사용되는 구성을 예시한다. 도 8b는 세 개의 포토레지스트 트리밍 프로세스 및 네 개의 이방성 에칭 프로세스가 트렌치(639)를 형성하기 위해 사용되는 구성을 예시한다. 일반적으로, 적어도 하나의 계단형 측벽을 갖는 트렌치 및 수직 측벽을 연결하는 적어도 하나의 수평 단차를 갖는 측벽을 갖는 전송 게이트 전극(605)을 형성하기 위해, 적어도 하나의 포토레지스트 트리밍 프로세스 및 적어도 두 개의 이방성 에칭 프로세스가 사용될 수도 있다.
다른 실시형태(도시되지 않음)에서, 트렌치(639)의 측벽은 수평 단차 대신 테이퍼 각도(taper angle)를 가지고 형성될 수도 있다. 이 실시형태에서, 트렌치(639)를 형성하는 이방성 에칭 프로세스의 에칭 화학 재료(etch chemistry)는, 트렌치(639)에 대한 테이퍼형 측벽의 형성을 용이하게 하기 위해 이방성 에칭 프로세스 동안 폴리머 코팅이 일시적으로 형성되도록 선택될 수도 있다.
도 9를 참조하면, 본 개시의 제6 실시형태에 따른 제6 예시적인 구조체(995)는, 도핑된 웰 구조체(607)의 형성을 생략하는 것에 의해, 도 8a 및 도 8b에서 예시되는 본 개시의 제1 내지 제5 예시적인 구조체 중 임의의 것으로부터 유도될 수도 있다.
도 10을 참조하면, 본 개시의 제7 실시형태에 따른 제7 예시적인 구조체(1095)는, 도핑된 웰 구조체(607) 영역에서 얕은 트렌치 분리 구조체(620)를 형성하지 않는 것에 의해, 도 8a 및 도 8b에서 예시되는 본 개시의 제1 내지 제5 예시적인 구조체 중 임의의 것으로부터 유도될 수도 있다.
도 11을 참조하면, 추가적인 인터커넥트 레벨 유전체 층(670) 및 추가적인 금속 인터커넥트 구조체(680)가 반도체 기판(500)의 전측 상에 형성될 수도 있다. 반도체 기판(500)의 어셈블리의 전 표면(609), 인터커넥트 레벨 유전체 층(670), 및 그 안에 형성되는 구조체는 캐리어 기판(690)에 본딩될 수도 있다. 캐리어 기판(690)은 반도체 기판(500) 및 인터커넥트 레벨 유전체 층(670)의 어셈블리에 일시적으로 부착되어 반도체 기판(500)의 후속하는 박형화를 제공하고, 박형화된 반도체 기판(510) 및 인터커넥트 레벨 유전체 층(670)의 어셈블리의 후속하는 핸들링을 제공할 수도 있다. 캐리어 기판(690)은 반도체 재료, 절연성 재료 또는 금속성 재료를 포함할 수도 있고, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 300 마이크론에서부터 1 mm까지의 범위 내의 두께를 가질 수도 있다.
캐리어 기판(690)을 인터커넥트 레벨 유전체 층(670)의 전측에 본딩하기 위해 임의의 적절한 본딩 방법이 사용될 수도 있다. 캐리어 기판(690)을 인터커넥트 레벨 유전체 층(670)에 본딩하기 위해 사용될 수도 있는 예시적인 본딩 방법은, 산화물 대 산화물 본딩, 산화물 대 반도체 본딩, 융합 본딩, 하이브리드 본딩, 양극 본딩(anodic bonding), 직접 본딩, 다른 적절한 본딩 프로세스, 및/또는 이들의 조합을 포함하지만, 그러나 이들로 제한되지는 않는다. 옵션 사항으로, 인터커넥트 레벨 유전체 층(670)과 캐리어 기판(690) 사이의 본딩을 제공하기 위해, 중간 본딩 재료(예를 들면, 실리콘 산화물, 실리콘 질화물, 또는 반도체 재료)를 포함하는 본딩 버퍼 층(689)이 사용될 수도 있다.
도 12를 참조하면, 반도체 기판(500)의 후측(610)은, 예를 들면, 연삭, 연마, 등방성 에칭 프로세스, 및/또는 이방성 에칭 프로세스에 의해 박형화될 수도 있다. 캐리어 기판(690)은 박형화 프로세스 동안 반도체 기판(500)에 기계적 지지를 제공할 수도 있다. 하나의 실시형태에서, 반도체 기판(500)은, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 1 미크론에서부터 12 미크론까지, 예컨대 1.5 미크론에서부터 8 미크론까지의 범위 내의 두께로 박형화될 수도 있다. 박형화 프로세스 이후 박형화된 그대로의 반도체 기판(500)은 본원에서 박형화된 반도체 기판(510), 또는 반도체 기판(510)으로 지칭된다. 박형화된 반도체 기판(510)의 두께는 박형화된 반도체 기판(510)의 후측 상에 후속하여 형성될 딥 트렌치(deep trench)의 최대 깊이에 의해 결정될 수도 있다. 하나의 실시형태에서, 박형화된 반도체 기판(510)의 두께는, 반도체 기판(510)의 후측 상에 후속하여 형성될 딥 트렌치가 얕은 트렌치 분리 구조체(620) 근위의 표면에 도달하도록 선택될 수도 있다. 박형화된 반도체 기판(510)의 후측 표면(610)은 박형화된 반도체 기판(510)의 전 표면(609)에 평행한 평면의 수평 표면을 제공하도록 연마될 수도 있다. 예시적인 구조체는 추가적인 프로세싱을 위해 후속하여 거꾸로 뒤집어 질 수도 있다.
도 13을 참조하면, 포토레지스트 층(도시되지 않음)이 박형화된 반도체 기판(510)의 후측 표면(610) 위에 도포될 수도 있고, 아래에 위치되는 얕은 트렌치 분리 구조체(620)의 패턴을 일반적으로 복제하는 개구를 형성하도록 리소그래피에 의해 패턴화될 수도 있다. 반도체 기판(510)의 마스킹되지 않은 부분은 이방성 에칭 프로세스를 수행하는 것에 의해 에칭될 수도 있는데, 이방성 에칭 프로세스는 포토레지스트 층의 개구의 패턴을 반도체 기판(510)으로 전사한다. 딥 트렌치의 깊이는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 1 미크론에서부터 10 미크론까지, 예컨대 1.5 미크론에서부터 8 미크론까지의 범위 내에 있을 수도 있다. 반도체 기판(510)에는 딥 트렌치가 형성될 수도 있다. 포토레지스트 층은, 예를 들면, 애싱에 의해, 후속하여 제거될 수도 있다.
실리콘 산화물과 같은 적어도 하나의 유전체 재료가 딥 트렌치에 성막될 수도 있다. 박형화된 반도체 기판(510)의 후측 표면(610) 위에 놓이는 적어도 하나의 유전체 재료의 초과 부분은 평탄화 프로세스에 의해 제거될 수도 있다. 평탄화 프로세스는 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스 및/또는 리세스 에칭 프로세스를 포함할 수도 있다. 딥 트렌치를 충전하는 적어도 하나의 유전체 재료의 나머지 부분은 딥 트렌치 분리 구조체(720)를 포함한다.
딥 트렌치 분리 구조체(720)는 서브픽셀(800)에 대한 영역을 정의할 수도 있다. 각각의 서브픽셀(800)은 각각의 서브픽셀 영역 내에 위치될 수도 있는데, 각각의 서브픽셀 영역은 픽셀의 영역 내에, 즉 픽셀 영역 내에 위치된다. 예를 들면, 픽셀의 영역은 제1 서브픽셀(801)의 영역, 제2 서브픽셀(802)의 영역, 및 제3 서브픽셀(803)의 영역을 포함할 수도 있다. 예시적인 예에서, 제1 서브픽셀(801)은, 녹색 광을 검출하도록 구성되는 광검출기를 포함하는 영역에서 형성될 수도 있고, 제2 서브픽셀(802)은 적색광을 검출하도록 구성되는 광검출기를 포함하는 영역에서 형성될 수도 있으며, 제3 서브픽셀(803) 청색광을 검출하도록 구성되는 광검출기를 포함하는 영역에서 형성될 수도 있다. 각각의 서브픽셀(800)은, 딥 트렌치의 연결된 세트에 의해 횡방향으로 포위되는 반도체 기판(510)의 패턴화된 기둥 부분을 포함하는 볼륨을 포함할 수도 있다. 픽셀의 픽셀 영역은, 픽셀 내에 포함되는 서브픽셀(800)의 세트에 대한 모든 서브픽셀 영역을 포함한다.
도 14를 참조하면, 반도체 기판(510)의 후측 표면(610) 위에, 옵션 사항인 반사 방지 코팅(ARC) 층(732), 광학 버퍼 층(734), 유전체 그리드 재료 층(742L), 및 금속성 반사 재료 층(744L)이 순차적으로 성막될 수도 있다.
옵션 사항인 ARC 층(732)은, 반도체 기판(510)의 반도체 재료와 위에 놓이는 재료 층, 즉 광학 버퍼 층(734) 사이의 반사를 감소시키는 반사 방지 코팅 재료를 포함한다. 옵션 사항인 ARC 층(732)은, 만약 존재한다면, 반도체 기판(510)의 반도체 재료의 굴절률과 광학 버퍼 층(734)의 굴절률 사이에 있는 굴절률을 가질 수도 있다. 옵션 사항인 ARC 층(732)은 단일의 재료 층 또는 점진적으로 변화하는 굴절률을 갖는 다수의 층의 층 스택을 포함할 수도 있다. 옵션 사항인 ARC 층(732)은 광학적으로 투명한 재료를 포함하고, 반도체 재료, 절연성 재료, 전도성 재료, 및/또는 폴리머 재료를 포함할 수도 있다. ARC 층(732)은, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 50 nm에서부터 300 nm까지의 범위 내의 두께를 가질 수도 있다.
광학 버퍼 층(734)은 반도체 재료(예컨대 실리콘, 게르마늄, 실리콘-게르마늄 합금, 또는 III-V족 화합물 반도체 재료) 또는 유전체 재료(예컨대 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 유전체 금속 산화물(예를 들면, 알루미늄 산화물))를 포함한다. 광학 버퍼 층(734)은 후속하는 이방성 에칭 프로세스 동안 높은 종횡비를 갖는 트렌치의 형성에 이바지하는 재료를 포함한다. 광학 버퍼 층(734)은, 반도체 기판(510)의 후측 표면(610)에 평행한 두 개의 수평 표면을 갖는 패턴화되지 않은(블랭킷) 재료 층으로서 형성될 수도 있다. 광학 버퍼 층(734)의 원위 표면(distal surface)은, 반도체 기판(510)으로부터 더욱 원위에 있는(distal) 광학 버퍼 층(734)의 두 개의 수평 표면 중 하나, 즉 광학 버퍼 층(734)의 상부 표면이다.
유전체 그리드 재료 층(742L)은, 실리콘 산화물, 다공성 유전체 재료, 폴리이미드, 또는 다른 유전체 재료와 같은 유전체 재료를 포함할 수도 있다. 유전체 그리드 재료 층의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 50 nm에서부터 500 nm까지의 범위 내에 있을 수도 있다. 금속성 반사 재료 층(744L)은, 높은 반사율을 제공할 수도 있는 금속성 재료를 포함할 수도 있다. 예를 들면, 금속성 반사 재료 층(744L)은, 은, 알루미늄, 구리, 금, 또는 임의의 다른 고도로 반사성의 금속성 재료를 포함할 수도 있다. 금속성 반사 재료 층(744L)의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 50 nm에서부터 500 nm까지의 범위 내에 있을 수도 있다.
포토레지스트 층(747)은 금속성 반사 재료 층(744L) 위에 도포될 수도 있고, 제2 전도성 타입의 포토다이오드 층(602)의 영역 내에서, 즉, 제2 전도성 타입의 포토다이오드 층(602)과 도핑된 웰 구조체(607) 사이에서 각각의 p-n 접합을 포함하는 광검출기의 영역 내에서 개구를 형성하도록 리소그래피에 의해 패턴화될 수도 있다. 감지 회로의 트랜지스터(예컨대, 리셋 트랜지스터(640), 소스 팔로워 트랜지스터(650) 및 선택 트랜지스터(660))의 영역은 포토레지스트 층(747)에 의해 피복될 수도 있거나, 또는 피복되지 않을 수도 있다.
도 15a 및 도 15b를 참조하면, 포토레지스트 층(747)의 패턴화된 부분에 의해 마스킹되지 않은 유전체 그리드 재료 층(742L) 및 금속성 반사 재료 층(744L)의 부분은, 이들을 관통하여 개구를 형성하도록 에칭될 수도 있다. 유전체 그리드 재료 층(742L)의 나머지 부분은 유전체 그리드 구조체(742)를 형성하고, 금속성 반사 재료 층(744L)의 나머지 부분은 금속성 그리드 구조체(744)를 형성한다. 유전체 그리드 구조체(742) 및 금속성 그리드 구조체(744)의 스택은 그리드 구조체(740)를 구성하는데, 이것은 또한 복합 그리드 구조체로도 지칭된다.
그리드 구조체(740)는 제2 전도성 타입의 포토다이오드 층(602)의 주변 위에 놓일 수도 있고, 각각의 서브픽셀(800) 내에 위치되는 각각의 광검출기에 대한 광 수집 영역을 정의할 수도 있다. 픽셀(900)은 상이한 파장에서 광을 검출하도록 구성되는 서브픽셀(800)의 세트(801, 802, 803)를 포함할 수도 있다. 각각의 픽셀(900)은, 서브픽셀(800)의 세트를 포함하는 각각의 픽셀 영역 내에 위치될 수도 있다. 예를 들면, 픽셀(900)은 제1 서브픽셀(801)의 적어도 하나의 인스턴스, 제2 서브픽셀(802)의 적어도 하나의 인스턴스, 및 제3 서브픽셀(803)의 적어도 하나의 인스턴스를 포함할 수도 있다. 예시된 예에서, 픽셀은, 제1 서브픽셀 영역에 위치되는 제1 서브픽셀(801)(예를 들면, 녹색 서브픽셀), 두 개의 제2 서브픽셀 영역에 위치되는 두 개의 제2 서브픽셀(802)(예컨대, 두 개의 적색 서브픽셀), 및 제3 서브픽셀(803) 영역에 위치되는 제3 서브픽셀(803)(예컨대 청색 서브픽셀)을 포함할 수도 있다. 일반적으로, 픽셀(900)은 상이한 파장 범위에서 광을 검출하도록 구성되는 적어도 두 개의 타입의 서브픽셀(800)의 다양한 조합을 포함할 수도 있다. 대안적으로, 이미지 센서는 단일의 타입의 서브픽셀(800)을 포함하는 단색 이미지 센서일 수도 있다. 그러한 실시형태에서, 각각의 픽셀(900)은 단일의 서브픽셀(800)만을 포함할 수도 있다.
일반적으로, 그리드 구조체(740)는 반사성 측벽을 갖는 적어도 금속성 그리드 구조체(744)를 포함한다. 그리드 구조체(740)는 반사성 측벽을 갖는 금속성 그리드 구조체(744) 및 유전체 그리드 구조체(742)의 수직 스택을 포함하는 복합 그리드 구조체를 포함할 수도 있다. 그리드 구조체(740)는 광학 버퍼 층(734)의 원위 표면 위에 형성될 수도 있다. 그리드 구조체(740)는 전송 트랜지스터(630)를 포함하는 광검출기의 각각의 하나 위에 놓이는 개구를 포함한다. 그리드 구조체의 저부 표면에 의해 접촉되는 광학 버퍼 층(734)의 원위 표면 부분은 광학 버퍼 층(734)의 원위 표면의 평면의 원위 표면 부분이다. 그리드 구조체(740)와 접촉하지 않는 광학 버퍼 층(734)의 원위 표면의 부분은, 그리드 구조체를 패턴화하는 이방성 에칭 프로세스 동안 그리드 구조체의 저부 표면을 포함하는 수평 표면에 대해 부수적으로 수직으로 리세스될 수도 있다.
그리드 구조체(740)는 각각의 서브픽셀(800)을 검출기 영역 및 감지 회로 영역으로 분할할 수도 있다. 예를 들면, 제1 서브픽셀(801)은, 제1 서브픽셀(801)의 제2 전도성 타입의 포토다이오드 층(602) 위에 놓이는 제1 검출기 영역(801D), 및 제1 서브픽셀(801)의 감지 회로(640, 650, 660) 위에 놓이는 제1 감지 회로 영역(801S)을 포함할 수도 있다. 제2 서브픽셀(802)은, 제2 서브픽셀(802)의 제2 전도성 타입의 포토다이오드 층(602) 위에 놓이는 제2 검출기 영역(802D), 및 제2 서브픽셀(802)의 감지 회로(640, 650, 660) 위에 놓이는 제2 감지 회로 영역(802S)을 포함할 수도 있다. 제3 서브픽셀(803)은 제3 서브픽셀(803)의 제2 전도성 타입의 포토다이오드 층(602) 위에 놓이는 제3 검출기 영역(803D) 및 제3 서브픽셀(803)의 감지 회로(640, 650, 660) 위에 놓이는 제3 감지 회로 영역(803S)을 포함할 수도 있다. 일반적으로, 픽셀(900) 내의 모든 서브픽셀(800)의 세트는, 픽셀(900)의 어레이(1000) 내에서 픽셀(900)의 주기적 반복에 이바지하는 임의의 패턴으로 배열될 수도 있다.
도 16을 참조하면, 평면의 상부 표면을 갖는 광학적으로 투명한 층(770)이 그리드 구조체(740) 위에 형성될 수도 있다. 광학적으로 투명한 층(770)은 유동성 산화물(flowable oxide; FOX)과 같은 자기 평탄화 유전체 재료를 성막하는 것에 의해 형성될 수도 있다. 대안적으로, 투명 유전체 재료는 성막될 수도 있고, 광학적으로 투명한 층(770)을 제공하기 위해, 예를 들면, 화학적 기계적 평탄화에 의해 평탄화될 수도 있다.
광학적으로 투명한 층(770)은 그리드 구조체(740) 내의 개구를 통해 수직으로 연장되고, 제1 굴절률과는 상이한 제2 굴절률을 갖는다. 광학적으로 투명한 층(770)은 광학 버퍼 층(734) 상에 형성될 수도 있다.
다양한 컬러 필터링 재료가 광학적으로 투명한 층(770) 위에 도포될 수도 있고, 다양한 컬러 필터(780)를 형성하도록 패턴화될 수도 있다. 컬러 필터(780)는 제1 서브픽셀(801)의 영역 내에 형성되는 제1 타입 컬러 필터(781), 제2 서브픽셀(802)의 영역 내에 형성되는 제2 타입 컬러 필터(782), 및 제3 서브픽셀(803)의 영역 내에 형성되는 제3 타입 컬러 필터(783)를 포함할 수도 있다. 각각의 컬러 필터링 재료의 조성은, 목표 파장 범위 내의 광이 컬러 필터링 재료를 통과하도록, 한편, 목표 파장 범위 밖의 광이 컬러 필터링 재료에 의해 흡수되도록 선택될 수도 있다.
광학 렌즈(790)는, 컬러 필터(780) 위에 광학적으로 투명한 재료를 도포하는 것에 의해 그리고 광학적으로 투명한 재료를 그리드 구조체(740) 내의 기저의 개구의 각각의 하나 상에 중심을 두는 볼록한 표면을 갖는 재료 부분으로 패턴화하는 것에 의해, 컬러 필터(780) 위에 형성될 수도 있다.
옵션 사항인 ARC 층(732), 옵션 사항인 버퍼 층(734), 그리드 구조체(740), 및 서브픽셀(800) 내에 위치되는 광학적으로 투명한 층(770), 위에 놓이는 컬러 필터(780), 및 위에 놓이는 광학 렌즈(790)의 일부의 각각의 조합은, 각각의 광검출기 상으로의 광을 필터링하고 포커싱하도록 구성되는 광학기기 어셈블리(optics assembly)를 구성한다.
도 17을 참조하면, 캐리어 기판(690) 및 본딩 버퍼 층(689)은 (만약 존재한다면) 인터커넥트 레벨 유전체 층(670)으로부터 분리될 수도 있다. 반도체 기판(510) 및 그 상의 디바이스 구조체는, 반도체 기판(510)으로부터 캐리어 기판(690)을 분리하기 이전에, 또는 이후에, 별개의 이미지 센서로 개별화될 수도 있다.
일반적으로, 픽셀의 어레이(1000)는 반도체 기판(510) 상에 형성될 수도 있다. 픽셀의 어레이(1000) 내의 각각의 픽셀은 적어도 하나의 서브픽셀을 포함하고, 각각의 서브픽셀은 반도체 기판(510)의 전 표면(609) 상에 위치되는 각각의 감지 회로(640, 650, 660) 및 각각의 광검출기(전송 트랜지스터(630)를 포함함)를 포함한다.
도 18을 참조하면, 본 개시의 한 실시형태에 따른 광검출기 회로에 대한 회로 개략도가 예시되어 있다. 광검출기 회로의 구성은 전송 트랜지스터(630) 및 전계 효과 트랜지스터(640, 650, 660)의 인터커넥트된 어셈블리를 포함한다. 전송 트랜지스터(630)는, 제2 전도성 타입의 포토다이오드 층(602)과 매립된 제2 전도성 타입의 포토다이오드 층(606)의 조합과 제1 전도성 타입의 도핑을 갖는 기판 반도체 층(601) 사이에서 p-n 접합을 포함할 수도 있다. 기판 반도체 층(601), 매립된 제2 전도성 타입의 포토다이오드 층(606), 제2 전도성 타입의 포토다이오드 층(602), 및 제1 전도성 타입 피닝층(pinning layer)(603)의 세트는 포토다이오드("PD"로서 라벨링됨)로서 기능한다. 제2 전도성 타입의 포토다이오드 층(602)은 전송 트랜지스터(630)의 소스 영역으로서 기능한다.
플로팅 확산 영역(608)("FD"로서 라벨링됨)은 전송 트랜지스터(630)의 드레인 영역으로서 기능한다. 전송 게이트 전극(605)("TG"로서 라벨링됨)은, 전송 게이트 전극(605) 아래에 있는 반도체 채널을 통해 제2 전도성 타입의 포토다이오드 층(602)에 축적되는 전하의 플로팅 확산 영역(608)으로의 전송을 제어한다. 전송 트랜지스터(630)는 광검출기로서 기능할 수도 있다.
감지 회로는 전계 효과 트랜지스터(640, 650, 660)의 인터커넥트된 어셈블리를 포함한다. 전계 효과 트랜지스터(640, 650, 660)의 인터커넥트된 어셈블리는 플로팅 확산 영역(608)에 연결된다. 전계 효과 트랜지스터(640, 650, 660)의 인터커넥트된 어셈블리는 리셋 트랜지스터("RST"로서 라벨링됨), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터("SEL"로서 라벨링됨)를 포함한다. 리셋 트랜지스터(640)(즉, RST)는, 감지 동안 플로팅 확산 영역(608)에 축적되는 전하가 제2 전도성 타입의 포토다이오드 층(602)에 축적되는 전하에 선형적으로 비례하도록 감지 직전에 플로팅 확산 영역(608) 내의 전하를 배출하도록 구성될 수도 있다. 소스 팔로워 트랜지스터(650)(즉, SF)의 게이트 전극은, 금속 인터커넥트 구조체의 세트를 통해 플로팅 확산 영역(608)에 전기적으로 연결된다. 따라서, 소스 팔로워 트랜지스터(650)의 게이트 전극에서의 전압은 플로팅 확산 영역(608)에서의 전하에 비례할 수도 있다. 선택 트랜지스터(660)(즉, SEL)는, (소스 팔로워 트랜지스터(650)의 게이트 전극에서의 전압에 의해 변조되는 바와 같은) 소스 팔로워 트랜지스터 및 선택 트랜지스터(660)의 공통 노드에서의 전압을 열 출력 버스(column output bus)("V_out"으로 라벨링됨)로 출력하기 위해, 판독 동작 동안 턴온될 수도 있다.
도 1a 내지 도 18을 참조하고 본 개시의 다양한 실시형태에 따르면, 광검출기(전송 트랜지스터(630)를 포함함)를 포함하는 반도체 구조체가 제공된다. 광검출기는 제1 전도성 타입의 도핑을 갖는 기판 반도체 층(601), 기판 반도체 층(601)과 p-n 접합을 형성하는 제2 전도성 타입의 포토다이오드 층(602), 제2 전도성 타입의 포토다이오드 층(602)으로부터 횡방향으로 이격되는 플로팅 확산 영역(608), 및 기판 반도체 층(601) 내에 형성되며 제2 전도성 타입의 포토다이오드 층(602)과 플로팅 확산 영역(608) 사이에 위치되는 하부 전송 게이트 전극 부분(605L)을 포함하는 전송 게이트 전극(605)을 포함한다.
게다가, 본 개시의 다양한 실시형태는, 제1 전도성 타입의 도핑을 갖는 기판 반도체 층(601) 상에 위치되는 복수의 픽셀(900)을 포함하는 이미지 센서를 제공한다. 복수의 픽셀(900) 내의 각각의 개개의 픽셀(900)은 광검출기(전송 트랜지스터(630)를 포함함) 및 감지 회로(640, 650, 660)를 포함하는 광검출기 회로를 포함할 수도 있다. 각각의 광검출기는, 기판 반도체 층(601)과 p-n 접합을 형성하는 제2 전도성 타입의 포토다이오드 층(602), 제2 전도성 타입의 포토다이오드 층(602)으로부터 횡방향으로 이격되며 기판 반도체 층(601)의 전측 수평 표면 상에 위치되는 플로팅 확산 영역(608), 및 기판 반도체 층(601) 내에 형성되며 제2 전도성 타입의 포토다이오드 층(602)과 플로팅 확산 영역(608) 사이에 위치되는 하부 전송 게이트 전극 부분(605L)을 포함하는 전송 게이트 전극(605)을 포함한다. 복수의 픽셀(900) 내의 각각의 픽셀(900)은, 기판 반도체 층(601)의 후측 수평 표면 상에 위치되며 입사광(incoming light)을 광검출기의 p-n 접합의 각각의 하나로 지향시키도록 구성되는 각각의 광학기기 어셈블리를 포함한다.
하나의 실시형태에서, 복수의 트렌치(639)가 기판 반도체 층(601) 내에 위치될 수도 있다. 복수의 트렌치(639)는 기판 반도체 층(601)(그 상에 광검출기가 위치됨)의 전측 수평 표면으로부터 기판 반도체 층(601)(그 상에 광학기기 어셈블리가 위치됨)의 후측 수평 표면을 향해 수직으로 연장될 수도 있다. 하부 전송 게이트 전극 부분(605L)의 각각은 복수의 트렌치(639)의 각각의 하나 내에 위치될 수도 있다.
도 19를 참조하면, 프로세스 흐름도는 본 개시의 한 실시형태에 따른 광검출기를 포함하는 반도체 구조체를 형성하기 위한 예시적인 프로세스 시퀀스를 예시한다. 단계(1910)를 참조하면, 제1 전도성 타입의 도핑을 갖는 기판 반도체 층(601)을 포함하는 반도체 기판(500)이 제공될 수도 있다. 단계(1920)를 참조하면, 기판 반도체 층(601) 내에 제2 전도성 타입의 포토다이오드 층(602)이 형성될 수도 있다. 제2 전도성 타입의 포토다이오드 층(602)은 기판 반도체 층(601)과 p-n 접합을 형성한다. 단계(1930)를 참조하면, p-n 접합에 인접한 기판 반도체 층(601) 내에 형성되는 하부 전송 게이트 전극 부분(605L)을 포함하는 전송 게이트 전극(605)이 형성될 수도 있다. 단계(1940)를 참조하면, 플로팅 확산 영역(608)이 전송 게이트 전극(605)에 인접한 기판 반도체 층(601)의 부분 내에 형성된다. 전송 게이트 전극(605)은 제2 전도성 타입의 포토다이오드 층(602)과 플로팅 확산 영역(608) 사이에 위치된다.
본 개시의 다양한 방법 및 구조체는, 포토다이오드 영역으로부터 플로팅 확산 영역(608)으로의 전하의 전송이, 포토다이오드 영역과 플로팅 확산 영역(608) 사이에 배치되는 트렌치 내에 위치되는 부분을 포함하는 매립된 전송 게이트 전극(605)에 의해 제어되는 광검출기 회로를 제공하기 위해 사용될 수도 있다. 포토다이오드 영역에서의 저장된 전하의 누설이 최소화되고, 포토다이오드 영역으로부터 플로팅 확산 영역(608)으로의 전하 전송은, 매립된 전송 게이트 전극(605)이 턴온되는 경우에만 발생한다. 따라서, 본 개시의 매립된 전송 게이트 전극(605)의 사용을 통해 고 충실도 옵션 이미지(high fidelity optional image)가 생성될 수도 있다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 인식해야 한다.
[실시예 1]
광검출기를 포함하는 반도체 구조체로서,
상기 광검출기는,
제1 전도성 타입의 도핑을 갖는 기판 반도체 층;
상기 기판 반도체 층과 p-n 접합을 형성하는 제2 전도성 타입의 포토다이오드 층;
상기 제2 전도성 타입의 포토다이오드 층으로부터 횡방향으로 이격되는 플로팅 확산 영역; 및
상기 기판 반도체 층 내에 형성되며 상기 제2 전도성 타입의 포토다이오드 층과 상기 플로팅 확산 영역 사이에 위치되는 하부 전송 게이트 전극 부분을 포함하는 전송 게이트 전극(transfer gate electrode)
을 포함하는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 2]
실시예 1에 있어서,
상기 광검출기는 상기 기판 반도체 층 내에 위치되며 상기 기판 반도체 층의 전측 수평 표면(front-side horizontal surface)으로부터 상기 기판 반도체 층의 후측 수평 표면(backside horizontal surface)을 향해 수직으로 연장되는 트렌치를 포함하고;
상기 하부 전송 게이트 전극 부분은 상기 트렌치 내에 위치되는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 3]
실시예 2에 있어서,
상기 트렌치는 상기 플로팅 확산 영역의 수직 두께보다 더 큰 깊이를 갖는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 4]
실시예 1에 있어서,
상기 전송 게이트 전극은 상기 기판 반도체 층 위에 위치되며 상기 하부 전송 게이트 전극 부분보다 더 큰 횡방향 범위(lateral extent)를 갖는 상부 전송 게이트 전극 부분을 포함하는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 5]
실시예 4에 있어서,
상기 상부 전송 게이트 전극 부분의 주변 영역은, 상기 기판 반도체 층의 전측 수평 표면에 수직인 방향을 따르는 평면도에서 상기 플로팅 확산 영역의 주변 영역과의 영역 중첩(area overlap)을 갖는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 6]
실시예 1에 있어서,
상기 하부 전송 게이트 전극 부분은, 상기 제2 전도성 타입의 포토다이오드 층을 횡방향으로 둘러싸는 해자 트렌치(moat trench) 내에 위치되는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 7]
실시예 6에 있어서,
상기 하부 전송 게이트 전극 부분은, 상기 기판 반도체 층의 전측 수평 표면으로부터 동일한 깊이에서 상기 제2 전도성 타입의 포토다이오드 층을 횡방향으로 둘러싸는 내주(inner periphery) 및 외주(outer periphery)를 갖는 평면의 저부 표면(planar bottom surface)을 포함하는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 8]
실시예 6에 있어서,
상기 하부 전송 게이트 전극 부분은, 상기 하부 전송 게이트 전극 부분의 수직 측벽에 의해 서로 인접하는 다수의 저부 표면 세그먼트를 갖는 성곽형(castellated) 저부 영역을 포함하는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 9]
실시예 1에 있어서,
상기 플로팅 확산 영역으로부터 횡방향으로 이격되며 상기 제2 전도성 타입의 포토다이오드 층으로부터 횡방향으로 이격되는 적어도 하나의 추가적인 플로팅 확산 영역을 더 포함하는, 광검출기를 포함하는 반도체 구조체.
[실시예 10]
실시예 1에 있어서,
상기 기판 반도체 층 내에 위치되는 적어도 하나의 추가적인 전송 게이트 전극을 더 포함하되, 상기 전송 게이트 전극 및 상기 적어도 하나의 추가적인 전송 게이트 전극은 상기 제2 전도성 타입의 포토다이오드 층의 주변 주위에 위치되며 횡방향으로 서로 이격되는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 11]
실시예 10에 있어서,
상기 제2 전도성 타입의 포토다이오드 층으로부터 횡방향으로 이격되는 적어도 하나의 추가적인 플로팅 확산 영역을 더 포함하되, 상기 적어도 하나의 추가적인 전송 게이트 전극의 각각은 상기 제2 전도성 타입의 포토다이오드 층과 상기 적어도 하나의 추가적인 플로팅 확산 영역의 각각의 플로팅 확산 영역과의 사이에 위치되는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 12]
실시예 1에 있어서,
상기 하부 전송 게이트 전극 부분은, 상기 하부 전송 게이트 전극 부분의 폭이 상기 기판 반도체 층의 전측 수평 상부 표면으로부터의 수직 거리와 함께 적어도 한 번 단계적으로 감소되는 수직 단면 프로파일을 갖는 것인, 광검출기를 포함하는 반도체 구조체.
[실시예 13]
실시예 1에 있어서,
상기 기판 반도체 층보다 더 큰 원자 농도의 상기 제1 전도성 타입의 도펀트를 포함하며 상기 플로팅 확산 영역에 인접하지 않은 상기 하부 전송 게이트 전극 부분의 영역을 횡방향으로 둘러싸는 도핑된 웰 구조체를 더 포함하는, 광검출기를 포함하는 반도체 구조체.
[실시예 14]
제1 전도성 타입의 도핑을 갖는 기판 반도체 층 상에 위치되는 복수의 픽셀을 포함하는 이미지 센서로서,
상기 복수의 픽셀 내의 각각의 픽셀은, 감지 회로 및 광검출기를 포함하는 광검출기 회로를 포함하고,
각각의 광검출기는,
상기 기판 반도체 층과 p-n 접합을 형성하는 제2 전도성 타입의 포토다이오드 층;
상기 제2 전도성 타입의 포토다이오드 층으로부터 횡방향으로 이격되고 상기 기판 반도체 층의 전측 수평 표면 상에 위치되는 플로팅 확산 영역; 및
상기 기판 반도체 층 내에 형성되며 상기 제2 전도성 타입의 포토다이오드 층과 상기 플로팅 확산 영역과의 사이에 위치되는 하부 전송 게이트 전극 부분을 포함하는 전송 게이트 전극
을 포함하고,
상기 복수의 픽셀 내의 각각의 픽셀은, 상기 기판 반도체 층 상에 위치되며 입사광(incoming light)을 상기 광검출기의 상기 p-n 접합 중의 각각의 p-n 접합으로 지향시키도록 구성되는 각각의 광학기기 어셈블리(optics assembly)를 포함하는 것인, 복수의 픽셀을 포함하는 이미지 센서.
[실시예 15]
실시예 14에 있어서,
상기 기판 반도체 층 내에 위치되며 상기 기판 반도체 층의 상기 전측 수평 표면으로부터 상기 기판 반도체 층의 후측 수평 표면을 향해 수직으로 연장되는 복수의 트렌치를 더 포함하되, 상기 하부 전송 게이트 전극 부분의 각각은 상기 복수의 트렌치의 각각의 트렌치 내에 위치되는 것인, 복수의 픽셀을 포함하는 이미지 센서.
[실시예 16]
반도체 구조체를 형성하는 방법으로서,
제1 전도성 타입의 도핑을 갖는 기판 반도체 층을 포함하는 반도체 기판을 제공하는 단계;
상기 기판 반도체 층 내에 제2 전도성 타입의 포토다이오드 층 - 상기 제2 전도성 타입의 포토다이오드 층은 상기 기판 반도체 층과 p-n 접합을 형성함 - 을 형성하는 단계;
상기 p-n 접합에 인접한 상기 기판 반도체 층 내에 형성되는 하부 전송 게이트 전극 부분을 포함하는 전송 게이트 전극을 형성하는 단계; 및
상기 전송 게이트 전극에 인접한 상기 기판 반도체 층의 부분 내에 플로팅 확산 영역 - 상기 전송 게이트 전극은 상기 제2 전도성 타입의 포토다이오드 층과 상기 플로팅 확산 영역과의 사이에 위치됨 - 을 형성하는 단계
를 포함하는, 반도체 구조체를 형성하는 방법.
[실시예 17]
실시예 16에 있어서,
상기 기판 반도체 층의 전측 수평 표면으로부터 상기 제2 전도성 타입의 포토다이오드 층에 인접한 상기 기판 반도체 층의 후측 수평 표면을 향해 연장되는 트렌치를 형성하는 단계를 더 포함하되, 상기 전송 게이트 전극은 상기 트렌치 내에, 그리고 위에, 게이트 전극 재료 층을 성막 및 패턴화하는 것에 의해 형성되는 것인, 반도체 구조체를 형성하는 방법.
[실시예 18]
실시예 17에 있어서,
상기 트렌치의 측벽 상에 그리고 상기 기판 반도체 층의 상기 전측 수평 표면 상에 게이트 유전체 층 - 상기 게이트 전극 재료 층은 상기 게이트 유전체 층 상에 형성됨 - 을 형성하는 단계; 및
상기 게이트 전극 재료 층을 상기 전송 게이트 전극으로 패턴화한 이후 상기 게이트 유전체 층을 전송 게이트 유전체로 패턴화하는 단계
를 더 포함하는, 반도체 구조체를 형성하는 방법.
[실시예 19]
실시예 17에 있어서,
상기 기판 반도체 층의 상기 전측 수평 표면 상에 감지 회로를 형성하는 단계;
상기 기판 반도체 층의 상기 후측 수평 표면을 상기 기판 반도체 층의 상기 전측 수평 표면을 향해 리세스하여 상기 기판 반도체 층을 박형화하는 단계; 및
상기 기판 반도체 층 상에 광학기기 어셈블리 - 상기 광학기기 어셈블리는 입사광을 상기 p-n 접합 쪽으로 지향시키도록 구성됨 - 를 형성하는 단계
를 더 포함하는, 반도체 구조체를 형성하는 방법.
[실시예 20]
실시예 17에 있어서,
상기 트렌치는 상기 플로팅 확산 영역의 수직 두께보다 더 큰 깊이를 가지고;
상기 플로팅 확산 영역은, 상기 트렌치 위에 위치되는 상부 전송 게이트 전극 부분의 주변 영역 아래에 있는 상기 기판 반도체 층의 부분에 상기 제2 전도성 타입의 도펀트를 주입하는 것에 의해 형성되되, 상기 상부 전송 게이트 전극 부분의 상기 주변 영역은, 상기 기판 반도체 층의 상기 전측 수평 표면에 수직인 방향을 따르는 평면도에서, 상기 플로팅 확산 영역의 주변 영역과의 영역 중첩을 갖는 것인, 반도체 구조체를 형성하는 방법.

Claims (10)

  1. 광검출기를 포함하는 반도체 구조체로서,
    상기 광검출기는,
    제1 전도성 타입의 도핑을 갖는 기판 반도체 층;
    상기 기판 반도체 층과 p-n 접합을 형성하는 제2 전도성 타입의 포토다이오드 층;
    상기 제2 전도성 타입의 포토다이오드 층으로부터 횡방향으로 이격되는 플로팅 확산 영역; 및
    상기 기판 반도체 층 내에 형성되며 상기 제2 전도성 타입의 포토다이오드 층과 상기 플로팅 확산 영역 사이에 위치되는 하부 전송 게이트 전극 부분을 포함하는 전송 게이트 전극(transfer gate electrode)
    을 포함하고,
    상기 하부 전송 게이트 전극 부분은, 상기 하부 전송 게이트 전극 부분의 수직 측벽에 의해 서로에게 인접하는 다수의 저부 표면 세그먼트를 갖는 성곽형(castellated) 저부 영역을 포함하는 것인, 광검출기를 포함하는 반도체 구조체.
  2. 제1항에 있어서,
    상기 광검출기는 상기 기판 반도체 층 내에 위치되며 상기 기판 반도체 층의 전측 수평 표면(front-side horizontal surface)으로부터 상기 기판 반도체 층의 후측 수평 표면(backside horizontal surface)을 향해 수직으로 연장되는 트렌치를 포함하고;
    상기 하부 전송 게이트 전극 부분은 상기 트렌치 내에 위치되는 것인, 광검출기를 포함하는 반도체 구조체.
  3. 제1항에 있어서,
    상기 전송 게이트 전극은 상기 기판 반도체 층 위에 위치되며 상기 하부 전송 게이트 전극 부분보다 더 큰 횡방향 범위(lateral extent)를 갖는 상부 전송 게이트 전극 부분을 포함하는 것인, 광검출기를 포함하는 반도체 구조체.
  4. 제1항에 있어서,
    상기 하부 전송 게이트 전극 부분은, 상기 제2 전도성 타입의 포토다이오드 층을 횡방향으로 둘러싸는 해자 트렌치(moat trench) 내에 위치되는 것인, 광검출기를 포함하는 반도체 구조체.
  5. 제1항에 있어서,
    상기 플로팅 확산 영역으로부터 횡방향으로 이격되며 상기 제2 전도성 타입의 포토다이오드 층으로부터 횡방향으로 이격되는 적어도 하나의 추가적인 플로팅 확산 영역을 더 포함하는, 광검출기를 포함하는 반도체 구조체.
  6. 제1항에 있어서,
    상기 기판 반도체 층 내에 위치되는 적어도 하나의 추가적인 전송 게이트 전극을 더 포함하되, 상기 전송 게이트 전극 및 상기 적어도 하나의 추가적인 전송 게이트 전극은, 상기 제2 전도성 타입의 포토다이오드 층과 상기 플로팅 확산 영역 사이에 위치되며 횡방향으로 서로 이격되는 것인, 광검출기를 포함하는 반도체 구조체.
  7. 제1항에 있어서,
    상기 하부 전송 게이트 전극 부분은, 상기 하부 전송 게이트 전극 부분의 폭이 상기 기판 반도체 층의 전측 수평 상부 표면으로부터의 수직 거리와 함께 적어도 한 번 단계적으로 감소되는 수직 단면 프로파일을 갖는 것인, 광검출기를 포함하는 반도체 구조체.
  8. 제1항에 있어서,
    상기 기판 반도체 층보다 더 큰 원자 농도의 상기 제1 전도성 타입의 도펀트를 포함하며 상기 플로팅 확산 영역에 인접하지 않은 상기 하부 전송 게이트 전극 부분의 영역을 횡방향으로 둘러싸는 도핑된 웰 구조체를 더 포함하는, 광검출기를 포함하는 반도체 구조체.
  9. 제1 전도성 타입의 도핑을 갖는 기판 반도체 층 상에 위치되는 복수의 픽셀을 포함하는 이미지 센서로서,
    상기 복수의 픽셀 내의 각각의 픽셀은, 감지 회로 및 광검출기를 포함하는 광검출기 회로를 포함하고,
    각각의 광검출기는,
    상기 기판 반도체 층과 p-n 접합을 형성하는 제2 전도성 타입의 포토다이오드 층;
    상기 제2 전도성 타입의 포토다이오드 층으로부터 횡방향으로 이격되고 상기 기판 반도체 층의 전측 수평 표면 상에 위치되는 플로팅 확산 영역; 및
    상기 기판 반도체 층 내에 형성되며 상기 제2 전도성 타입의 포토다이오드 층과 상기 플로팅 확산 영역과의 사이에 위치되는 하부 전송 게이트 전극 부분을 포함하는 전송 게이트 전극
    을 포함하고,
    상기 복수의 픽셀 내의 각각의 픽셀은, 상기 기판 반도체 층 상에 위치되며 입사광(incoming light)을 상기 광검출기의 상기 p-n 접합 중의 각각의 p-n 접합으로 지향시키도록 구성되는 각각의 광학기기 어셈블리(optics assembly)를 포함하고,
    상기 하부 전송 게이트 전극 부분은, 상기 하부 전송 게이트 전극 부분의 수직 측벽에 의해 서로에게 인접하는 다수의 저부 표면 세그먼트를 갖는 성곽형 저부 영역을 포함하는 것인, 복수의 픽셀을 포함하는 이미지 센서.
  10. 반도체 구조체를 형성하는 방법으로서,
    제1 전도성 타입의 도핑을 갖는 기판 반도체 층을 포함하는 반도체 기판을 제공하는 단계;
    상기 기판 반도체 층 내에 제2 전도성 타입의 포토다이오드 층 - 상기 제2 전도성 타입의 포토다이오드 층은 상기 기판 반도체 층과 p-n 접합을 형성함 - 을 형성하는 단계;
    상기 p-n 접합에 인접한 상기 기판 반도체 층 내에 형성되는 하부 전송 게이트 전극 부분을 포함하는 전송 게이트 전극을 형성하는 단계; 및
    상기 전송 게이트 전극에 인접한 상기 기판 반도체 층의 부분 내에 플로팅 확산 영역 - 상기 전송 게이트 전극은 상기 제2 전도성 타입의 포토다이오드 층과 상기 플로팅 확산 영역과의 사이에 위치됨 - 을 형성하는 단계를 포함하고, 상기 하부 전송 게이트 전극 부분은, 상기 하부 전송 게이트 전극 부분의 수직 측벽에 의해 서로에게 인접하는 다수의 저부 표면 세그먼트를 갖는 성곽형 저부 영역을 포함하는 것인, 반도체 구조체를 형성하는 방법.
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