TW201907705A - 半導體裝置 - Google Patents

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Abstract

本發明揭示一種成像裝置，其具有包含一像素陣列及一第一多層佈線層之一第一基板。該第一多層佈線層包含：一第一佈線，其基於由至少一光電轉換單元產生之電荷來接收電信號；及複數個第二佈線。該成像裝置具有包含一第二多層佈線層及處理該等電信號之一邏輯電路之一第二基板。該第二多層佈線層包含接合至該第一佈線之一第三佈線及複數個第四佈線。該複數個第四佈線之至少一者接合至該複數個第二佈線之至少一者。該第二多層佈線層包含連接至該複數個第四佈線且接收一電源供應信號之至少一第五佈線。

Description

半導體裝置
本發明係關於一種半導體裝置。更明確而言，本發明係關於一種包含一堆疊半導體基板之半導體裝置，在該堆疊半導體基板中，複數個半導體基板之多層佈線層係電連接的。
近年來，數位相機被越來越廣泛使用。在此一情形背景下，一固態成像裝置(影像感測器或成像裝置)(其係一數位相機之核心部分)之需求日益增加。就固態成像裝置之效能而言，已開發技術來實現較高影像品質及增強功能。另一方面，具有一成像功能之可攜式終端機(諸如一蜂巢式電話、一個人數位助理(PDA)、一膝上型個人電腦(PC)及一平板電腦PC)亦被廣泛使用。在此一情形背景下，一固態成像裝置及其構成部件逐漸小型化、重量減輕及薄化以改良此等可攜式終端機之可攜性。此外，固態成像裝置及其構成部件亦逐漸降低成本以促進此等可攜式終端機之廣泛使用。
一般而言，一固態成像裝置(諸如一金屬氧化物半導體(MOS)固態成像裝置)具有其中使一光電轉換單元、一放大器電路及一多層佈線層形成於一矽基板之一光接收表面側上且使一彩色濾光器及一晶片上微透鏡形成於光電轉換單元、放大器電路及多層佈線層上之一組態。另外，一玻璃蓋片使用諸如一黏著劑之一間隔物來貼覆於光接收表面側上。此外，一端子形成於光接收表面之一對置側上。用於將預定處理施加至一輸出信號之一信號處理電路連接至此固態成像裝置。信號處理電路中所執行之處理趨向於隨著一固態成像裝置中之功能數目增加而增加。
採取各種措施來小型化其中因此連接複數個半導體基板之組態。例如，藉由一系統級封裝(SiP)技術來將複數個半導體基板密封於一封裝內。因此，可減小安裝面積且可小型化整個組態。然而，根據SiP，由一佈線連接半導體基板延長連接一傳輸距離，且會妨礙高速操作。
相比而言，提出一固態成像裝置，其具有其中使包含一像素區域之一第一半導體基板及包含一邏輯電路之一第二半導體基板彼此貼覆及接合之一組態(例如，參考專利文獻1)。根據此組態，可高速傳輸一信號。在此固態成像裝置中，使包含像素陣列之第一半導體基板及包含邏輯電路之第二半導體基板(其等兩者呈一半成品狀態)彼此貼覆，且薄化第一半導體基板，且接著連接像素陣列及邏輯電路。此處，藉由形成包含以下各者之一連接佈線來實現此連接，連接佈線包含：一連接導體，其連接至第一半導體基板之一佈線；一穿透連接導體，其穿透第一半導體基板且連接至第二半導體基板之一佈線；及一耦合導體，其耦合兩個連接導體。此後，將一成品製成一晶片且形成為一背照式固態成像裝置。
另一方面，在藉由接合複數個半導體基板所獲得之一固態成像裝置中，提出其中將銅(Cu)電極帶出於兩個半導體基板之表面上且接著連接Cu電極之一方法來取代使用一穿透連接導體之電連接方法(例如，參考專利文獻2)。另外，提出將一銅電極用作一遮光層之一固態成像裝置(例如，參考專利文獻3)。就此組態而言，由遮光層阻擋由來自一邏輯電路之一電晶體之一熱載子發射之光，且抑制入射於一像素陣列側上之光。另外，亦減小接合之後之整個半導體晶片之一厚度。 [引用列表] [專利文獻]
[PTL 1] JP 2012-064709A [PTL 2] JP 2013-073988A [PLT3] JP 2012-164870A
[技術問題]
將一銅電極之一覆蓋率(一銅電極在由一絕緣膜及銅電極佔用之一面積中之一面積比)設定為一特定位準或更高以將一銅電極用作一遮光層，如上述相關內容。然而，在此情況中，可在將一第一半導體晶圓接合至一第二半導體晶圓時產生未部分接合之一區域，且可形成一空隙。在形成空隙之一情況中，部分處之接合強度較弱，且可因此在接合晶圓之後所執行之薄化第一半導體晶圓之一矽基板之一程序中引起分離。產生此一不可接合區域之原因係：接合晶圓時之一接合波速率因增大銅電極之一覆蓋率而變得不均勻。換言之，可認為在晶圓之一外周邊部分處產生其中一接合速率變得相對較慢之一部分且形成不可接合之一區域，即，一空隙(氣泡)。因此，可在設定銅之高覆蓋率之情況下於接合晶圓時形成此一空隙之原因係：在接合時面向彼此之材料在銅面向銅及銅面向一絕緣膜之區域中具有弱接合強度。關於在接合時面向彼此之材料，需要藉由將銅之一比率抑制至一特定位準或更低且增大絕緣膜之一比率來保證其中一絕緣膜面向一絕緣膜之一區域之一比率。
另一方面，將導電膜用作一第二半導體晶片部分中之一邏輯電路之一佈線層之一方法可被視為形成於一接合表面附近之一導電膜之一例示性利用。特定而言，可藉由採用一結構來減小一最上層中之佈線電阻，在該結構中，形成於接合表面附近之導電膜之一佈線部分藉由一連接佈線來連接至邏輯電路之最上佈線層。為此，可有利地依一高覆蓋率配置接合表面附近之導電膜，但導電膜之覆蓋率應被抑制至(例如) 50%或更低以抑制一接合空隙，且難以高效率利用佈線。
鑑於上述情形來創造本發明，且可期望藉由將一導電膜用作一佈線層且將存在於複數個半導體晶片之間之一接合表面附近之導電膜設定為具有一較低覆蓋率來減小佈線電阻。 [問題之解決方案]
本發明用於解決上述問題，且根據本發明之一第一態樣，提供一種成像裝置，其具有包含一像素陣列及一第一多層佈線層之一第一基板。該第一多層佈線層包含：一第一佈線，其基於由至少一光電轉換單元產生之電荷來接收電信號；及複數個第二佈線。該成像裝置具有包含一第二多層佈線層及處理該等電信號之一邏輯電路之一第二基板。該第二多層佈線層包含：一第三佈線，其接合至該第一佈線；及複數個第四佈線，該複數個第四佈線之至少一者接合至該複數個第二佈線之至少一者。該第二多層佈線層包含至少一第五佈線，其連接至該複數個第四佈線且接收一電源供應信號，且該第一佈線及該第三佈線比該複數個第二佈線、該複數個第四佈線及該至少一第五佈線更接近於該第一基板及該第二基板之邊緣。
該第二多層佈線層進一步包括複數個第六佈線，該等第六佈線之一者連接於該至少一第五佈線與該複數個第二佈線或該複數個第四佈線之一者之間。
該複數個第六佈線之各者之一高度及一寬度係不同的。例如，該寬度大於該高度。該複數個第六佈線之各者之該寬度小於該複數個第四佈線之各者之一寬度。該至少一第五佈線比該複數個第四佈線及該複數個第六佈線寬。
該第一佈線連接至該第一基板中之一第一導電通路，且該第三佈線連接至該第二基板中之一第二導電通路。
該第一多層佈線層進一步包括複數個第七佈線，其等具有連接至該複數個第二佈線之各自者之各自第一端。該第一多層佈線層進一步包括連接至該複數個第七佈線之各自第二端之複數個第八佈線。一第三基板連接至該第二基板。該第三基板包含一記憶體。
根據本發明之一態樣，一種成像裝置具有包含一第一多層佈線層之一第一基板。該第一多層佈線層包含：一第一佈線，其用於將該第一基板接合至一第二基板且基於由至少一光電轉換單元產生之電荷來接收電信號；複數個第二佈線，其等用於將該第一基板接合至該第二基板；至少一第三佈線，其接收一電源供應信號；及複數個第四佈線，其等將該至少一第三佈線連接至該複數個第二佈線。該至少一第三佈線比該複數個第二佈線及該複數個第四佈線寬。該複數個第二佈線、該至少一第三佈線及該複數個第四佈線定位成比該第一佈線更接近於一像素區域之至少一部分。該成像裝置具有包含一第二多層佈線層及處理該等電信號之一邏輯電路之該第二基板。該第二多層佈線層包含：一第五佈線，其接合至該第一佈線；及複數個第六佈線，其等接合至該複數個第二佈線。該複數個第二佈線、該至少一第三佈線及該複數個第四佈線與該像素區域之該部分重疊。該第二多層佈線層進一步包括：複數個第七佈線，其等定位於不同於該複數個第六佈線之該第二多層佈線層中之一位階處；及複數個第八佈線，其等連接於該複數個第七佈線與該複數個第六佈線之間。該複數個第七佈線比該複數個第八佈線寬。該第五佈線及該第一佈線比該複數個第二佈線及該複數個第六佈線更接近於該第一基板及該第二基板之邊緣。該第一佈線連接至一第一導電通路，且該第五佈線連接至一第二導電通路。該成像裝置包含接合至該第二基板之一第三基板。該第三基板包含一記憶體。根據本發明之一態樣，一種成像裝置具有包含一像素陣列及一第一多層佈線層之一第一基板。該第一多層佈線層包含：一第一佈線，其基於由至少一光電轉換單元產生之電荷來接收電信號；及複數個第二佈線。該成像裝置具有包含一第二多層佈線層及處理該等電信號之一邏輯電路之一第二基板。該第二多層佈線層包含：一第三佈線，其接合至該第一佈線；及複數個第四佈線，其等接合至該複數個第二佈線。該第一佈線及該第三佈線比該複數個第二佈線、該複數個第四佈線及該至少一第五佈線更接近於該第一基板及該第二基板之邊緣。在一平面圖中，該複數個第四佈線及該複數個第二佈線與該像素陣列之一像素區域之至少一部分重疊。該第二多層佈線層包含連接至該複數個第四佈線之至少一第五佈線，且該至少一第五佈線接收一電源供應信號。該第二基板包含將該至少一第五佈線連接至該複數個第四佈線之複數個第六佈線。 [本發明之有利效應]
根據本發明之一實施例，可實現一優異效應，其中可藉由將一導電膜用作一佈線層且將存在於複數個半導體晶片之間之接合表面附近之導電膜設定為具有一低覆蓋率來減小佈線電阻。應注意，本文中所述之效應未必受限，而是可為本發明中所述之任何效應。
相關申請案之交叉參考 本申請案主張2017年6月29日申請之日本優先專利申請案JP 2017-127504之權利，該案之全部內容以引用的方式併入本文中。
下文將描述本發明之一實施方式(下文中指稱「實施例」)。將依以下順序提供描述。 1. 實施例 2. 修改實例
＜1. 實施例＞ [固態成像裝置之組態] 圖1係繪示根據本發明之一實施例之一固態成像裝置(其係具有一成像元件之一半導體裝置之一實例)之一例示性組態的一圖式。固態成像裝置形成為一互補金屬氧化物半導體(CMOS)影像感測器。此固態成像裝置具有一半導體基板(圖中未繪示)(例如矽基板)上之一成像元件10及一周邊電路部分。周邊電路部分包含一垂直驅動電路20、一水平驅動電路30、一控制電路40、一行信號處理電路50及一輸出電路60。
成像元件10係其中各包含一光電轉換單元之複數個像素11如同二維陣列般配置之一像素陣列。像素11包含(例如)：一光二極體，其係一光電轉換單元；及複數個像素電晶體。此處，複數個像素電晶體可包含諸如一轉移電晶體、一重設電晶體及一放大電晶體之三個電晶體。另外，複數個像素電晶體可藉由新增一選擇電晶體來包含四個電晶體。應注意，一單位像素之一等效電路類似於一通用電路，且因此將省略其詳細描述。
此外，像素11可形成為一單位像素或可具有一共用像素結構。在此像素共用結構中，除一浮動擴散區及一轉移電晶體之外之另一電晶體由複數個光二極體共用。
垂直驅動電路20以列為單位驅動像素11。垂直驅動電路20包含(例如)一移位暫存器。垂直驅動電路20選擇一像素驅動佈線且將一脈衝供應給選定像素驅動佈線以驅動一像素11。因此，垂直驅動電路20選擇性地、循序地且垂直地掃描成像元件10中以列為單位之像素11之各者，且基於根據像素11之各者中之光電轉換單元之一接收光量所產生之信號電荷來將一像素信號供應給行信號處理電路50。
水平驅動電路30以行為單位驅動一行信號處理電路50。水平驅動電路30包含(例如)一移位暫存器。水平驅動電路30藉由循序輸出水平掃描脈衝來循序選擇行信號處理電路50之各者，且引起行信號處理電路50之各者向一水平信號線59輸出一像素信號。
控制電路40控制整個固態成像裝置。控制電路40接收一輸入時脈及資料以命令一操作模式等等，且亦輸出諸如固態成像裝置之內部資訊之資料。更明確而言，控制電路40基於一垂直同步信號、一水平同步信號及一主時脈來產生一時脈信號及一控制信號，其等係垂直驅動電路20、行信號處理電路50、水平驅動電路30等等之操作之參考。接著，此等信號接收於垂直驅動電路20、行信號處理電路50、水平驅動電路30等等中。
行信號處理電路50配置於(例如)每行像素11且每像素行施加信號處理，諸如，消除自一列像素11輸出之信號之雜訊。更明確而言，行信號處理電路50執行信號處理(諸如相關雙重取樣(CDS)、信號放大及類比/數位(AD)轉換)以消除像素11特有之固定型樣雜訊。行信號處理電路50之一輸出級具有連接於至水平信號線59之途中之一水平選擇開關(圖中未繪示)。
輸出電路60對自行信號處理電路50之各者經由水平信號線59循序供應之一信號施加信號處理且輸出經受信號處理之信號。此時，輸出電路60緩衝來自行信號處理電路50之信號。另外，輸出電路60可對來自行信號處理電路50之信號施加各種數位信號處理，諸如黑階調整及行變動校正。
圖2係繪示根據本發明之實施例之固態成像裝置之基板之例示性劃分的一圖式。
在圖式中，「a」繪示一第一實例。第一實例包含一第一半導體基板91及一第二半導體基板92。一像素區域93及一控制電路94安裝於第一半導體基板91上。包含一信號處理電路之一邏輯電路95安裝於第二半導體基板92上。接著，第一半導體基板91及第二半導體基板92彼此電連接，藉此使一固態成像裝置形成為一半導體晶片。
在圖式中，「b」繪示一第二實例。第二實例包含一第一半導體基板91及一第二半導體基板92。一像素區域93安裝於第一半導體基板91上。一控制電路94及包含一信號處理電路之一邏輯電路95安裝於第二半導體基板92上。接著，第一半導體基板91及第二半導體基板92彼此電連接，藉此使一固態成像裝置形成為一半導體晶片。
在圖式中，「c」繪示一第三實例。第三實例包含一第一半導體基板91及一第二半導體基板92。一像素區域93及控制像素區域93之一控制電路94安裝於第一半導體基板91上。包含一信號處理電路之一邏輯電路95及控制邏輯電路95之一控制電路94安裝於第二半導體基板92上。接著，第一半導體基板91及第二半導體基板92彼此電連接，藉此使一固態成像裝置形成為一半導體晶片。
＜固態成像裝置之例示性組態＞ 圖3係繪示根據本發明之實施例之一例示性固態成像裝置(或成像裝置) 100的一橫截面圖。固態成像裝置100係一背照式CMOS固態成像元件，具有配置於一電路部分之一上部分上之一光接收部分，且以比一前照式CMOS固態成像元件具有更高敏感度及更低雜訊為特徵。
固態成像裝置100包含一堆疊半導體晶片，其中具有形成於其上之一像素陣列及一控制電路之一第一半導體基板200及具有形成於其上之一邏輯電路之一第二半導體基板300彼此貼覆，如同上述第一半導體基板91及第二半導體基板92。第一半導體基板200及第二半導體基板300彼此貼覆，使得稍後將描述之多層佈線層面向彼此且連接佈線直接接合。應注意，第一半導體基板200及第二半導體基板300係申請專利範圍中所指定之複數個半導體基板之實例。
在第一半導體基板200中，形成一像素陣列210，其中各包含充當一光電轉換單元之一光二極體PD及複數個像素電晶體Tr1及Tr2之複數個像素二維排列於包含薄化矽之半導體基板250上。應注意，像素電晶體Tr1及Tr2表示複數個像素電晶體。此外，構成一控制電路(圖中未繪示)之複數個MOS電晶體形成於半導體基板250上。
在半導體基板250之一前表面251側上形成一多層佈線層270，其中在此實例中，包含四層金屬M1至M4之複數個佈線271 (M1至M3)及272 (M4)經由一層間絕緣膜260配置。將藉由一雙重鑲嵌程序所形成之銅(Cu)佈線用作佈線271及272。
在半導體基板250之一後表面側上，包含一光學黑區(或周邊區域) 211之一遮光膜231經由一絕緣膜240形成，此外，一彩色濾光器221及一晶片上透鏡222經由一平坦化膜232形成於一有效像素陣列212上。一晶片上透鏡亦可形成於光學黑區211上。
在第二半導體基板300中，構成一周邊電路之一邏輯電路310形成於包含矽之一半導體基板350上。邏輯電路310藉由使用包含一CMOS電晶體之複數個MOS電晶體Tr11至Tr14來形成。此處，邏輯電路310之複數個MOS電晶體由MOS電晶體Tr11至Tr14表示。
圖4係繪示根據本發明之實施例之第一半導體基板200之細節之一實例的一視圖。在第一半導體基板200中，一光二極體PD形成於薄化半導體基板250上。光二極體PD包含(例如)一N型半導體區域253及定位於基板之前表面側上之一P型半導體區域254。一閘極電極252經由一閘極絕緣膜形成於構成一像素之一基板表面上，且像素電晶體Tr1及Tr2之各者與配對有閘極電極252之一源極/汲極區域256一起形成。
相鄰於光二極體PD之像素電晶體Tr1對應於一浮動擴散區FD。各單位像素由一元件分離區域257分離。元件分離區域257經形成以具有(例如)一淺溝槽隔離(STI)結構，其中諸如氧化矽膜(SiO2 膜)之一絕緣膜嵌入形成於基板中之一凹槽中。
在第一半導體基板200之多層佈線層270中，一像素電晶體及一佈線271彼此對應，且相鄰上佈線及下佈線271經由一導電通路261連接。此外，藉由使用一第四層金屬M4所製成之一連接佈線(或佈線) 269依面向一接合表面299之一方式形成以接合至第二半導體基板300。連接佈線269經由導電通路261連接至藉由使用一第三層金屬M3所製成之一佈線271。
圖5係繪示根據本發明之實施例之第二半導體基板300之細節之一實例的一視圖。在第二半導體基板300中，一多層佈線層370形成於半導體基板350之前表面側上，複數個層(在此實例中，包含四層金屬M11至M14之佈線371 (M11至M13)及372 (M14))經由一層間絕緣膜360配置於多層佈線層370上。將藉由雙重鑲嵌程序所形成之銅(Cu)佈線用作佈線371及372。
在第二半導體基板300中，MOS電晶體Tr11及Tr12之各者包含經由半導體基板350之前表面側上之一半導體井區中之一對源極/汲極區域356及一閘極絕緣膜之一閘極電極352。MOS電晶體Tr11及Tr12之各者由(例如)具有一STI結構之一元件分離區域357分離。
在第二半導體基板300之多層佈線層370中，MOS電晶體Tr11至Tr14及佈線371及相鄰上佈線及下佈線371經由一導電通路361連接。此外，一第四層金屬M14之連接佈線(或佈線) 369依面向接合表面299之一方式形成以接合至第一半導體基板200。連接佈線369經由導電通路361連接至一第三層金屬M13之一佈線371。
第一半導體基板200及第二半導體基板300藉由依多層佈線層270及370面向彼此之一方式直接接合兩者面向接合表面299之連接佈線272及372來電連接。如稍後將描述之一製造方法中所描述，藉由組合以下各者來形成定位於接合區域附近之層間絕緣膜260及360之各者：具有一Cu擴散障壁性之一絕緣膜，Cu擴散障壁性用於防止(或替代地，減少)一Cu佈線中之Cu擴散；及不具有一Cu擴散障壁性之一絕緣膜。藉由熱擴散接合來執行藉由使用Cu佈線所獲得之連接佈線272與372之間之直接接合。藉由電漿接合或一黏著劑來執行層間絕緣膜260與360之間而非連接佈線272與372之間之接合。
如上文所描述，除直接接合兩者面向接合表面299之連接佈線272及372之方法之外，亦可採用(例如)以下方法：其中將一極薄均勻絕緣薄膜沈積於多層佈線層270及370之各表面上，且藉由電漿接合等等來接合絕緣薄膜。
另外，在本發明之實施例中，特定而言，一接合表面佈線280藉由連接相同於連接佈線之層中之導電膜(連接佈線269及369)來形成於第一半導體基板200與第二半導體基板300之間之接合部分附近。接合表面佈線280經由一溝槽形中間佈線363連接至定位於金屬M13 (其定位於第二半導體基板300中)中之佈線371且包含具有相同電位之一佈線功能。應注意，連接佈線269及369係申請專利範圍中所指定之導體之實例。此外，中間佈線363係申請專利範圍中所指定之一連接佈線之一實例。如圖3中所展示，佈線272/372比佈線269/369更接近於第一半導體基板200及第二半導體基板300之邊緣。例如，佈線269/369與像素區域212重疊且佈線272/372與周邊區域211重疊。替代地，應瞭解，實例性實施例涵蓋其中佈線269/369不與像素區域212重疊之一情況。
圖6係繪示根據本發明之實施例之連接佈線369與佈線371之間之中間佈線363之一例示性結構的一視圖。此處，假定其中接合表面上之一佈線連接至具有一大寬度之一電源供應線之一結構。電源供應線可將電力供應給第二半導體基板300之邏輯(例如Tr11、Tr12等等)及/或第一半導體基板200之一或多個元件(例如驅動電路20或30)(例如，使用圖19之209)。
在圖式中，「b」繪示相關技術中之一比較實例，且一接合表面佈線之一佔用率(覆蓋率)較高且可引起一接合空隙。此外，假定具有1之一縱橫比之一正方形、一圓形等等作為此前提下之一導電膜與一佈線層之間之連接佈線之一形狀。
在本實施例中，如圖式之「a」中所繪示，接合表面佈線280之部分沿佈線方向微薄形成，且各具有相同電位之複數個接合表面佈線280配置於一佈線371上。就此結構而言，接合表面299上之絕緣膜之一比率增大且被設定為不產生接合空隙之一佔用率。
此外，連接佈線369與佈線371之間之中間佈線363之一形狀形成為佈線371之表面上之一溝槽狀形狀。換言之，連接佈線之一平面上之形狀之一縱橫比不是1。就此結構而言，中間佈線363亦充當一電流路徑12，且可因此減小佈線電阻，同時將接合表面299設定為具有一低覆蓋率。
此處，覆蓋率係連接佈線369在由接合表面299上之層間絕緣膜260及連接佈線369佔用之一面積中之一面積比。為防止(或替代地，減少)形成一空隙，接合表面299之覆蓋率較佳地低於約50%。然而，可認為實際利用之覆蓋率可高達約70%。
圖7及圖8係繪示本發明之實施例中之佈線371之平面上之中間佈線363之例示性形狀的圖式。
一通用多層佈線技術中所使用之一連接佈線具有其中一橫向長度x與一垂直長度y之一縱橫比係約1之一形狀。相比而言，本發明之實施例中之中間佈線363具有一矩形形狀、一多邊形形狀或一橢圓形形狀，其具有大於1之縱橫比，如圖中所繪示。換言之，中間佈線363用於充當具有低佈線電阻之一電流路徑，同時藉由使中間佈線363之形狀沿佈線方向變窄來增大接合表面299上之一絕緣膜之一比率。因此，較佳地，保證2或更高之縱橫比，此係因為存在實現一較高佈線功能之一效應。
同時，橫向較長形狀被描述為具有大於1之縱橫比之例示性形狀，但亦可應用一垂直較長形狀。然而，鑑於上述效應，一假定電流路徑之一方向上宜具有一薄長形狀。
另外，如圖8中所繪示，亦可應用藉由組合各具有非1縱橫比之矩形所形成之一連接佈線。換言之，在其中各自矩形之任何者在組合之前包含具有大於1之縱橫比之一形狀的一情況中，可考量根據本發明之實施例之目的藉由組合複數個連接佈線來形成具有一形狀之連接佈線。
在本發明之實施例中，具有非1縱橫比之上述形狀將指稱一溝槽狀形狀。
[固態成像裝置之製造方法] 圖9至圖17係繪示根據本發明之一實施例之一固態成像裝置之一例示性製造方法的視圖。同時，提供省略具有像素陣列之第一半導體基板200側上之一程序及具有邏輯電路之第二半導體基板300側上之一程序之說明。
首先，如圖9中所繪示，使一半導體井區形成於待成為半導體基板250之各半導體晶片部分之一區域中，且使待成為各像素之一光電轉換單元之一光二極體PD形成於此半導體井區中。可最初預先形成上述元件分離區域257 (圖中未繪示)。依沿半導體井區之一深度方向延伸之一方式形成各光二極體PD。使光二極體PD形成於構成像素陣列210之有效像素陣列(或像素區域) 212及光學黑區211中。
另外，使構成各像素之複數個像素電晶體形成於半導體井區之一前表面251側上。像素電晶體可包含(例如)一轉移電晶體、一重設電晶體、一放大電晶體及一選擇電晶體。此處，如上文所描述，繪示像素電晶體Tr1及Tr2作為代表。像素電晶體Tr1及Tr2之各者包含經由一閘極絕緣膜所形成之一對源極/汲極區域及一閘極電極。
使包含一導電通路261之複數個層(在此實例中，包含三層金屬M1至M3之佈線271)經由層間絕緣膜260形成於半導體基板250之前表面251側上之一上部分上。可藉由雙重鑲嵌程序來形成佈線271。換言之，使藉由一通路前製程序(via-first process)所形成之一連接佈線及一佈線槽同時形成於層間絕緣膜260中，形成一金屬膜(其具有用於防止(或替代地，減少) Cu擴散之一Cu擴散障壁性)及一Cu晶種膜，且接著藉由一電鍍程序來嵌入一Cu材料層。具有一Cu擴散障壁性之金屬膜之實例可包含Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN及含有上述各者之合金膜。隨後，藉由一化學機械拋光(CMP)程序來移除一過量Cu材料層，且形成與一平坦化導電通路整合之一Cu佈線。此後，沈積具有一Cu擴散障壁性之一絕緣膜(圖中未繪示)。可將(例如) SiN、SiC、SiCN、SiON等等之一絕緣膜用作具有一Cu擴散障壁性之絕緣膜。藉由重複上述程序來形成包含三層金屬M1至M3之佈線271。
接著，如圖10中所繪示，循序形成不具有Cu擴散障壁性之一第一絕緣膜274、不具有Cu擴散障壁性之一第二絕緣膜275及具有一Cu擴散障壁性之一絕緣膜273。藉由使用一SiO2 膜、一SiCOH膜等等來形成第一絕緣膜274及第二絕緣膜275。另外，可將(例如) SiN、SiC、SiCN、SiON等等之一絕緣膜用作具有一Cu擴散障壁性之絕緣膜273，如上文所描述。具有一Cu擴散障壁性之絕緣膜273、第一絕緣膜274及第二絕緣膜275對應於層間絕緣膜260。
隨後，圖案化具有一Cu擴散障壁性之絕緣膜273、第二絕緣膜275及第一絕緣膜274 (其等定位於一最外表面上)且藉由使用微影及蝕刻技術之通路前製程序來選擇性地打通一通孔278。此後，圖案化第二絕緣膜275部分且選擇性地形成一開口277。換言之，執行圖案化以具有：一開口276，其位於對應於待形成之連接佈線269之一部分處；開口277，其位於對應於待形成之連接佈線272之一部分處；及通孔278。
接著，如圖11中所繪示，類似於上文，藉由使用雙重鑲嵌程序來依將Cu材料嵌入開口276及277及通孔278中之一方式形成具有一開口268之一遮蔽部分(連接佈線269)、待連接至佈線271之導電通路262及連接佈線272。藉由使用第四層金屬M4來形成遮蔽部分(連接佈線269)及連接佈線272。因此，藉由使用包含金屬M1至M4之佈線271、連接佈線272、連接佈線269、層間絕緣膜260及絕緣膜273至275來形成多層佈線層270。
此外，將一極薄均勻絕緣薄膜290沈積於多層佈線層270之一上部分上。
另一方面，如圖12中所繪示，使一半導體井區形成於待成為一半導體基板350之各半導體晶片部分之一區域中。使構成一邏輯電路310之複數個MOS電晶體Tr11至Tr14形成於此半導體井區中。此處，如上文所描述，繪示MOS電晶體Tr11至Tr14作為代表。可最初預先形成一上述元件分離區域357 (圖中未繪示)。
使包含一導電通路361之複數個層(在此實例中，包含三層金屬M11至M13之佈線371)經由一層間絕緣膜360形成於半導體基板350之一前表面351側之一上部分上。可藉由雙重鑲嵌程序來形成佈線371。換言之，使藉由通路前製程序所形成一連接佈線及一佈線槽同時形成於層間絕緣膜中，形成一金屬膜(其具有用於防止(或替代地，減少) Cu擴散之一Cu擴散障壁性)及一Cu晶種膜，且接著藉由電鍍程序來嵌入一Cu材料層。具有一Cu擴散障壁性之金屬膜之實例可包含Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN及含有上述各者之合金膜。隨後，藉由一化學機械拋光(CMP)程序來移除一過量Cu材料層，且形成與一平坦化導電通路整合之一Cu佈線。此後，沈積具有一Cu擴散障壁性之一絕緣膜(圖中未繪示)。例如，可將SiN、SiC、SiCN、SiON等等之一絕緣膜用作具有一Cu擴散障壁性之絕緣膜。藉由重複上述程序來形成包含三層金屬M11至M13之佈線371。
接著，如圖13中所繪示，循序形成不具有Cu擴散障壁性之一第一絕緣膜374、不具有Cu擴散障壁性之一第二絕緣膜375及具有一Cu擴散障壁性之一絕緣膜373。藉由使用一SiO2 膜、一SiCOH膜等等來形成第一絕緣膜374及第二絕緣膜375。另外，可將(例如) SiN、SiC、SiCN、SiON等等之一絕緣膜用作具有一Cu擴散障壁性之絕緣膜373，如上文所描述。具有一Cu擴散障壁性之絕緣膜373、第一絕緣膜374及第二絕緣膜375對應於層間絕緣膜。隨後，圖案化具有一Cu擴散障壁性之絕緣膜373、第二絕緣膜375及第一絕緣膜374 (其等定位於一最外表面上)且藉由使用微影及蝕刻技術之通路前製程序來選擇性地打通一通孔378。此後，圖案化第二絕緣膜375部分且選擇性地形成開口376及377。
接著，如圖14中所繪示，類似於上文，藉由使用雙重鑲嵌程序來依將Cu材料嵌入開口376及377及通孔378中之一方式形成一連接佈線369、待連接至佈線371之一導電通路361及一連接佈線372。藉由第四層金屬M14來形成連接佈線369及連接佈線372。因此，藉由使用包含金屬M11至M13之佈線371、連接佈線372、連接佈線369、層間絕緣膜360及絕緣膜373至375來形成多層佈線層370。
此外，將一極薄均勻絕緣薄膜390沈積於多層佈線層370之一上部分上。
接著，如圖15中所繪示，第一半導體基板200及第二半導體基板300經接合使得多層佈線層面向彼此且兩個半導體基板之連接佈線272及372彼此直接接觸而電連接。簡言之，實體接合且進一步電連接第一半導體基板200及第二半導體基板300。此時，亦使連接佈線269及連接佈線369直接接合於重疊部分中。換言之，藉由執行熱處理來將熱擴散接合施加於連接佈線272與372之間之接合及連接佈線269與連接佈線369之間之接合中。此時，可將一熱處理溫度設定為約100°C至約500°C。另外，充當層間絕緣膜之絕緣膜經受表面處理以藉由電漿接合來彼此接合。應注意，充當層間絕緣膜之絕緣膜亦可使用一黏著劑來彼此接合。
因此，連接佈線269之一第一導體及連接佈線369之一第二導體在接合表面299附近電連接，此係因為接合表面299最初預先夾於絕緣膜中且藉由施加熱來使充當導體之銅之晶體生長。因此，第一導體及第二導體分別配置成比形成於第一半導體基板200及第二半導體基板300上之邏輯電路310及佈線271更接近於接合表面299側。
接著，如圖16中所繪示，藉由使用CMP程序等等執行研磨及拋光來使一半導體基板250變薄以保留自背面側之光二極體PD之一所需膜厚度。
接著，如圖17中所繪示，使一遮光膜231形成於薄化表面上，同時包含經由一絕緣膜240對應於光學黑區之一光二極體PD。另外，使一彩色濾光器221及一晶片上透鏡222形成於經由一平坦化膜232對應於一有效像素陣列之一光二極體PD上。
接著，執行將經接合之第一半導體基板200及第二半導體基板300分離成各自半導體晶片之半導體分割以獲得一固態成像裝置100。
此處，可將Cu、Al、W、Ti、Ta、Mo、Ru等等之一單一材料或其等之合金用作構成接合表面佈線280之導電層(連接佈線269及369)、連接佈線272及372及充當相同於此等佈線之層中之佈線之金屬M4及M14。
在其中增大連接佈線269及369兩者之一面積比的一情況中，晶圓接合時之一接合波速度變得不均勻，且因此可認為在晶圓之一外周邊處產生其中一接合速度變得相對較慢之一部分且形成未接合之一區域(即，一空隙)。因此，較佳地減小連接佈線269及369之任何者之比率以增大接合表面處之導體之一比率。將改變上導體及下導體(連接佈線269及369)之佔用率表述為「形成不對稱性」。另外，保證其中絕緣膜接合至絕緣膜之一區域之一特定大小以提高接合強度。因此，在本實施例中，沿佈線方向微薄地配置複數個接合表面佈線280以增大接合表面299處之絕緣膜之比率，且藉由使中間佈線363之形狀形成為一溝槽狀形狀來使中間佈線363充當一電流路徑，藉此減小佈線電阻。
因此，在本發明之實施例中，將複數個半導體晶片之間之接合表面299附近之連接佈線369設定為具有低覆蓋率，使連接佈線369之中間佈線363形成為一溝槽狀形狀，且亦使中間佈線363之部分與連接佈線369整合以充當一佈線層。就此結構而言，即使接合表面299處之覆蓋率較低，但可藉由(例如)加襯於定位於第二半導體基板300之邏輯電路310中之佈線371上來減小佈線電阻。因此，可高生產率地提供一固態成像裝置。
＜2. 修改實例＞ [第一修改實例] 圖18係根據本發明之實施例之一第一修改實例之一固態成像裝置之一橫截面圖。在第一修改實例中，第一半導體基板200之一電極201及第二半導體基板300之一電極301在接合表面299處連接。
第一半導體基板200之一連接佈線202及第二半導體基板300之一連接佈線302係通用佈線，儘管圖18中展示其平面形狀具有傾斜側，但形狀亦可為具有1之一縱橫比之一正方形、一圓形等等。另一方面，第二半導體基板300之一連接佈線303具有形成為一溝槽狀形狀之一平面形狀且連接至一佈線309。因此，此連接佈線303亦用作一電流路徑。
應注意，本第一修改實例被提供用於與其他修改實例比較且基本上類似於上述實施例。
[第二修改實例] 圖19係根據本發明之實施例之一第二修改實例之一固態成像裝置之一橫截面圖。在第二修改實例中，除第一修改實例之上述結構之外，亦在第一半導體基板200中提供具有形成為一溝槽狀形狀之一平面形狀之一連接佈線203。連接佈線203連接至一佈線209且亦用作一電流路徑。換言之，第二修改實例係其中分別在第一半導體基板200及第二半導體基板300中包含溝槽狀連接佈線203及303之一實例。
[第三修改實例] 圖20係根據本發明之實施例之一第三修改實例之一固態成像裝置之一橫截面圖。在第三修改實例中，與上述第一修改實例之結構相比，第一半導體基板200具有不包含任何電極201之一結構。因此，提供其中第一半導體基板200之連接佈線202及第二半導體基板300之電極301在接合表面299處連接之一結構。第二半導體基板300之結構類似於上述第一修改實例之結構。
[第四修改實例] 圖21係根據本發明之實施例之一第四修改實例之一固態成像裝置之一橫截面圖。在第四修改實例中，與上述第三修改實例之結構相比，第二半導體基板300亦具有不包含任何電極301之一結構。因此，提供其中第一半導體基板200之一連接佈線204及第二半導體基板300之一連接佈線304在接合表面299處直接連接之一結構。
[第五修改實例] 圖22係本發明之實施例中之固態成像裝置之一第五修改實例之一橫截面圖。在第五修改實例中，在上述第四修改實例之結構中之第一半導體基板200中提供具有形成為一溝槽狀形狀之一平面形狀之一連接佈線203。連接佈線203連接至一佈線209且亦用作一電流路徑。然而，由於不包含電極201及301，所以提供其中第一半導體基板200之連接佈線203及204及第二半導體基板300之連接佈線303及304在接合表面299處直接連接之一結構。
[第六修改實例] 圖23係根據本發明之實施例之一第六修改實例之一固態成像裝置之一橫截面圖。在第六修改實例中，第二半導體基板300具有不包含上述第二修改實例之結構中之連接佈線303之一結構。換言之，第六修改實例係其中在第一半導體基板200中包含形成為一溝槽狀形狀之一連接佈線203之一實例。
[第七修改實例] 圖24係根據本發明之實施例之一第七修改實例之一固態成像裝置之一橫截面圖。在第七修改實例中，第二半導體基板300具有不包含一連接佈線303及在上述第六修改實例之結構中連接至連接佈線303之一電極301之一結構。
[第八修改實例] 圖25係根據本發明之實施例之一第八修改實例之一固態成像裝置之一橫截面圖。在第八修改實例中，第二半導體基板300具有不包含上述第五修改實例之結構中之連接佈線303之一結構。
應注意，在此等修改實例中，電極201及301係申請專利範圍中所指定之電導體之實例。另外，連接佈線202至204及302至304係申請專利範圍中所指定之連接佈線之實例。
[第九修改實例] 圖26係根據本發明之實施例之一第九修改實例之一固態成像裝置之一橫截面圖。在上述實施例中，描述其中堆疊包含第一半導體基板200及第二半導體基板300之兩層之實例，但本發明不限於此。在第九修改實例中，繪示其中堆疊一第一半導體基板200、一第二半導體基板300及一第三半導體基板400之一實例。
第三半導體基板400在一接合表面399處接合至第二半導體基板300。第二半導體基板300之一佈線371及第三半導體基板400之一佈線471藉由一佈線391來電連接。
假定三個半導體基板如第九修改實例般堆疊，則一影像感測器可具有增強功能且可藉由堆疊具有各種功能之基板來小型化一晶片大小。例如，可藉由將記憶體配置於三層基板中之一第二層及一第三層中來實現更強功能。同時，此處已描述堆疊三個半導體基板層之實例，但亦可堆疊四個或四個以上半導體基板層。
應注意，上述實施例被提供為體現本發明之實例，且實施例中之事項可分別對應於申請專利範圍中所指定之事項。類似地，申請專利範圍中所指定之事項可分別對應於由本發明之實施例中之相同名稱所標示之事項。然而，本發明不受限於實施例，而是可在不背離本發明之主旨的情況下藉由將各種修改應用於實施例來體現。
應注意，本說明書中所描述之效應僅為實例且不受限於此，而是亦可提供進一步額外效應。
應注意，本發明亦可採用以下組態。 (1) 一種半導體裝置，其包含藉由電連接且接合各由多層佈線層形成之複數個半導體基板之該等多層佈線層所獲得之一堆疊半導體基板， 其中在該堆疊半導體基板中，包含形成於該複數個半導體基板之間之一接合表面附近之一導體之一佈線具有一連接孔，該連接孔具有形成為一溝槽狀形狀之一平面形狀。 (2) 如(1)之半導體裝置，其中該連接孔之該溝槽狀形狀係具有大於1之一平面縱橫比之一矩形形狀。 (3) 如(1)之半導體裝置，其中該連接孔之該溝槽狀形狀係具有大於1之一平面縱橫比之一橢圓形形狀。 (4) 如(1)之半導體裝置，其中該連接孔之該溝槽狀形狀係藉由組合各具有大於1之一平面縱橫比之矩形所形成之一多邊形形狀。 (5) 如(1)至(4)中任一項之半導體裝置，其中該導體具有沿一佈線方向之一薄形狀，且配置具有相同電位之複數個導體。 (6) 如(1)至(5)中任一項之半導體裝置，其中該導體係一銅佈線。 (7) 如(1)至(6)中任一項之半導體裝置，其中形成於該複數個半導體基板之間之該接合表面附近之該導體之一面積比低於約50%。 (8) 如(1)至(7)中任一項之半導體裝置，其構成一固態成像裝置，其中 該複數個半導體基板中之一第一半導體基板包含一成像元件之一像素陣列，及 該複數個半導體基板中之一第二半導體基板包含一邏輯電路。 (9) 如(8)之半導體裝置，其中包含該導體之一佈線形成於該第一半導體基板中。 (10) 如(8)之半導體裝置，其中包含該導體之一佈線形成於該第二半導體基板中。 (11) 一種成像裝置，其包括： 一第一基板，其包含一像素陣列及一第一多層佈線層，該第一多層佈線層包含： 一第一佈線，其基於由至少一光電轉換單元產生之電荷來接收電信號；及 複數個第二佈線；及 一第二基板，其包含一第二多層佈線層及處理該等電信號之一邏輯電路，該第二多層佈線層包含： 一第三佈線，其接合至該第一佈線；及 複數個第四佈線，該複數個第四佈線之至少一者接合至該複數個第二佈線之至少一者， 其中該第二多層佈線層包含連接至該複數個第四佈線且接收一電源供應信號之至少一第五佈線，及 其中該第一佈線及該第三佈線比該複數個第二佈線、該複數個第四佈線及該至少一第五佈線更接近於該第一基板及該第二基板之邊緣。 (12) 如(11)之成像裝置，其中該第二多層佈線層進一步包括： 複數個第六佈線，該等第六佈線之一者連接於該至少一第五佈線與該複數個第二佈線或該複數個第四佈線之一者之間。 (13) 如(11)至(12)中一或多項之成像裝置，其中該複數個第六佈線之各者之一高度及一寬度係不同的。 (14) 如(11)至(13)中一或多項之成像裝置，其中該寬度大於該高度。 (15) 如(11)至(14)中一或多項之成像裝置，其中該複數個第六佈線之各者之該寬度小於該複數個第四佈線之各者之一寬度。 (16) 如(11)至(15)中一或多項之成像裝置，其中該至少一第五佈線比該複數個第四佈線及該複數個第六佈線寬。 (17) 如(11)至(16)中一或多項之成像裝置，其中該第一佈線連接至該第一基板中之一第一導電通路，且其中該第三佈線連接至該第二基板中之一第二導電通路。 (18) 如(11)至(17)中一或多項之成像裝置，其中該第一多層佈線層進一步包括： 複數個第七佈線，其等具有連接至該複數個第二佈線之各自者之各自第一端。 (19) 如(11)至(18)中一或多項之成像裝置，其中該第一多層佈線層進一步包括： 複數個第八佈線，其等連接至該複數個第七佈線之各自第二端。 (20) 如(11)至(19)中一或多項之成像裝置，其進一步包括： 一第三基板，其接合至該第二基板，其中該第三基板包含一記憶體。 (21) 一種成像裝置，其包括： 一第一基板，其包含一第一多層佈線層，該第一多層佈線層包含： 一第一佈線，其用於將該第一基板接合至一第二基板且基於由至少一光電轉換單元產生之電荷來接收電信號； 複數個第二佈線，其等用於將該第一基板接合至該第二基板； 至少一第三佈線，其接收一電源供應信號；及 複數個第四佈線，其等將該至少一第三佈線連接至該複數個第二佈線； 其中該至少一第三佈線比該複數個第二佈線及該複數個第四佈線寬，及 其中該複數個第二佈線、該至少一第三佈線及該複數個第四佈線定位成比該第一佈線更接近於一像素區域之至少一部分。 (22) 如(21)之成像裝置，其進一步包括： 該第二基板，其包含一第二多層佈線層及處理該等電信號之一邏輯電路，其中該第二多層佈線層包含： 一第五佈線，其接合至該第一佈線；及 複數個第六佈線，其等接合至該複數個第二佈線，其中該複數個第二佈線、該至少一第三佈線及該複數個第四佈線與該像素區域之該部分重疊。 (23) 如(22)之成像裝置，其中該第二多層佈線層進一步包括： 複數個第七佈線，其等定位於不同於該複數個第六佈線之該第二多層佈線層中之一位階處；及 複數個第八佈線，其等連接於該複數個第七佈線與該複數個第六佈線之間。 (24) 如(21)至(23)中一或多項之成像裝置，其中該複數個第七佈線比該複數個第八佈線寬。 (25) 如(21)至(24)中一或多項之成像裝置，其中該第五佈線及該第一佈線比該複數個第二佈線及該複數個第六佈線更接近於該第一基板及該第二基板之邊緣。 (26) 如(21)至(25)中一或多項之成像裝置，其中該第一佈線連接至一第一導電通路，且該第五佈線連接至一第二導電通路。 (27) 如(21)至(26)中一或多項之成像裝置，其進一步包括： 一第三基板，其接合至該第二基板，其中該第三基板包含一記憶體。 (28) 一種成像裝置，其包括： 一第一基板，其包含一像素陣列及一第一多層佈線層，該第一多層佈線層包含： 一第一佈線，其基於由至少一光電轉換單元產生之電荷來接收電信號； 複數個第二佈線；及 一第二基板，其包含一第二多層佈線層及處理該等電信號之一邏輯電路，該第二多層佈線層包含： 一第三佈線，其接合至該第一佈線；及 複數個第四佈線，其等接合至該複數個第二佈線， 其中該第一佈線及該第三佈線比該複數個第二佈線、該複數個第四佈線及至少一第五佈線更接近於該第一基板及該第二基板之邊緣，及 其中在一平面圖中，該複數個第四佈線及該複數個第二佈線與該像素陣列之一像素區域之至少一部分重疊。 (29) 如(28)之成像裝置，其中該第二多層佈線層包含連接至該複數個第四佈線之至少一第五佈線，其中該至少一第五佈線接收一電源供應信號。 (30) 如(28)至(29)中一或多項之成像裝置，其中該第二基板包含將該至少一第五佈線連接至該複數個第四佈線之複數個第六佈線。
10‧‧‧成像元件
11‧‧‧像素
12‧‧‧電流路徑
20‧‧‧垂直驅動電路
30‧‧‧水平驅動電路
40‧‧‧控制電路
50‧‧‧行信號處理電路
59‧‧‧水平信號線
60‧‧‧輸出電路
91‧‧‧第一半導體基板
92‧‧‧第二半導體基板
93‧‧‧像素區域
94‧‧‧控制電路
95‧‧‧邏輯電路
100‧‧‧固態成像裝置
200‧‧‧第一半導體基板
201‧‧‧電極
202‧‧‧連接佈線
203‧‧‧連接佈線
204‧‧‧連接佈線
209‧‧‧佈線
210‧‧‧像素陣列
211‧‧‧光學黑區/周邊區域
212‧‧‧有效像素陣列/像素區域
221‧‧‧彩色濾光器
222‧‧‧晶片上透鏡
231‧‧‧遮光膜
232‧‧‧平坦化膜
240‧‧‧絕緣膜
250‧‧‧半導體基板
251‧‧‧前表面
252‧‧‧閘極電極
253‧‧‧N型半導體區域
254‧‧‧P型半導體區域
256‧‧‧源極/汲極區域
257‧‧‧元件分離區域
260‧‧‧層間絕緣膜
261‧‧‧導電通路
262‧‧‧導電通路
268‧‧‧開口
269‧‧‧連接佈線
270‧‧‧多層佈線層
271‧‧‧佈線
272‧‧‧佈線
273‧‧‧絕緣膜
274‧‧‧第一絕緣膜
275‧‧‧第二絕緣膜
276‧‧‧開口
277‧‧‧開口
278‧‧‧通孔
280‧‧‧接合表面佈線
290‧‧‧絕緣薄膜
299‧‧‧接合表面
300‧‧‧第二半導體基板
301‧‧‧電極
302‧‧‧連接佈線
303‧‧‧連接佈線
304‧‧‧連接佈線
309‧‧‧佈線
310‧‧‧邏輯電路
350‧‧‧半導體基板
351‧‧‧前表面
352‧‧‧閘極電極
356‧‧‧源極/汲極區域
357‧‧‧元件分離區域
360‧‧‧層間絕緣膜
361‧‧‧導電通路
363‧‧‧中間佈線
369‧‧‧連接佈線
370‧‧‧多層佈線層
371‧‧‧佈線
372‧‧‧佈線
373‧‧‧絕緣膜
374‧‧‧第一絕緣膜
375‧‧‧第二絕緣膜
376‧‧‧開口
377‧‧‧開口
378‧‧‧通孔
390‧‧‧絕緣薄膜
391‧‧‧佈線
399‧‧‧接合表面
400‧‧‧第三半導體基板
471‧‧‧佈線
FD‧‧‧浮動擴散區
M1至M4‧‧‧金屬
M11至M14‧‧‧金屬
PD‧‧‧光二極體
Tr1‧‧‧像素電晶體
Tr2‧‧‧像素電晶體
Tr11至Tr14‧‧‧金屬氧化物半導體(MOS)電晶體
圖1係繪示根據本發明之一實施例之一固態成像裝置(其係具有一成像元件之一半導體裝置之一實例)之一例示性組態的一圖式。 圖2A至圖2C係繪示根據本發明之實施例之固態成像裝置之基板之例示性劃分的圖式。 圖3係繪示根據本發明之實施例之一例示性固態成像裝置的一橫截面圖。 圖4係繪示根據本發明之實施例之一第一半導體基板之細節之一實例的一視圖。 圖5係繪示根據本發明之實施例之一第二半導體基板之細節之一實例的一視圖。 圖6A至圖8B係繪示根據本發明之實施例之一連接佈線與一佈線之間之一中間佈線之一例示性結構的視圖。 圖7A至圖7C係繪示根據本發明之實施例之佈線之一平面上之中間佈線之第一例示性形狀的圖式。 圖8A至圖8B係繪示根據本發明之實施例之佈線之平面上之中間佈線之第二例示性形狀的視圖。 圖9係繪示根據本發明之實施例之一固態成像裝置之一例示性製造方法中之一第一程序的一視圖。 圖10係繪示根據本發明之實施例之一固態成像裝置之例示性製造方法中之一第二程序的一視圖。 圖11係繪示根據本發明之實施例之一固態成像裝置之例示性製造方法中之一第三程序的一視圖。 圖12係繪示根據本發明之實施例之一固態成像裝置之例示性製造方法中之一第四程序的一視圖。 圖13係繪示根據本發明之實施例之一固態成像裝置之例示性製造方法中之一第五程序的一視圖。 圖14係繪示根據本發明之實施例之一固態成像裝置之例示性製造方法中之一第六程序的一視圖。 圖15係繪示根據本發明之實施例之一固態成像裝置之例示性製造方法中之一第七程序的一視圖。 圖16係繪示根據本發明之實施例之一固態成像裝置之例示性製造方法中之一第八程序的一視圖。 圖17係繪示根據本發明之實施例之一固態成像裝置之例示性製造方法中之一第九程序的一視圖。 圖18係根據本發明之實施例之一第一修改實例之一固態成像裝置之一橫截面圖。 圖19係根據本發明之實施例之一第二修改實例之一固態成像裝置之一橫截面圖。 圖20係根據本發明之實施例之一第三修改實例之一固態成像裝置之一橫截面圖。 圖21係根據本發明之實施例之一第四修改實例之一固態成像裝置之一橫截面圖。 圖22係根據本發明之實施例之一第五修改實例之一固態成像裝置之一橫截面圖。 圖23係根據本發明之實施例之一第六修改實例之一固態成像裝置之一橫截面圖。 圖24係根據本發明之實施例之一第七修改實例之一固態成像裝置之一橫截面圖。 圖25係根據本發明之實施例之一第八修改實例之一固態成像裝置之一橫截面圖。 圖26係根據本發明之實施例之一第九修改實例之一固態成像裝置之一橫截面圖。

Claims (20)

  1. 一種成像裝置，其包括： 一第一基板，其包含一像素陣列及一第一多層佈線層，該第一多層佈線層包含： 一第一佈線，其基於由至少一光電轉換單元產生之電荷來接收電信號；及 複數個第二佈線；及 一第二基板，其包含一第二多層佈線層及處理該等電信號之一邏輯電路，該第二多層佈線層包含： 一第三佈線，其接合至該第一佈線；及 複數個第四佈線，該複數個第四佈線之至少一者接合至該複數個第二佈線之至少一者， 其中該第二多層佈線層包含連接至該複數個第四佈線且接收一電源供應信號之至少一第五佈線，及 其中該第一佈線及該第三佈線比該複數個第二佈線、該複數個第四佈線及該至少一第五佈線更接近於該第一基板及該第二基板之邊緣。
  2. 如請求項1之成像裝置，其中該第二多層佈線層進一步包括： 複數個第六佈線，該等第六佈線之一者連接於該至少一第五佈線與該複數個第二佈線或該複數個第四佈線之一者之間。
  3. 如請求項2之成像裝置，其中該複數個第六佈線之各者之一高度及一寬度係不同的。
  4. 如請求項3之成像裝置，其中該寬度大於該高度。
  5. 如請求項4之成像裝置，其中該複數個第六佈線之各者之該寬度小於該複數個第四佈線之各者之一寬度。
  6. 如請求項2之成像裝置，其中該至少一第五佈線比該複數個第四佈線及該複數個第六佈線寬。
  7. 如請求項1之成像裝置，其中該第一佈線連接至該第一基板中之一第一導電通路，且其中該第三佈線連接至該第二基板中之一第二導電通路。
  8. 如請求項2之成像裝置，其中該第一多層佈線層進一步包括： 複數個第七佈線，其等具有連接至該複數個第二佈線之各自者之各自第一端。
  9. 如請求項8之成像裝置，其中該第一多層佈線層進一步包括： 複數個第八佈線，其等連接至該複數個第七佈線之各自第二端。
  10. 如請求項1之成像裝置，其進一步包括： 一第三基板，其接合至該第二基板，其中該第三基板包含一記憶體。
  11. 一種成像裝置，其包括： 一第一基板，其包含一第一多層佈線層，該第一多層佈線層包含： 一第一佈線，其用於將該第一基板接合至一第二基板且基於由至少一光電轉換單元產生之電荷來接收電信號； 複數個第二佈線，其等用於將該第一基板接合至該第二基板； 至少一第三佈線，其接收一電源供應信號；及 複數個第四佈線，其等將該至少一第三佈線連接至該複數個第二佈線； 其中該至少一第三佈線比該複數個第二佈線及該複數個第四佈線寬，及 其中該複數個第二佈線、該至少一第三佈線及該複數個第四佈線定位成比該第一佈線更接近於一像素區域之至少一部分。
  12. 如請求項11之成像裝置，其進一步包括： 該第二基板，其包含一第二多層佈線層及處理該等電信號之一邏輯電路，其中該第二多層佈線層包含： 一第五佈線，其接合至該第一佈線；及 複數個第六佈線，其等接合至該複數個第二佈線，其中該複數個第二佈線、該至少一第三佈線及該複數個第四佈線與該像素區域之該部分重疊。
  13. 如請求項12之成像裝置，其中該第二多層佈線層進一步包括： 複數個第七佈線，其等定位於不同於該複數個第六佈線之該第二多層佈線層中之一位階處；及 複數個第八佈線，其等連接於該複數個第七佈線與該複數個第六佈線之間。
  14. 如請求項13之成像裝置，其中該複數個第七佈線比該複數個第八佈線寬。
  15. 如請求項12之成像裝置，其中該第五佈線及該第一佈線比該複數個第二佈線及該複數個第六佈線更接近於該第一基板及該第二基板之邊緣。
  16. 如請求項12之成像裝置，其中該第一佈線連接至一第一導電通路，且該第五佈線連接至一第二導電通路。
  17. 如請求項12之成像裝置，其進一步包括： 一第三基板，其接合至該第二基板，其中該第三基板包含一記憶體。
  18. 一種成像裝置，其包括： 一第一基板，其包含一像素陣列及一第一多層佈線層，該第一多層佈線層包含： 一第一佈線，其基於由至少一光電轉換單元產生之電荷來接收電信號；及 複數個第二佈線；及 一第二基板，其包含一第二多層佈線層及處理該等電信號之一邏輯電路，該第二多層佈線層包含： 一第三佈線，其接合至該第一佈線；及 複數個第四佈線，其等接合至該複數個第二佈線， 其中該第一佈線及該第三佈線比該複數個第二佈線、該複數個第四佈線及至少一第五佈線更接近於該第一基板及該第二基板之邊緣，及 其中在一平面圖中，該複數個第四佈線及該複數個第二佈線與該像素陣列之一像素區域之至少一部分重疊。
  19. 如請求項18之成像裝置，其中該第二多層佈線層包含連接至該複數個第四佈線之至少一第五佈線，其中該至少一第五佈線接收一電源供應信號。
  20. 如請求項19之成像裝置，其中該第二基板包含將該至少一第五佈線連接至該複數個第四佈線之複數個第六佈線。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825846B (zh) * 2022-07-13 2023-12-11 力成科技股份有限公司 封裝結構及其製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019004276A1 (en) 2017-06-29 2019-01-03 Sony Semiconductor Solutions Corporation BACKLIT IMAGEER LINKED TO A SLICER
CN113574973A (zh) * 2019-03-28 2021-10-29 住友电气工业株式会社 印刷布线板和印刷布线板的制造方法
KR20210137269A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 이미지 센서 칩
KR20220033130A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 이미지 센서
JP2023079055A (ja) * 2021-11-26 2023-06-07 キヤノン株式会社 光電変換装置、光電変換システム、移動体、および、光電変換装置の設計方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5493316B2 (ja) * 2008-01-17 2014-05-14 ソニー株式会社 固体撮像装置およびその製造方法
JP4835710B2 (ja) * 2009-03-17 2011-12-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
CN102668081B (zh) * 2009-12-26 2016-02-03 佳能株式会社 固态图像拾取装置和图像拾取系统
JP5685898B2 (ja) 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP5853351B2 (ja) * 2010-03-25 2016-02-09 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP2012064709A (ja) 2010-09-15 2012-03-29 Sony Corp 固体撮像装置及び電子機器
JP5696513B2 (ja) 2011-02-08 2015-04-08 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP6127360B2 (ja) 2011-09-27 2017-05-17 ソニー株式会社 半導体装置および半導体装置の製造方法
KR101762295B1 (ko) * 2012-02-10 2017-08-04 (주)바이오니아 생체시료의 자동 분석 장치 및 방법
US8957358B2 (en) * 2012-04-27 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US9465383B2 (en) * 2013-06-27 2016-10-11 Asm Technology Singapore Pte Ltd Apparatus and method of using an imaging device for adjustment of at least one handling device for handling semiconductor components
JP2015041677A (ja) * 2013-08-21 2015-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015119154A (ja) * 2013-12-20 2015-06-25 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、及び電子機器
KR102177702B1 (ko) * 2014-02-03 2020-11-11 삼성전자주식회사 비아 플러그를 갖는 비아 구조체 및 반도체 소자
JP2015195235A (ja) * 2014-03-31 2015-11-05 ソニー株式会社 固体撮像素子、電子機器、および撮像方法
JP6245474B2 (ja) 2014-04-21 2017-12-13 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、並びに、電子機器
US9881956B2 (en) * 2016-05-06 2018-01-30 International Business Machines Corporation Heterogeneous integration using wafer-to-wafer stacking with die size adjustment
JP6963873B2 (ja) * 2017-05-26 2021-11-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法および電子機器
WO2019004276A1 (en) 2017-06-29 2019-01-03 Sony Semiconductor Solutions Corporation BACKLIT IMAGEER LINKED TO A SLICER

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825846B (zh) * 2022-07-13 2023-12-11 力成科技股份有限公司 封裝結構及其製造方法

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