JPH0410642A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0410642A JPH0410642A JP11349290A JP11349290A JPH0410642A JP H0410642 A JPH0410642 A JP H0410642A JP 11349290 A JP11349290 A JP 11349290A JP 11349290 A JP11349290 A JP 11349290A JP H0410642 A JPH0410642 A JP H0410642A
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- silicon nitride
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- 239000004065 semiconductor Substances 0.000 title claims description 32
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- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 15
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
C概 要〕
安定した高抵抗を具備する半導体装置及びその製造方法
に関し、 容易に実施することが可能な工程の実施により、その構
造を変更させた半導体装置及びその製造方法の提供を目
的とし、 〔1〕第1の導電膜の第2の導電膜とコンタクトする面
以外のすべての表面が、前記第1の導電膜が酸化される
のを防止する被膜によって被覆される構造を有するよう
構成し、 (2)請求項1記載の半導体装置の製造方法において、
前記第1の導電膜形成の前に前記第1の導電膜の酸化を
防止する被膜を形成する工程と、前記第1の導電膜形成
の後に前記第1の導電膜の酸化を防止する被膜を前記第
1の導電膜の全表面に形成する工程とを含むよう構成す
る。
に関し、 容易に実施することが可能な工程の実施により、その構
造を変更させた半導体装置及びその製造方法の提供を目
的とし、 〔1〕第1の導電膜の第2の導電膜とコンタクトする面
以外のすべての表面が、前記第1の導電膜が酸化される
のを防止する被膜によって被覆される構造を有するよう
構成し、 (2)請求項1記載の半導体装置の製造方法において、
前記第1の導電膜形成の前に前記第1の導電膜の酸化を
防止する被膜を形成する工程と、前記第1の導電膜形成
の後に前記第1の導電膜の酸化を防止する被膜を前記第
1の導電膜の全表面に形成する工程とを含むよう構成す
る。
本発明は、安定した高抵抗を具備する半導体装一
りり0□
置及びその製造方法に関するものである。
近年の半導体装置の微細化に伴い、半導体装置の高抵抗
の導電膜の抵抗値が製造工程における加熱処理によって
高くなっている。このため一定の値に安定させることが
必要なスタティック・ラム(以下、SRAMと略称する
)のフリップ・フロップに流れるセル電流が変動してい
る。
の導電膜の抵抗値が製造工程における加熱処理によって
高くなっている。このため一定の値に安定させることが
必要なスタティック・ラム(以下、SRAMと略称する
)のフリップ・フロップに流れるセル電流が変動してい
る。
以上のような状況から半導体装置の高抵抗の導電膜の抵
抗値を一定に維持することが可能な半導体装置が要望さ
れている。
抗値を一定に維持することが可能な半導体装置が要望さ
れている。
これらのデー1〜電極13と第1の導電膜14の表面は
層間絶縁膜15で被覆されており、この層間絶縁膜15
の表面に形成されている第2の導電膜17と第1の導電
膜14とは、この層間絶縁膜15に設けられている開口
窓15aを介して接続されている。
層間絶縁膜15で被覆されており、この層間絶縁膜15
の表面に形成されている第2の導電膜17と第1の導電
膜14とは、この層間絶縁膜15に設けられている開口
窓15aを介して接続されている。
このような構造のSRAMをその後の製造工程中におい
て加熱すると、微細化したこの第2の導電膜17が加熱
により酸化されてその抵抗値が高くなるため、SRAM
のフリップ・フロップに流れるセル電流の値が低下して
いる。
て加熱すると、微細化したこの第2の導電膜17が加熱
により酸化されてその抵抗値が高くなるため、SRAM
のフリップ・フロップに流れるセル電流の値が低下して
いる。
〔従来の技術]
従来の半導体装置の構造をSRAMの場合について第3
図により詳細に説明する。
図により詳細に説明する。
従来のSRAMの構造は第3図に示すように、フィール
ド酸化膜11aによって画定された素子形成領域におい
て、ゲート酸化膜12を介してゲート電極13が設けら
れており、第1の導電膜14はゲート酸化膜12に設け
られている開口窓12aを介して半導体基板11と接続
されている。
ド酸化膜11aによって画定された素子形成領域におい
て、ゲート酸化膜12を介してゲート電極13が設けら
れており、第1の導電膜14はゲート酸化膜12に設け
られている開口窓12aを介して半導体基板11と接続
されている。
〔発明が解決しようとする課題]
以上説明した従来の半導体装置においては、製造工程中
における加熱により、微細化した導電膜の抵抗値が高く
なるため、一定の値に安定させることが必要なSRAM
のフリップ・フロップに流れるセル電流値が低下すると
いう問題点があった。
における加熱により、微細化した導電膜の抵抗値が高く
なるため、一定の値に安定させることが必要なSRAM
のフリップ・フロップに流れるセル電流値が低下すると
いう問題点があった。
本発明は以上のような状況から、容易に実施することが
可能な工程の実施により、その構造を変更させた半導体
装置及びその製造方法の提供を目的としたものである。
可能な工程の実施により、その構造を変更させた半導体
装置及びその製造方法の提供を目的としたものである。
本発明の半導体装置は、第1の導電膜の第2の導電膜と
コンタクトする面以外のすべての表面が、この第1の導
電膜が酸化されるのを防止する被膜によって被覆される
構造を有するよう構成し、本発明の半導体装置の製造方
法は、請求項1記載の半導体装置の製造方法において、
この第1の導電膜形成の前にこの第1の導電膜の酸化を
防止する被膜を形成する工程と、この第1の導電膜形成
の後にこの第1の導電膜の酸化を防止する被膜をこの第
1の導電膜の全表面に形成する工程とを含むよう構成す
る。
コンタクトする面以外のすべての表面が、この第1の導
電膜が酸化されるのを防止する被膜によって被覆される
構造を有するよう構成し、本発明の半導体装置の製造方
法は、請求項1記載の半導体装置の製造方法において、
この第1の導電膜形成の前にこの第1の導電膜の酸化を
防止する被膜を形成する工程と、この第1の導電膜形成
の後にこの第1の導電膜の酸化を防止する被膜をこの第
1の導電膜の全表面に形成する工程とを含むよう構成す
る。
即ち本発明においては、第1の導電膜とコンタクトする
面以外の高抵抗値を有する第2の導電膜の全表面を、こ
の第2の導電膜の酸化を防止する被膜で被覆しているの
で、製造工程中において高温に曝されることがあっても
、この高抵抗値を有する第2の導電膜が酸化されないの
で、抵抗値が変化しなくなり、SRAMのフリップ・フ
ロップに流れるセル電流値が低下することがなくなる。
面以外の高抵抗値を有する第2の導電膜の全表面を、こ
の第2の導電膜の酸化を防止する被膜で被覆しているの
で、製造工程中において高温に曝されることがあっても
、この高抵抗値を有する第2の導電膜が酸化されないの
で、抵抗値が変化しなくなり、SRAMのフリップ・フ
ロップに流れるセル電流値が低下することがなくなる。
以下、第1図によりSRAMの場合について本発明によ
る一実施例の半導体装置の構造を、第2圓により本発明
による一実施例の半導体装置の製造方法を工程順に説明
する。
る一実施例の半導体装置の構造を、第2圓により本発明
による一実施例の半導体装置の製造方法を工程順に説明
する。
本発明のSRAMの構造は第1図に示すように、フィー
ルド酸化膜1aによって画定された素子形成領域におい
て、熱酸化膜からなるゲート酸化膜2を介してゲート電
極3が設けられており、第1の導電膜4はゲート酸化膜
2に設けられている開口窓2aを介して半導体基板1と
接続されている。
ルド酸化膜1aによって画定された素子形成領域におい
て、熱酸化膜からなるゲート酸化膜2を介してゲート電
極3が設けられており、第1の導電膜4はゲート酸化膜
2に設けられている開口窓2aを介して半導体基板1と
接続されている。
本実施例においてはデー1〜電極3及び第1の導電膜4
はシリサイドで形成されている。
はシリサイドで形成されている。
これらのゲート電極3と第1の導電膜4の表面はシリコ
ン酸化膜からなる層間絶縁膜5で被覆されており、この
層間絶縁膜5の表面にはシリコン窒化膜6が形成さ、れ
、このシリコン窒化膜6の表面に形成されている高抵抗
のポリシリコンの第2の導電膜7と第1の導電膜4とは
、このシリコン窒化膜6に設けられている開口窓6aと
層間絶縁膜5に設けられている開口窓5aを介して接続
されている。
ン酸化膜からなる層間絶縁膜5で被覆されており、この
層間絶縁膜5の表面にはシリコン窒化膜6が形成さ、れ
、このシリコン窒化膜6の表面に形成されている高抵抗
のポリシリコンの第2の導電膜7と第1の導電膜4とは
、このシリコン窒化膜6に設けられている開口窓6aと
層間絶縁膜5に設けられている開口窓5aを介して接続
されている。
この第2の導電膜7は更にシリコン窒化膜8によって全
表面が被覆されている。
表面が被覆されている。
このように第2の導電膜7は下面、上面及び側面のすべ
ての表面がシリコン窒化膜によって被覆されているので
、製造工程中において加熱されて高温に曝されることが
あっても、酸化されないので第2の導電膜7の抵抗値は
変動せず、したがってSR,AMのフリップ・フロップ
に流れるセル電流値を一定に維持することが可能となる
。
ての表面がシリコン窒化膜によって被覆されているので
、製造工程中において加熱されて高温に曝されることが
あっても、酸化されないので第2の導電膜7の抵抗値は
変動せず、したがってSR,AMのフリップ・フロップ
に流れるセル電流値を一定に維持することが可能となる
。
本発明による一実施例の半導体装置の製造方法を第2図
により工程順に説明する。
により工程順に説明する。
先ず第2図(a)に示すように、半導体基板1の表面に
素子、形成領域を画定するフィールド酸化膜1aを形成
し、この素子形成領域に熱酸化によりゲート酸化膜2を
形成する。
素子、形成領域を画定するフィールド酸化膜1aを形成
し、この素子形成領域に熱酸化によりゲート酸化膜2を
形成する。
つぎに第2図(b)に示すように、第1の導電膜4と半
導体基板1とを接続する開口窓2aをゲート酸化膜2に
設け、ゲート酸化膜2を介してゲート電極3を形成し、
この開口窓2a内で第1の導電膜4と半導体基板1とを
接続する。
導体基板1とを接続する開口窓2aをゲート酸化膜2に
設け、ゲート酸化膜2を介してゲート電極3を形成し、
この開口窓2a内で第1の導電膜4と半導体基板1とを
接続する。
ついで、第2図(C)に示すように、このゲート電極3
及び第1の導電膜4の表面にシリコン酸化膜からなる層
間絶縁膜5を形成する。
及び第1の導電膜4の表面にシリコン酸化膜からなる層
間絶縁膜5を形成する。
更に第2図(d)に示すように、その表面にシリコン窒
化膜6を形成し、第1の導電膜4と第2の導電膜7とを
接続する開口窓6aと開口窓5aとを形成する。
化膜6を形成し、第1の導電膜4と第2の導電膜7とを
接続する開口窓6aと開口窓5aとを形成する。
その後シリコン窒化膜6の全表面に第2の導電膜7を形
成して第2図(e)に示すように、パターニングする。
成して第2図(e)に示すように、パターニングする。
最後に第2図(f)に示すように、その全表面にシリコ
ン窒化膜8を形成する。
ン窒化膜8を形成する。
このように第2の導電膜7の第1の導電膜4とのコンタ
クト面以外の全表面を、酸化を防止するシリコン窒化膜
6及びシリコン窒化膜8で被覆しているので、製造工程
中において高温に曝されることがあっても、この第2の
導電膜が酸化されないので、抵抗値が変化しなくなり、
SRAMのフリップ・フロップに流れるセル電流値を一
定にすることが可能となる。
クト面以外の全表面を、酸化を防止するシリコン窒化膜
6及びシリコン窒化膜8で被覆しているので、製造工程
中において高温に曝されることがあっても、この第2の
導電膜が酸化されないので、抵抗値が変化しなくなり、
SRAMのフリップ・フロップに流れるセル電流値を一
定にすることが可能となる。
以上の説明から明らかなように本発明によれば、極めて
容易に実施することが可能な半導体装置の製造工程の変
更により、高抵抗値を有する導電膜の抵抗値が変動しな
くなり、SRAMのフリップ・フロップに流れるセル電
流値を一定に維持することが可能となる利点があり、著
しい信顛性向上の効果が期待できる半導体装置の提供が
可能である。
容易に実施することが可能な半導体装置の製造工程の変
更により、高抵抗値を有する導電膜の抵抗値が変動しな
くなり、SRAMのフリップ・フロップに流れるセル電
流値を一定に維持することが可能となる利点があり、著
しい信顛性向上の効果が期待できる半導体装置の提供が
可能である。
第1図は本発明による一実施例の半導体装置の構造を示
す側断面図、 第2図は本発明による一実施例の半導体装置の製造方法
を工程順に示ず側断面図、 第3図は従来の半導体装置の構造を示す側断面図、であ
る。 図において、 lは半導体基板、 1aはフィールド酸化膜、 2はゲート酸化膜、 2aは開口窓、 3はゲート電極、 4は第1の導電膜、 5は層間絶縁膜、 5aは開口窓、 6はシリコン窒化膜、 6aは開口窓、 7は第2の導電膜、 8はシリコン窒化膜、 を示す。 鄭 翳 目 懲 回
す側断面図、 第2図は本発明による一実施例の半導体装置の製造方法
を工程順に示ず側断面図、 第3図は従来の半導体装置の構造を示す側断面図、であ
る。 図において、 lは半導体基板、 1aはフィールド酸化膜、 2はゲート酸化膜、 2aは開口窓、 3はゲート電極、 4は第1の導電膜、 5は層間絶縁膜、 5aは開口窓、 6はシリコン窒化膜、 6aは開口窓、 7は第2の導電膜、 8はシリコン窒化膜、 を示す。 鄭 翳 目 懲 回
Claims (1)
- 【特許請求の範囲】 〔1〕第2の導電膜(7)の第1の導電膜(4)とコン
タクトする面以外のすべての表面が、前記第2の導電膜
(7)が酸化されるのを防止する被膜(6、8)によっ
て被覆される構造を有することを特徴とする半導体装置
。 〔2〕請求項1記載の半導体装置の製造方法において、 前記第2の導電膜(7)形成の前に前記第2の導電膜(
7)の酸化を防止する被膜(6)を形成する工程と、 前記第2の導電膜(7)形成の後に前記第2の導電膜(
7)の酸化を防止する被膜(8)を前記第2の導電膜(
7)の全表面に形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11349290A JPH0410642A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11349290A JPH0410642A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0410642A true JPH0410642A (ja) | 1992-01-14 |
Family
ID=14613679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11349290A Pending JPH0410642A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0410642A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100434187B1 (ko) * | 2001-08-18 | 2004-06-04 | 삼성전자주식회사 | 반도체 장치의 절연막 패턴 형성 방법 |
US7265051B2 (en) | 2000-09-20 | 2007-09-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
-
1990
- 1990-04-27 JP JP11349290A patent/JPH0410642A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7265051B2 (en) | 2000-09-20 | 2007-09-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
KR100434187B1 (ko) * | 2001-08-18 | 2004-06-04 | 삼성전자주식회사 | 반도체 장치의 절연막 패턴 형성 방법 |
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