KR20200122984A - 플라스마 처리 방법 - Google Patents

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Abstract

본 발명은, 이와 같은 과제를 감안해서 이루어진 것이며, 폴리실리콘막의 마스크층을 형성하는 플라스마 처리 방법에 있어서, 에칭 형상 이상을 억제할 수 있는 플라스마 처리 방법을 제공한다.
본 발명은, 폴리실리콘막을 플라스마 에칭하는 플라스마 처리 방법에 있어서, 할로겐 가스와 플루오로카본 가스와 산소 가스와 황화카르보닐 가스의 혼합 가스를 이용해서 상기 폴리실리콘막을 플라스마 에칭하는 것을 특징으로 한다.

Description

플라스마 처리 방법
본 발명은, 반도체 제조에 관한 플라스마를 이용한 드라이에칭 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 또는 3D-NAND 플래시 메모리는, 고집적화에 수반하여, 깊은 구멍 형상 또는 깊은 홈 형상이 형성되는 경우가 있고, 이 형성에는 플라스마를 이용한 드라이에칭이 이용된다.
종래, 구멍 또는 홈 형상을 형성하기 위해서는 포토레지스트막이 마스크층으로서 이용되어 왔지만, 구멍 또는 홈 형상이 깊어짐에 따라, 포토레지스트막에서는, 드라이에칭 중에 소실되어 버려서, 원하는 형상이 얻어지지 않는다. 이 때문에, 드라이에칭 내성이 있는 폴리실리콘막을 마스크층으로 하여 깊은 구멍 형상 또는 깊은 홈 형상을 드라이에칭에 의해 형성한다. 또한, 깊은 구멍 형상 또는 깊은 홈 형상을 형성할 때의 마스크층은, 드라이에칭 중에 소실되어 버리지 않도록 후막(厚膜)화되고, 이 마스크층에 대해서도 깊은 구멍 형상 또는 깊은 홈 형상을 드라이에칭에 의해 형성한다.
깊은 홈을 실리콘 기판에 형성하는 플라스마 에칭 방법으로서 특허문헌 1에는, 실리콘 기판에 소밀(疏密) 패턴을 포함하는 트렌치 아이솔레이션 구조를 형성하는 플라스마 에칭 방법에 있어서, HBr 가스를 주체로 하고, O2 가스와, CO2 가스나 SO2 가스 등의 O2 가스와 서로 다른 산소 함유 가스를 첨가한 혼합 가스를 이용하는 플라스마 에칭 방법이 개시되어 있다.
일본 특개2015-050229공보
패턴의 개구 치수에 대한 에칭 깊이의 비를 나타내는 애스펙트비(Aspect Ratio : A/R)는, DRAM(Dynamic Random Access Memory) 또는 3D-NAND 플래시 메모리의 고집적화에 수반하여, 마스크층에 대해서도 애스펙트비가 20 이상인 깊은 구멍 형상 또는 깊은 홈 형상의 형성이 필요하게 되었다. 종래 기술에서는, 예를 들면, 고애스펙트비의 폴리실리콘막의 마스크층을 특허문헌 1에 개시된 방법으로 에칭했을 경우, 개구 치수가 넓어지도록 에칭되어 버린다.
이 때문에, 인접하는 패턴이 이어지는 등의 에칭 형상 이상이 발생한다. 또한, 개구 치수가 넓어지지 않도록 데포지션(deposition)막 등으로 보호하면서 에칭을 행했을 경우, 에칭 도중에 에칭 스톱이 발생해서 원하는 깊은 구멍 형상 또는 깊은 홈 형상을 형성할 수 없다.
그래서 본 발명은, 이와 같은 과제를 감안해서 이루어진 것이며, 폴리실리콘막의 마스크층을 형성하는 플라스마 처리 방법에 있어서, 에칭 형상 이상을 억제할 수 있는 플라스마 처리 방법을 제공한다.
본 발명은, 폴리실리콘막을 플라스마 에칭하는 플라스마 처리 방법에 있어서, 할로겐 가스와 플루오로카본 가스와 산소 가스와 황화카르보닐 가스의 혼합 가스를 이용해서 상기 폴리실리콘막을 플라스마 에칭하는 것을 특징으로 한다.
본 발명에 의해, 폴리실리콘막의 마스크층을 형성하는 플라스마 처리 방법에 있어서, 에칭 형상 이상을 억제할 수 있다.
도 1은 일 실시예를 실시하기 위하여 이용한 플라스마 에칭 장치의 종단면도.
도 2는 DRAM 소자부의 마스크층 에칭 전의 모식도.
도 3은 폴리실리콘막(205)을 플라스마 에칭 처리한 후의 모식도.
도 4는 형상 이상을 나타내는 모식도.
도 5는 가스 전체량에 대한 COS 가스의 유량비와 에칭 깊이의 관계 및 가스 전체량에 대한 COS 가스의 유량비와 개구 치수의 관계를 나타내는 도면.
도 6은 바이어스 전력과 에칭 깊이의 관계를 나타내는 도면.
도 7은 보잉 치수의 정의를 나타내는 도면과 듀티비와 보잉 치수의 관계를 나타내는 도면.
도 8은 처리 압력과 에칭 깊이의 관계 및 처리 압력과 보잉 치수의 관계를 나타내는 도면.
도 9는 스테이지 온도(시료대 온도)와 에칭 깊이의 관계를 나타내는 도면.
이하, 본 발명을 도 1 내지 도 9에 의해 설명한다. 도 1은, 평행 평판형의 유자장(有磁場) VHF 드라이에칭 장치의 종단면도이다. 이 드라이에칭 장치에 있어서의 진공 용기는, 플라스마 처리실로서의 에칭 챔버(106)와, VHF 방사 안테나(111)와 진공 펌프 및 압력 제어 밸브(모두 도 1에는 미기재)를 구비하고 있다.
에칭용의 가스는, 매스 플로 컨트롤러(Mass Flow Controller : MFC) 및 스톱 밸브(모두 도 1에는 미기재)를 통과 후, 가스 도입구 A(107)와 가스 도입구 B(109)를 통해서, 샤워 플레이트(112)의 동심원 형상으로 각각 에칭 챔버(106) 내에 도입된다. 그리고 장치 하부에 설치된 배기구로부터 터보 분자 펌프 및 드라이 펌프(모두 도 1에는 미기재)에 의해 배기된다. 이와 같이 도입된 가스는, 플라스마 발생 수단에 의해 조사된 전자파의 에너지에 의해 해리되어 플라스마가 생성 및 유지된다.
플라스마의 발생 수단은, 200MHz의 VHF파의 소스용 전원(101)과, 소스 전자파용 정합기(102), 전자석 A(104), 전자석 B(105)로 이루어지는 자장 발생 수단을 갖고 있다. 이들 두 전자석을 이용해서 플라스마 생성 분포를 균일화시킨다. 발생 자장은, 샤워 플레이트(112) 근방에서 10mT 이하이다.
시료의 웨이퍼(113)를 설치하는 시료대의 웨이퍼 스테이지(116)는, 웨이퍼(113)의 재치(載置)면의 외주측 및 측벽을 덮어서 배치된 링 형상의 포커스링(114)과 서셉터(115)를 구비하고, 복수의 스테이지 온도 제어 수단(121) 등을 이용해서 웨이퍼 스테이지(116)의 복수 부분을 서로 다른 소정의 온도로 제어하는 것이 가능하다.
웨이퍼 스테이지(116)에는, 플라스마 중으로부터 웨이퍼(113)에 이온을 인입하고, 그 이온 에너지를 제어하기 위한 4MHz의 RF 바이어스 전원(119)과, RF 바이어스 정합기(117)가 접속되어 있다. RF 바이어스 전원(119)은, 12인치 직경의 피처리물에 대하여, 연속 정현파 시 상당으로 적어도 100W 정도로부터 최대 전력 6kW 정도로 출력할 수 있다. 또한, 플라스마를 투과하는 바이어스 전류의 VHF 방사 안테나(111)에의 비율을 제어하는 바이어스 경로 제어 기구(120)를 구비하고 있어, 플라스마의 분포를 보다 고정밀도로 제어하는 것이 가능하다.
다음으로 전술한 도 1에 나타내는 에칭 장치를 이용해서 본 발명을 적용하는 반도체 웨이퍼의 단면 구조를 도 2에 나타낸다. 웨이퍼 기판(201)(Si) 상에 실리콘질화막(202)(SiN)과 실리콘산화막(203)(SiO2)과 실리콘질화막(204)(SiN)과 폴리실리콘막(205)(Poly-Si)과 실리콘산화막(206)(SiO2)이 밑으로부터 순서대로 성막되어 있다. 또, 폴리실리콘막(205)(Poly-Si)의 두께는, 500∼1500㎚의 두께이고, 실리콘산화막(206)(SiO2)의 두께는 150∼300㎚의 두께이다.
다음으로 도 2에 나타내는 구조의 반도체 웨이퍼의 에칭 처리에 대하여 설명한다.
최초로 도 2에 나타내는 바와 같이 패턴이 노광된 포토레지스트막(도시하지 않음)을 마스크로 하여 반사 방지막(도시하지 않음) 및 실리콘산화막(206)에 에칭에 의해 패턴을 전사한다. 다음으로 포토레지스트막 및 반사 방지막을 애싱에 의해 제거한다.
계속해서 도 3에 나타내는 바와 같이 실리콘산화막(206)을 마스크로 하여 폴리실리콘막(205)을 에칭한다. 최초로 비교예로서 Cl2 가스와 O2 가스의 혼합 가스에 더하여 플루오로카본 가스의 CHF3 가스를 사용한 경우에 대하여 설명한다. 각 가스종의 경향은, 이하와 같다.
우선, 가스 전체 유량에 대해서 Cl2 가스의 유량의 비율이 높으면 Cl 라디칼의 공급이 과잉으로 되고, 도 4의 (a)에 나타내는 바와 같이 폴리실리콘막(205)에 사이드 에칭(401)이나 보잉(402)이 발생한다. 또한, Cl2 가스의 유량의 비율이 낮으면 도 4의 (b)에 나타내는 바와 같이 에칭이 진행되지 않고 에칭 스톱(403)으로 된다. 다음으로 가스 전체 유량에 대해서 CHF3 가스의 유량의 비율이 높으면 도 4의 (c)에 나타내는 바와 같이 마스크층인 실리콘산화막(206)이 에칭됨에 의해, 마스크층이 후퇴하고, 에칭이 진행됨에 따라서 개구부 확대(404)가 발생해 버린다.
또한, CHF3 가스는, 폴리실리콘에 대해서 CF계 중합막으로서 퇴적한다. 이 퇴적에 의해 폴리실리콘 측면이 보호되고, 사이드 에칭(401)이나 보잉(402)을 억제할 수 있지만, 이 퇴적량이 너무 많으면 에칭이 진행되지 않게 되고, 에칭 스톱(403)이 발생한다. 또한, CHF3 가스의 유량의 비율이 낮으면 중합막의 퇴적에 의한 폴리실리콘 측벽의 보호가 약해지고, 사이드 에칭(401)이나 보잉(402)이 발생한다.
다음으로 가스 전체량에 대해서 산소 가스(O2)의 비율이 높으면 폴리실리콘 표면이 산화됨에 의해, 사이드 에칭(401)이나 보잉(402)을 억제할 수 있지만, 산화량이 너무 많으면 에칭이 진행되지 않게 되고, 에칭 스톱(403)이 발생한다. 또한, 산소 가스(O2)의 비율이 낮으면 폴리실리콘 표면의 산화가 약해지고, 사이드 에칭(401)이나 보잉(402)이 발생한다.
또한, 전술한 바와 같이 디바이스의 고집적화에 수반하는 20 이상의 고애스펙트비의 마스크층에 깊은 구멍 형상 또는 깊은 홈 형상을 형성하기 위하여 특허문헌 1에 개시된 에칭 방법을 이용했을 경우, 에칭의 진행과 함께 개구 치수가 확대되어 버리는 문제(404)가 발생해 버린다. 그래서 본 발명에서는, 할로겐 가스와 플루오로카본 가스와 산소 가스와 황화카르보닐 가스의 혼합 가스를 이용하는 것으로 했다. 또한, 황화카르보닐 가스(COS)의 효과는 이하와 같다.
COS 가스는, 플라스마 중에서 CO와 S로 해리한다. 가스 전체 유량에 대해서 COS 가스의 유량의 비율이 낮으면 해리한 CO가 CHF3에 의해 형성된 CF계 중합막을 COF나 COF2로서 표면으로부터 제거함에 의해 에칭이 진행되어, 에칭 스톱(403)이 억제된다. 또한, 산소 가스(O2)에 의한 산화에 의해 형성된 폴리실리콘 표면의 산화막을 CO2로서 표면으로부터 제거함에 의해, 마찬가지로 에칭이 진행되어, 에칭 스톱(403)이 억제된다.
또한 황화카르보닐 가스(COS)의 유량의 비율이 높으면 해리한 S가 C-F 결합보다도 결합 에너지가 큰 강고한 C-S 결합으로서 CF계 중합막에 형성되고, 사이드 에칭(401)이나 보잉(402)이 억제된다. 또한, COS 가스는, 할로겐 원자를 포함하고 있지 않기 때문에, 마스크층의 실리콘산화막(206)의 에칭 레이트가 느리고, 마스크층의 후퇴에 의한 개구부의 확대(404)를 억제하면서 에칭을 진행시키는 것이 가능하게 된다.
한편, 황화카르보닐 가스(COS)의 유량의 비율이 너무 높으면 C-S 결합을 포함한 중합막의 퇴적량이 많아짐에 의해, 에칭이 진행되지 않게 되고, 에칭 스톱(403)이 발생한다. 도 5는, 가스 전체량에 대한 COS 가스의 유량비에 있어서의 에칭 깊이(501) 및 개구 치수(502)의 의존성을 나타내고 있다. 여기에서 에칭 깊이는 에칭의 진행 정도를 나타내고 있다. 또, 에칭 처리 시간은 모든 조건에 있어서 일정한 것으로 한다.
도 5에 나타내는 바와 같이 가스 전체 유량에 대한 COS 가스의 유량 비율이 0%, 즉 COS 가스의 유량이 0ml/min일 경우, 개구 치수가 27㎚ 정도인 것에 대해서 에칭 깊이는 340㎚ 정도였다. 다음으로 COS 가스의 유량 비율이 15%일 경우, 0%와 비교해서 개구 치수가 38㎚ 정도로 되어 확대되었지만, 에칭 깊이는 600㎚ 정도로 되어 에칭이 진행되어 있다. 또한 COS 가스의 유량 비율이 25%일 경우, 개구 치수는 27㎚ 정도로 0%와 같은 개구 치수가 얻어져 있는 것에 대해서 에칭 깊이는 520㎚ 정도로 되고, 15%일 때와 비교해도 어느 정도 에칭이 진행되어 있다.
다음으로 COS 가스의 유량 비율이 35%일 경우, 개구 치수는 27㎚ 정도, 에칭 깊이는 360㎚ 정도로 되고, 25%의 경우와 비교해서 에칭의 진행이 느려져 있다. 이로부터 개구 치수를 확대시키지 않고 에칭을 진행시키기 위해서는 가스 전체량에 대한 COS 가스의 유량 비율을 15∼35%의 범위 내의 유량 비율로 하는 것이 바람직한 것을 알 수 있다. 이 때문에, 본 실시예에서는, Cl2 가스의 유량을 20ml/min, CHF3 가스의 유량을 75ml/min, O2 가스의 유량을 65ml/min, COS 가스의 유량을 47ml/min으로 했다.
또한, 상기한 가스 유량에 더하여 바이어스 전원과 바이어스의 온오프를 밀리초 오더로 주기적으로 반복하는 Time Modulation 바이어스(이하, TM 바이어스라 한다)를 제어함에 의해서 더 고정밀도로 에칭 형상을 제어할 수 있다. 여기에서 TM 바이어스의 온 기간의 1주기에 대한 비율을 듀티비로 한다. 또한, TM 바이어스는, 펄스 변조된 고주파 전력을 시료대에 공급하는 것으로 한다.
도 6은, 바이어스 전력과 에칭 깊이의 관계를 나타내고 있다. 여기에서 각 바이어스 전력에 있어서, 바이어스 전력과 듀티비의 곱이 일정하게 되도록 각 바이어스 전력에 있어서의 듀티비를 설정했다. 도 6에 나타내는 바와 같이 바이어스 전력 2000W 이하에 있어서는, 에칭 깊이가 얕아져 가는 것을 알 수 있다. 이 결과로부터 에칭의 진행을 단시간에 진행하기 위해서는 바이어스 전원의 전력 설정은 2000W 이상으로 하는 것이 바람직하다. 또한, 이때, 4MHz의 2000W에 있어서의 정현파의 피크 간 전압(Vpp)이 1800V이기 때문에, 바이어스의 주파수가 서로 다른 경우는, 이 Vpp가 1800V 이상으로 되는 전원 전력, 또는 직접 Vpp가 1800V 이상으로 되도록 제어함에 의해 조정할 수 있다.
TM 바이어스는, 온 기간의 이온의 수직입사성과 오프 기간의 반응성의 퇴적성을 효과적으로 이용함에 의해 원하는 가공 형상을 얻을 수 있다. 도 7의 (b)는, 듀티비와 보잉 치수의 관계를 나타내고 있다. 여기에서 보잉 치수란, 도 7의 (a)에 나타낸 바와 같이 간극 입구로부터 50㎚ 밑의 치수(a)로부터 간극 입구 치수(b)를 뺀 치수로 했다.
도 7의 (b)에 나타내는 바와 같이 듀티비가 40% 이상으로 되면 보잉 치수가 양의 값으로 되고, 보잉(402)이 발생하고 있는 것을 나타내고 있다. 이것은 듀티비가 40% 이상에서는 폴리실리콘 표면에의 CF계 중합막의 퇴적이 적어지고, 사이드 에칭(401)이나 보잉(402)이 진행되어 버린다. 한편, 듀티비가 10% 이하로 되면 이온의 공급량이 적어지고, 에칭의 진행이 느려진다. 이 때문에, TM 바이어스의 듀티비는 10∼40%로 설정하는 것이 바람직하다. 이와 같은 듀티비로 설정함에 의해, 개구 치수 확대(404), 사이드 에칭(401) 및 보잉(402) 억제가 가능하게 된다.
다음으로 처리 압력에 대하여 설명한다. 도 8은, 처리 압력과 에칭 깊이(801)의 관계 및 처리 압력과 보잉 치수(802)의 관계를 나타내는 그래프이다. 도 8에 나타내는 바와 같이 처리 압력이 3Pa 이하에서는 라디칼의 양이 적어짐에 수반하여, 에칭의 진행이 느려진다. 또한, 10Pa 이상에서는 평균 자유 공정이 짧아짐에 기인해서 보잉 치수가 확대되어 버리는 문제가 발생한다. 이와 같은 결과로부터 처리 압력은 3∼10Pa의 범위 내의 압력으로 설정하는 것이 바람직하다.
다음으로 처리 중에 있어서의 시료대의 온도인 스테이지 온도에 대하여 설명한다. 도 9는, 처리 중의 스테이지 온도(시료대의 온도)와 에칭 깊이의 관계를 나타내는 그래프이다. 도 9에 나타내는 바와 같이 스테이지 온도가 50℃ 이상에서는, CF계 중합막의 퇴적 속도가 느려지기 때문에, 구멍 또는 홈 형상 측면의 보호가 불충분하게 되고, Cl 라디칼이 사이드 에칭(401)이나 보잉(402)의 형성에 소비되어 에칭 깊이가 얕아진다. 한편, 스테이지 온도가 50℃ 이하에서는, CF계 중합막이 구멍 또는 홈 형상 측면을 보호함에 의해, Cl 라디칼이 사이드 에칭(401)이나 보잉(402)의 형성에 소비되지 않는다. 이에 의해서 구멍 또는 홈 형상의 바닥에 Cl 라디칼이 도달하기 쉬워져, 에칭 깊이가 깊어진다. 이와 같은 결과로부터 스테이지 온도는 50℃ 이하가 바람직하다.
이상과 같이 Cl2 가스와 CHF3 가스와 O2 가스와 COS 가스의 각각의 유량 및 그 외 파라미터를 적의(適宜) 조정함에 의해, 개구 치수 확대(404), 사이드 에칭(401) 및 보잉(402)을 억제하면서 폴리실리콘막(205)의 에칭을 진행시키는 것이 가능하게 된다.
다음으로 전술의 폴리실리콘막(205)의 에칭 후, 폴리실리콘막(205)을 마스크로 하여 실리콘질화막(204)(SiN)과 실리콘산화막(203)(SiO2)과 실리콘질화막(202)(SiN)을 순서대로 에칭해서 웨이퍼 기판(201) 상에 구멍 또는 홈을 형성한다.
이상, 본 실시예에 의해, 폴리실리콘막의 마스크층을 형성하고, 상기 형성된 폴리실리콘막의 마스크층을 이용해서 피에칭막을 플라스마 에칭하는 플라스마 처리 방법에 있어서, 에칭 형상 이상을 억제할 수 있다.
또한, 본 실시예에서는, 할로겐 가스로서 Cl2 가스를 사용했지만, Cl2 가스 이외에 HBr 가스, NF3 가스 혹은 SF6 가스 또는 Cl2 가스와 HBr 가스와 NF3 가스와 SF6 가스의 각각의 가스의 조합을 이용해도 본 실시와 마찬가지의 효과를 얻는 것이 가능하다.
또한, 본 실시예에서는 플루오로카본 가스로서 CHF3 가스를 사용했지만, CHF3 가스 이외에 CF4 가스, C4F8 가스, C5F8 가스, C4F6 가스, CH2F2 가스 또는 CH3F 가스를 이용해도 본 실시와 마찬가지의 효과를 얻는 것이 가능하다. 또한 전술한 에칭용 가스를 N2 가스, Ar 가스, He 가스, Xe 가스 또는 Kr 가스 등의 불활성 가스에 의해 희석해도 본 실시예와 동등한 효과를 얻는 것이 가능하다.
또한, 사이드 에칭(401)과 보잉(402)을 억제하기 위하여 산소 가스(O2)에 의한 보호 스텝과 본 실시예의 드라이에칭 스텝을 번갈아 실시하는 사이클 에칭을 행해도 된다. 또한, 사이클 에칭의 유무에 관계없이, 드라이에칭 스텝에 있어서 황화카르보닐 가스(COS)의 유량을 전술한 가스 전체량에 대한 COS 가스의 유량 비율을 15∼35%의 범위에서 증감시켜도 된다.
또한, 황화카르보닐 가스의 유량비는 폴리실리콘막(205)의 에칭의 진행에 따라서 서서히 감소시키도록 해도 된다. 이 경우, 황화카르보닐 가스의 유량비를 감소시키는 타이밍은, 스텝마다 감소시켜도 되고, 스텝 내에서 연속해서 감소시켜도 된다.
또한 본 실시예에서는 도 1에 나타낸 평행 평판 구조의 VHF 에칭 장치를 이용한 일례를 설명했지만, CCP(Capasitively Coupled Plasma), ICP(Inductively Coupled Plasma), μ파 ECR(Electron Cyclotron Resonance) 등의 다른 플라스마원을 이용한 플라스마 에칭 장치에 있어서도 본 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예에서는, 실리콘산화막(206)을 마스크층으로 했지만, 실리콘산화막(206) 대신에 실리콘산질화막, 금속막 또는 아모퍼스카본막을 폴리실리콘막과 함께 마스크층으로 이용해도 된다.
이상, 본 발명에 의해, 20 이상의 고애스펙트비의 깊은 구멍 형상 또는 깊은 홈 형상을 폴리실리콘막에 형성하는 드라이에칭 방법에 있어서, 개구 치수를 확대시키지 않고 원하는 깊은 구멍 형상 또는 깊은 홈 형상을 형성할 수 있다.
101 : 소스용 전원 102 : 소스 전자파용 정합기
104 : 전자석 A 105 : 전자석 B
106 : 에칭 챔버 107 : 가스 도입구 A
109 : 가스 도입구 B 111 : VHF 방사 안테나
112 : 샤워 플레이트 113 : 웨이퍼
114 : 포커스링 115 : 서셉터
116 : 웨이퍼 스테이지 117 : RF 바이어스 정합기
119 : RF 바이어스 전원 120 : 바이어스 경로 제어 기구
121 : 스테이지 온도 제어 수단 201 : 웨이퍼 기판
202 : 실리콘질화막 203 : 실리콘산화막
204 : 실리콘질화막 205 : 폴리실리콘막
206 : 실리콘산화막

Claims (10)

  1. 폴리실리콘막을 플라스마 에칭하는 플라스마 처리 방법에 있어서,
    할로겐 가스와 플루오로카본 가스와 산소 가스와 황화카르보닐 가스의 혼합 가스를 이용해서 상기 폴리실리콘막을 플라스마 에칭하는 것을 특징으로 하는 플라스마 처리 방법.
  2. 제1항에 있어서,
    상기 할로겐 가스는, Cl2 가스와 HBr 가스와 NF3 가스와 SF6 가스 중에서 선택된 적어도 하나의 가스이고,
    상기 플루오로카본 가스는, CHF3 가스와 CF4 가스와 C4F8 가스와 C5F8 가스와 C4F6 가스와 CH2F2 가스와 CH3F 가스 중에서 선택된 적어도 하나의 가스인 것을 특징으로 하는 플라스마 처리 방법.
  3. 제1항에 있어서,
    상기 혼합 가스의 유량에 대한 상기 황화카르보닐 가스의 유량의 비율은, 15∼35%의 범위 내의 값인 것을 특징으로 하는 플라스마 처리 방법.
  4. 제1항에 있어서,
    상기 폴리실리콘막이 성막된 시료가 재치(載置)되는 시료대에 2000W 이상의 고주파 전력을 공급하면서, 또는, 1800V 이상의 피크 간 고주파 전압을 상기 시료대에 인가하면서 상기 폴리실리콘막을 플라스마 에칭하는 것을 특징으로 하는 플라스마 처리 방법.
  5. 제4항에 있어서,
    상기 고주파 전력은, 펄스 변조되고,
    상기 펄스 변조의 듀티비의 값은, 10∼40%의 범위 내의 값인 것을 특징으로 하는 플라스마 처리 방법.
  6. 제1항에 있어서,
    상기 폴리실리콘막이 플라스마 에칭되는 처리실의 압력을 3∼10Pa의 범위 내의 압력으로 하는 것을 특징으로 하는 플라스마 처리 방법.
  7. 제1항에 있어서,
    상기 폴리실리콘막이 성막된 시료가 재치되는 시료대의 온도를 50℃ 이하의 온도로 하는 것을 특징으로 하는 플라스마 처리 방법.
  8. 제1항에 있어서,
    상기 할로겐 가스는, Cl2 가스이고,
    상기 플루오로카본 가스는, CHF3 가스인 것을 특징으로 하는 플라스마 처리 방법.
  9. 제1항에 있어서,
    상기 폴리실리콘막은, 구멍 또는 홈을 피에칭막에 형성하기 위한 마스크재인 것을 특징으로 하는 플라스마 처리 방법.
  10. 제8항에 있어서,
    상기 폴리실리콘막은, 구멍 또는 홈을 피에칭막에 형성하기 위한 마스크재인 것을 특징으로 하는 플라스마 처리 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112289676B (zh) * 2020-03-11 2023-06-13 深圳方正微电子有限公司 一种去除半导体器件制造中的多晶硅残留的方法
WO2022220224A1 (ja) * 2021-04-14 2022-10-20 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010080689A (ko) * 1998-12-03 2001-08-22 조셉 제이. 스위니 플루오르화 가스 혼합제를 사용한 폴리실리콘의 플라즈마에칭
KR100790999B1 (ko) * 2006-10-17 2008-01-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100945226B1 (ko) * 2002-12-30 2010-03-03 주식회사 하이닉스반도체 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법
KR20140120309A (ko) * 2012-02-09 2014-10-13 도쿄엘렉트론가부시키가이샤 반도체 제조 장치의 제조 방법 및 반도체 제조 장치
JP2015050229A (ja) 2013-08-30 2015-03-16 株式会社日立ハイテクノロジーズ プラズマエッチング方法
KR20180129650A (ko) * 2017-05-25 2018-12-05 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793897A (en) 1987-03-20 1988-12-27 Applied Materials, Inc. Selective thin film etch process
US6399515B1 (en) * 1999-06-21 2002-06-04 Taiwan Semiconductor Manufacturing Company Plasma etch method for forming patterned chlorine containing plasma etchable silicon containing layer with enhanced sidewall profile uniformity
US6402974B1 (en) * 1999-07-27 2002-06-11 Applied Materials, Inc. Method for etching polysilicon to have a smooth surface
US7754610B2 (en) 2006-06-02 2010-07-13 Applied Materials, Inc. Process for etching tungsten silicide overlying polysilicon particularly in a flash memory
CN102969240B (zh) 2007-11-21 2016-11-09 朗姆研究公司 控制对含钨层的蚀刻微负载的方法
JP2010135592A (ja) 2008-12-05 2010-06-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2014082228A (ja) * 2012-10-12 2014-05-08 Tokyo Electron Ltd プラズマエッチング方法
US9230825B2 (en) 2012-10-29 2016-01-05 Lam Research Corporation Method of tungsten etching
JP2014216331A (ja) * 2013-04-22 2014-11-17 株式会社日立ハイテクノロジーズ プラズマエッチング方法
TWI642809B (zh) * 2013-09-09 2018-12-01 法商液態空氣喬治斯克勞帝方法研究開發股份有限公司 用蝕刻氣體蝕刻半導體結構的方法
JP6261287B2 (ja) 2013-11-05 2018-01-17 東京エレクトロン株式会社 プラズマ処理装置
JP6320248B2 (ja) * 2014-03-04 2018-05-09 東京エレクトロン株式会社 プラズマエッチング方法
JP6200849B2 (ja) * 2014-04-25 2017-09-20 株式会社日立ハイテクノロジーズ プラズマ処理装置およびドライエッチング方法
TWI658509B (zh) * 2014-06-18 2019-05-01 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude 用於ｔｓｖ／ｍｅｍｓ／功率元件蝕刻的化學物質
US10246772B2 (en) * 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
KR20160127891A (ko) 2015-04-27 2016-11-07 삼성전자주식회사 싸이클 공정을 이용한 수직 패턴의 형성방법
JP6458156B2 (ja) * 2016-03-28 2019-01-23 株式会社日立ハイテクノロジーズ プラズマ処理方法
US9865484B1 (en) * 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
JP6725176B2 (ja) 2016-10-31 2020-07-15 株式会社日立ハイテク プラズマエッチング方法
US20180286707A1 (en) * 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
JP6415636B2 (ja) * 2017-05-25 2018-10-31 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010080689A (ko) * 1998-12-03 2001-08-22 조셉 제이. 스위니 플루오르화 가스 혼합제를 사용한 폴리실리콘의 플라즈마에칭
KR100945226B1 (ko) * 2002-12-30 2010-03-03 주식회사 하이닉스반도체 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법
KR100790999B1 (ko) * 2006-10-17 2008-01-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR20140120309A (ko) * 2012-02-09 2014-10-13 도쿄엘렉트론가부시키가이샤 반도체 제조 장치의 제조 방법 및 반도체 제조 장치
JP2015050229A (ja) 2013-08-30 2015-03-16 株式会社日立ハイテクノロジーズ プラズマエッチング方法
KR20180129650A (ko) * 2017-05-25 2018-12-05 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치

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