TWI795625B - 電漿處理方法 - Google Patents

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Abstract

本發明係鑑於如此之課題而創作出，提供一種電漿處理方法，其係屬於形成多晶矽膜之遮罩層的電漿處理方法，可以抑制蝕刻形狀異常。 本發明係屬於對多晶矽膜進行電漿蝕刻的電漿處理方法，其特徵在於，使用鹵素氣體和碳氟化合物氣體和氧氣和羰基硫氣體的混合氣體而對上述多晶矽膜進行電漿蝕刻。

Description

電漿處理方法
本發明係關於使用與半導體裝置有關的電漿的乾蝕刻方法。
DRAM(Dynamic Random Access Memory)或3D-NAND快閃記憶體隨著高積體化，有形成深孔形狀或深溝形狀之情形，於該形成時採用使用電漿的乾蝕刻。
以往，雖然為了形成孔或溝形狀，使用光阻膜作為遮罩層，但是隨著孔或溝越來越深，光阻膜在乾蝕刻中消失，無法取得期待的形狀。因此，將具有乾蝕刻耐性之多晶矽膜當作遮罩層而藉由乾蝕刻形成深孔或深溝形狀。再者，於形成深孔形狀或深溝形狀之時的遮罩層，被厚膜化成不會在乾蝕刻消失，即使對該遮罩層亦藉由乾蝕刻形成深孔形狀或深溝形狀。
作為在矽基板形成深溝的電漿蝕刻方法，專利文獻1揭示一種電漿蝕刻方法，其係屬於在矽基板形成包含疏密圖案的淺溝槽隔離構造的電漿蝕刻方法，其中，使用以HBr氣體為主體，添加O2氣體，和CO2氣體或SO2氣體等之與O2氣體不同的含氧氣體的混合氣體。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開2015-050229號公報
隨著表示蝕刻深度對圖案之開口尺寸之比的深寬比(Aspect Ratio：A/R)，隨著DRAM(Dynamic Random Access Memory)或3D-NAND快閃記憶體之高積體化，即使針對遮罩層，亦需要深寬比為20以上之深孔形狀或深溝形狀之形狀。在以往技術中，例如以專利文獻1所揭示的方法蝕刻高深寬比之多晶矽膜之遮罩層的方法進行蝕刻之情況，被蝕刻成開口尺寸變寬。
因此，產生相鄰的圖案連結等之蝕刻形狀異常。再者，以開口尺寸不會變寬之方式，一面以沉積膜等保護一面進行蝕刻之情況，在蝕刻途中，產生蝕刻停止而無法形成期待的深孔形狀或深溝形狀。
於是，本發明係鑑於如此之課題而創作出，提供一種電漿處理方法，其係屬於形成多晶矽膜之遮罩層的電漿處理方法，可以抑制蝕刻形狀異常。
本發明係形成多晶矽膜之遮罩的電漿處理方法，其特徵在於，藉由使用Cl2氣體和CHF3氣體和氧氣和羰基硫氣體的混合氣體而對上述多晶矽膜進行電漿蝕刻，形成上述遮罩，上述羰基硫氣體之流量對上述混合氣體之流量的比率為15~35%之範圍內的值。
再者，本發明係形成多晶矽膜之遮罩的電漿處理方法，其特徵在於，藉由使用鹵素氣體和碳氟化合物氣體和氧氣和羰基硫氣體的混合氣體而對上述多晶矽膜進行電漿蝕刻，形成上述遮罩，上述羰基硫氣體之流量對上述混合氣體之流量的比率係隨著上述多晶矽膜之蝕刻量之增加而減少。
藉由本發明，在形成多晶矽膜之遮罩層的電漿處理方法中，可以抑制蝕刻形狀異常。
101:來源用電源
102:來源電磁波用匹配器
104:電磁鐵A
105:電磁鐵B
106:蝕刻腔室
107:氣體導入口A
109:氣體導入口B
111:VHF放射天線
112:噴淋板
113:晶圓
114:聚焦環
115:承載器
116:晶圓台
117:RF偏壓匹配器
119:RF偏壓電源
120:偏壓路徑控制機構
121:平台溫度控制手段
201:晶圓基板
202:氮化矽膜
203:氧化矽膜
204:氮化矽膜
205:多晶矽膜
206:氧化矽膜
[圖1]係為了蝕刻一實施例而使用的電漿蝕刻裝置之縱剖面圖。
[圖2]係DRAM元件部之遮罩層蝕刻前的示意圖。
[圖3]係對多晶矽膜205進行電漿蝕刻處理之後的示意圖。
[圖4]係表示形狀異常的示意圖。
[圖5]係表示COS氣體對氣體全體量的流量比和蝕刻深度之關係及COS氣體對氣體全體量的流量比和開口尺寸的關係圖。
[圖6]係表示偏壓電力和蝕刻深度的關係圖。
[圖7]係表示內凹尺寸之定義的圖和工作比和內凹尺寸的關係圖。
[圖8]係表示處理壓力和蝕刻深度的關係及處理壓力和內凹尺寸的關係圖。
[圖9]係表示平台溫度(試料台溫度)和蝕刻深度的關係圖。
以下，藉由圖1至圖9說明本發明。圖1為平行平板型之有磁場VHF乾蝕刻裝置之縱剖面圖。在該乾蝕刻裝置中之真空容器具備作為電漿處理室的蝕刻腔室106，和VHF放射天線111和真空泵及壓力控制閥(在圖1中皆未記載)。
蝕刻用之氣體通過質量流量控制器(Mass Flow Controller：MFC)及止閥(在圖1中皆未記載)之後，通過氣體導入口A107和氣體導入口B109，而以噴淋板112之同心圓狀地分別被導入至蝕刻腔室106內。然後，從被設置在裝置下部的排氣口藉由渦輪分子泵及乾式泵(在圖1中皆未記載)被排氣。如此被導入之氣體藉由以電漿產生手段被照射的電磁波之能量被解離而生成及維持電漿。
電漿之產生手段具有200MHz之VHF波之來源用電源101、來源電磁波用匹配器102、由電磁鐵A104、電磁鐵B105構成的磁場產生手段。使用該些兩個電磁鐵而使電漿生成分佈均勻化。產生磁場在噴淋板112附近為10mT以下。
設置試料之晶圓113的試料台之晶圓台116具備覆蓋晶圓113之載置面之外周側及側壁而被配置的環形狀之聚焦環114和承載器115，能夠使用複數平台溫度控制手段121等而將晶圓台116之複數部分控制成不同的特定溫度。
在晶圓台116連接用以將離子從電漿中拉入至晶圓113，且控制其離子能的4MHz之RF偏壓電源119，和RF偏壓匹配器117。RF偏壓電源119對12吋直徑的被處理物，相當於連續正弦波之時，至少可以輸出100W左右至最大電力6kW左右。再者，具備控制朝穿透電漿之偏壓電流之VHF放射天線111的比例的偏壓路徑控制機構120，能夠更高精度地控制電漿之分佈。
接著在圖2表示使用上述圖1所示之蝕刻裝置而適用本發明之半導體晶圓之剖面構造。在晶圓基板201(Si)上從下方依序成膜氮化矽膜202(SiN)和氧化矽膜203(SiO2)和氮化矽膜204(SiN)和多晶矽膜205(Poly-Si)和氧化矽膜206(SiO2)。另外，多晶矽膜205(Poly-Si)之厚度係500~1500nm之厚度，氧化矽膜206(SiO2)之厚度為150~300nm之厚度。
接著，針對圖2所示之構造之半導體晶圓之蝕刻處理予以說明。
首先，將圖案被曝光之光阻膜(無圖示)當作遮罩，藉由蝕刻將圖案轉印至反射防止膜(無圖示)及氧化矽膜206。接著，藉由灰化除去光阻膜及反射防止膜。
接著，如圖3所示般，將氧化矽膜206予以遮罩而蝕刻多晶矽膜205。首先，就以比較例而言，針對除了Cl2氣體和O2氣體之混合氣體之外也使用氟碳氣體之CHF3氣體的情況予以說明。
各氣體種類之傾向如下述般。
首先，當Cl2氣體之流量對氣體全體流量之比例高時，Cl自由基之供給過剩，如圖4(a)所示般，在多晶矽膜205產生側蝕刻401或內凹402。再者，當Cl2氣體之流量的比例低時，如圖4(b)所示般，不進行蝕刻而成為蝕刻停止403。接著，當CHF3氣體之流量對氣體全體流量之比例高時，如圖4(c)所示般，藉由作為遮罩層的氧化矽膜206被蝕刻，遮罩層後退，隨著蝕刻的進行，產生開口部擴大404。
再者，CHF3氣體係以CF係聚合膜堆積於多晶矽。藉由該堆積，保護多晶矽側面，雖然可以抑制側蝕刻401或內凹402，但是當該堆積量過多時，蝕刻不進行，產生蝕刻停止403。再者，當CHF3氣體之流量的比例低時，聚合膜之堆積所致的多晶矽側壁之保護變弱，產生側蝕刻401或內凹402。
接著，雖然氧氣(O2)對氣體全體量之比例高時，多晶矽表面被氧化，依此可以抑制側蝕刻401或內凹402，但是當氧化量過多時，蝕刻不進行，產生蝕刻停止403。再者，當氧氣(O2)之比例低時，多晶矽表面之氧化變弱，產生側蝕刻401或內凹402。
再者，如上述般，隨著裝置之高積體化，為了在20以上之高深寬比的遮罩層形成深孔形狀或深溝形狀，使用專利文獻1所揭示之蝕刻方法之情況，產生開口尺寸隨著蝕刻之進行而擴大的問題404。於是，在本發明中，設為使用鹵素氣體和碳氟化合物氣體和氧氣和羰基硫氣體的混合氣體。再者，羰基硫氣體(COS)之效果如同下述。
COS氣體係在電漿中解離成CO和S。當COS氣體之流量對氣體全體流量的比例低時解離的CO從表面除去藉由CHF3形成的CF系聚合膜之表面作為COF或COF2，依此蝕刻進行，蝕刻停止403被抑制。再者，從表面除去藉由氧氣(O2)所致的氧化而形成的多晶矽表面之氧化膜作為CO2，依此同樣地蝕刻進行，蝕刻停止403被抑制。
並且，當羰基硫氣體(COS)之流量之比例高時解離的S以鍵結能較C-F鍵結更大的堅固C-S鍵結形成在CF系聚合膜，側蝕刻401或內凹402被抑制。再者，因COS氣體不含鹵素原子，故遮罩層之氧化膜26之蝕刻率慢，能夠一面抑制遮罩層之後退所致的開口部之擴大404，一面 使蝕刻進行。
另外，當羰基硫氣體(COS)之流量的比例過高時，包含C-S鍵結的聚合膜之堆積量變多，依此蝕刻不進行，產生蝕刻停止403。圖5表示COS氣體對氣體全體量的流量比中之蝕刻深度501及開口尺寸502之依存性。在此，蝕刻深度表示蝕刻之進行程度。並且，蝕刻處理時間係在所有條件設為一定。
如圖5所示般，COD氣體對氣體全體流量的流量比例為0%，即是COS氣體之流量為0ml/min之情況，開口尺寸為27nm左右，對此蝕刻深度為340nm左右。接著，雖然在COS氣體之流量比例為15%之情況，與0%相比，開口尺寸擴大成38nm左右，但是蝕刻深度成為600nm左右，蝕刻進行。並且，COS氣體之流量比例為25%之情況，開口尺寸為27nm左右，獲得與0%相同的開口尺寸，對此蝕刻深度成為520nm左右，與15%之時相比，蝕刻進行某種程度。
接著，COS氣體之流量比例為35%之情況，開口尺寸為27nm左右，蝕刻深度成為360nm左右，與25%之情況相比，蝕刻之進行變慢。依此，為了不擴大開口尺寸而進行蝕刻，以將COS氣體對氣體全體量的流量比例設為15~35%之範圍內的流量比例為佳。因此，在本實施例中，將Cl2氣體之流量設為20ml/min，將CHF3氣體之流量設為75ml/min，將O2氣體之流量設為65ml/min，將COS氣體之流量設為47ml/min。
再者，除了上述氣體流量之外，藉由以毫秒程度週期性重複的Time Modulation偏壓(以下，稱為TM偏壓)控制偏壓電源和偏壓之接通斷開，可以更高精度地控制蝕刻形狀。在此，將相對於TM偏壓之接通期間之一周期的比例設為工作比。再者，TM偏壓係對試料台供給被脈衝調變的高頻電力。
圖6表示偏壓電力和蝕刻深度之關係。在此，在各偏壓電力中，以偏壓電力和工作比之積成為一定之方式，設定在各偏壓電力中的工作比。如圖6所示般，可知在偏壓電力2000W以下，蝕刻深度變淺。由其結果，為了在短時間使蝕刻進行前進，偏壓電源之電力設定設為2000W以上為佳。再者，此時，因在4MHz之2000W中的正弦波之峰值間電壓(Vpp)為1800V，故偏壓之頻率不同之情況，可以藉由Vpp成為1800V以上之電源電力，或直接控制成Vpp成為1800V以上來進行調整。
TM偏壓可以藉由有效果地利用接通期間之離子之垂直射入性和斷開期間之反應性的堆積性，取得期待的加工形狀。圖7(b)表示工作比和內凹尺寸之關係。在此，內凹尺寸設為如圖7(a)所示般，從開口往下50nm之尺寸(a)減去開口尺寸(b)的尺寸。
如圖7(b)所示般，當工作比成為40%以上時，內凹尺寸成為正的值，表示產生內凹402。此係工作比在40%以上，CF系聚合膜朝多晶矽表面堆積變少，進行側蝕刻401或內凹402。另外，當工作比成為10%以下時， 離子之供給量變少，蝕刻之進行變慢。因此，TM偏壓之工作比設定成10~40%為佳。藉由設定成如此的工作比，能夠抑制開口尺寸擴大404、側蝕刻401及內凹402。
接著，針對處理壓力予以說明。圖8係表示處理壓力和蝕刻深度801的關係及處理壓力和內凹尺寸802之關係的曲線圖。如圖8所示般，在處理壓力為3Pa以下，隨著自由基之量變少，蝕刻之進行變慢。再者，在10Pa以上時，起因於平均自由工程變短，產生內凹尺寸擴大的不良情形。由如此之結果，處理壓力設定成3~10Pa之範圍內的壓力為佳。
接著，針對在處理中的試料台之溫度亦即平台溫度予以說明。圖9係表示處理中之平台溫度(試料台之溫度)和蝕刻深度之關係的曲線圖。如圖9所示般，平台溫度為50℃以上時，因CF系聚合膜之堆積速度變慢，故孔或溝形狀側面的保護不充分，Cl自由基被消耗於側蝕刻401或內凹402之形成而蝕刻深度變淺。另外，平台溫度為50℃以下時，藉由CF系聚合膜保護孔或溝形狀側面，Cl自由基不被側蝕刻401或內凹402之形成消耗。依此，Cl自由基容易到達至孔或溝形狀之底部，蝕刻深度變深。從如此之結果，平台溫度以50℃以下為佳。
如上述般，藉由適當調整Cl2氣體和CHF3氣體和O2氣體和COS氣體之各流量及其他參數，能夠一面抑制開口尺寸擴大404、側蝕刻401及內凹402，一面使多晶矽膜205之蝕刻進行。
接著，於上述多晶矽膜205之蝕刻後，將多晶矽膜205當作遮罩而依序蝕刻氮化矽膜204(SiN)和氧化矽膜203(SiO2)和氮化矽膜202(SiN)而在晶圓基板201上形成孔或溝。
以上，藉由本實施例，在形成多晶矽膜之遮罩層，使用上述被形成的多晶矽膜之遮罩層而對被蝕刻膜進行電漿蝕刻的電漿處理方法中，可以抑制蝕刻形狀異常。
再者，在本實施例中，雖然使用Cl2氣體作為鹵素氣體，但是即使除了Cl2氣體之外，使用HBr氣體、NF3氣體或SF6氣體，或者Cl2氣體、HBr氣體、NF3氣體和SF6之各個氣體的組合，亦能夠取得予本實施例相同的效果。
再者，在本實施例中，雖然使用CHF3氣體作為碳氟化合物氣體，但是即使除了CHF3氣體之外，使用CF4氣體、C4F8氣體、C5F8氣體、C4F6氣體、CH2F2氣體或CH3F氣體，亦能夠取得與本實施例相同的效果。並且，即使藉由N2氣體、Ar氣體、He氣體、Xe氣體或Kr氣體等之惰性氣體稀釋上述蝕刻用氣體，亦能夠取得與本實施例相等的效果。
再者，即使為了抑制側蝕刻401和內凹402，進行交替實施氧氣(O2)所致的保護步驟，和本實施例之乾蝕刻步驟的循環蝕刻亦可。再者，即使無關有無循環蝕刻，在乾蝕刻步驟中以在COS氣體對上述氣體全體流量的 流量比例為15~35%之範圍來增減羰基硫氣體(COS)之流量液亦可。
再者，即使羰基硫氣體之流量比隨著多晶矽膜205之蝕刻的進行而逐漸減少亦可。在此情況，使羰基硫氣體之流量比減少的時序即使在每步驟減少亦可，即使在步驟內連續地減少亦可。
再者，在本實施例中，雖然以使圖1所示之平行平板構造之VHF蝕刻裝置之一例進行說明，但是即使在使用CCP(Capasitively Coupled Plasma)、ICP(Inductively Coupled Plasma)、μ波ECR(Electron Cyclotron Resonance)等之其他電漿源的電漿蝕刻裝置中，亦可以取得與本實施例相同的效果。
再者，在本實施例中，雖然將氧化矽膜206設為遮罩層，但是即使取代氧化矽膜206，將氮氧化矽膜、金屬膜或非晶碳膜和多晶矽膜一起使用於遮罩層亦可。
以上，藉由本發明，在多晶矽膜形成20以上之高深寬比之深孔形狀或深溝形狀的乾蝕刻方法中，可以不用擴大開口尺寸而形成期待的深孔形狀或深溝形狀。
201:晶圓基板
202:氮化矽膜
203:氧化矽膜
204:氮化矽膜
205:多晶矽膜
206:氧化矽膜

Claims (10)

  1. 一種電漿處理方法，其係形成多晶矽膜之遮罩的電漿處理方法，其特徵在於，藉由使用Cl2氣體和CHF3氣體和氧氣和羰基硫氣體的混合氣體而對上述多晶矽膜進行電漿蝕刻，形成上述遮罩，上述羰基硫氣體之流量對上述混合氣體之流量的比率為15~35%之範圍內的值。
  2. 一種電漿處理方法，其係形成多晶矽膜之遮罩的電漿處理方法，其特徵在於，藉由使用鹵素氣體和碳氟化合物氣體和氧氣和羰基硫氣體的混合氣體而對上述多晶矽膜進行電漿蝕刻，形成上述遮罩，上述羰基硫氣體之流量對上述混合氣體之流量的比率係隨著上述多晶矽膜之蝕刻量之增加而減少。
  3. 如請求項1或2所記載之電漿處理方法，其中上述多晶矽膜之電漿蝕刻中之遮罩係使用氧化矽膜、氮氧化矽膜或金屬膜而形成。
  4. 如請求項2所記載之電漿處理方法，其中上述鹵素氣體為Cl2氣體和HBr氣體和NF3氣體和SF6氣體之中被選擇出的至少一個氣體，上述碳氟化合物氣體係從CHF3氣體和CF4氣體和C4F8氣體和C5F8氣體和C4F6氣體和CH2F2氣體和CH3F氣體之中 被選擇出的至少一個。
  5. 如請求項2所記載之電漿處理方法，其中上述羰基硫氣體的流量對上述混合氣體的流量之比為15~35%的範圍內的值。
  6. 如請求項1或2所記載之電漿處理方法，其中一面對載置成膜有上述多晶矽膜之試料的試料台供給2000W以上之高頻電力，或一面對上述試料台施加1800V以上之峰值間高頻電壓，一面對上述多晶矽膜進行電漿蝕刻。
  7. 如請求項6所記載之電漿處理方法，其中上述高頻電力被脈衝調製，上述脈衝調製之工作比的值為10~40%之範圍內的值。
  8. 如請求項1或2所記載之電漿處理方法，其中將上述多晶矽膜被電漿蝕刻的處理室之壓力設為3~10Pa之範圍內的壓力。
  9. 如請求項1或2所記載之電漿處理方法，其中將載置成膜有上述多晶矽膜之試料的試料台之溫度設為50℃以下之溫度。
  10. 如請求項2所記載之電漿處理方法，其中 上述鹵素氣體為Cl2氣體，上述碳氟化合物氣體為CHF3氣體。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112289676B (zh) * 2020-03-11 2023-06-13 深圳方正微电子有限公司 一种去除半导体器件制造中的多晶硅残留的方法
JPWO2022220224A1 (zh) * 2021-04-14 2022-10-20

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150255305A1 (en) * 2014-03-04 2015-09-10 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
TW201700766A (zh) * 2015-04-01 2017-01-01 應用材料股份有限公司 在3d nand存放裝置中用於提高豎直蝕刻性能的膜的電漿增強化學氣相沉積
US20180082861A1 (en) * 2016-06-29 2018-03-22 Applied Materials, Inc. Selective etch using material modification and rf pulsing
US20180286707A1 (en) * 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
US20180342401A1 (en) * 2017-05-25 2018-11-29 Tokyo Electron Limited Etching method and etching apparatus

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793897A (en) 1987-03-20 1988-12-27 Applied Materials, Inc. Selective thin film etch process
US6312616B1 (en) * 1998-12-03 2001-11-06 Applied Materials, Inc. Plasma etching of polysilicon using fluorinated gas mixtures
US6399515B1 (en) * 1999-06-21 2002-06-04 Taiwan Semiconductor Manufacturing Company Plasma etch method for forming patterned chlorine containing plasma etchable silicon containing layer with enhanced sidewall profile uniformity
US6402974B1 (en) * 1999-07-27 2002-06-11 Applied Materials, Inc. Method for etching polysilicon to have a smooth surface
KR100945226B1 (ko) 2002-12-30 2010-03-03 주식회사 하이닉스반도체 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법
US7754610B2 (en) 2006-06-02 2010-07-13 Applied Materials, Inc. Process for etching tungsten silicide overlying polysilicon particularly in a flash memory
KR100790999B1 (ko) * 2006-10-17 2008-01-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR101564473B1 (ko) 2007-11-21 2015-10-29 램 리써치 코포레이션 텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법
JP2010135592A (ja) 2008-12-05 2010-06-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JPWO2013118660A1 (ja) * 2012-02-09 2015-05-11 東京エレクトロン株式会社 半導体製造装置の製造方法及び半導体製造装置
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2014082228A (ja) * 2012-10-12 2014-05-08 Tokyo Electron Ltd プラズマエッチング方法
US9230825B2 (en) 2012-10-29 2016-01-05 Lam Research Corporation Method of tungsten etching
JP2014216331A (ja) * 2013-04-22 2014-11-17 株式会社日立ハイテクノロジーズ プラズマエッチング方法
JP6113608B2 (ja) 2013-08-30 2017-04-12 株式会社日立ハイテクノロジーズ プラズマエッチング方法
TWI642809B (zh) 2013-09-09 2018-12-01 法商液態空氣喬治斯克勞帝方法研究開發股份有限公司 用蝕刻氣體蝕刻半導體結構的方法
JP6261287B2 (ja) * 2013-11-05 2018-01-17 東京エレクトロン株式会社 プラズマ処理装置
JP6200849B2 (ja) * 2014-04-25 2017-09-20 株式会社日立ハイテクノロジーズ プラズマ処理装置およびドライエッチング方法
TWI658509B (zh) * 2014-06-18 2019-05-01 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude 用於ｔｓｖ／ｍｅｍｓ／功率元件蝕刻的化學物質
KR20160127891A (ko) 2015-04-27 2016-11-07 삼성전자주식회사 싸이클 공정을 이용한 수직 패턴의 형성방법
KR101990332B1 (ko) * 2016-03-28 2019-06-18 가부시키가이샤 히다치 하이테크놀로지즈 플라스마 처리 방법 및 플라스마 처리 장치
JP6725176B2 (ja) 2016-10-31 2020-07-15 株式会社日立ハイテク プラズマエッチング方法
JP6415636B2 (ja) * 2017-05-25 2018-10-31 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150255305A1 (en) * 2014-03-04 2015-09-10 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
TW201700766A (zh) * 2015-04-01 2017-01-01 應用材料股份有限公司 在3d nand存放裝置中用於提高豎直蝕刻性能的膜的電漿增強化學氣相沉積
US20180082861A1 (en) * 2016-06-29 2018-03-22 Applied Materials, Inc. Selective etch using material modification and rf pulsing
US20180286707A1 (en) * 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
US20180342401A1 (en) * 2017-05-25 2018-11-29 Tokyo Electron Limited Etching method and etching apparatus

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