KR20200018547A - 플라스마 에칭 방법 - Google Patents

플라스마 에칭 방법 Download PDF

Info

Publication number
KR20200018547A
KR20200018547A KR1020200016802A KR20200016802A KR20200018547A KR 20200018547 A KR20200018547 A KR 20200018547A KR 1020200016802 A KR1020200016802 A KR 1020200016802A KR 20200016802 A KR20200016802 A KR 20200016802A KR 20200018547 A KR20200018547 A KR 20200018547A
Authority
KR
South Korea
Prior art keywords
gas
film
etching
tungsten
plasma
Prior art date
Application number
KR1020200016802A
Other languages
English (en)
Other versions
KR102254447B1 (ko
Inventor
료 이시마루
사토시 우네
마사히토 모리
Original Assignee
가부시키가이샤 히다치 하이테크놀로지즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히다치 하이테크놀로지즈 filed Critical 가부시키가이샤 히다치 하이테크놀로지즈
Publication of KR20200018547A publication Critical patent/KR20200018547A/ko
Application granted granted Critical
Publication of KR102254447B1 publication Critical patent/KR102254447B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30612Etching of AIIIBV compounds
    • H01L21/30621Vapour phase etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40114Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Plasma Technology (AREA)
  • ing And Chemical Polishing (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명의 목적은, 미세화된 패턴을 이용하여 텅스텐 원소를 함유하는 막을 에칭하는 플라스마 에칭 방법에 있어서, SiN 막에 대하여 고선택비로 또한, 고스루풋으로 텅스텐 원소를 함유하는 막을 에칭할 수 있는 플라스마 에칭 방법을 제공하는 것이다.
이를 해결하기 위한 수단으로서, 본 발명은, 플라스마를 이용하여 텅스텐 원소를 함유하는 막을 에칭하는 플라스마 에칭 방법에 있어서, 실리콘 원소를 함유하는 가스와, 할로겐 원소를 함유하는 가스와, 탄소 원소와 산소 원소를 함유하는 가스를 이용하여 상기 텅스텐 원소를 함유하는 막을 에칭하는 것을 특징으로 한다.

Description

플라스마 에칭 방법{PLASMA ETCHING METHOD}
본 발명은 반도체 제조나 디스플레이 제조에 관계되는 플라스마를 이용한 에칭 방법에 관한 것이다.
반도체 디바이스의 고속화 및 고집적화에 따라, Logic, DRAM 등의 셀 사이즈의 축소, 트랜지스터의 게이트 전극이나 커패시터막 전극의 세선화 및 박막화가 진행되고 있다. 이 반도체 디바이스의 고속화를 실현하는 방법의 하나에 게이트 전극 재료를 Poly-Si 단층으로부터 텅스텐(W), 텅스텐 나이트라이드(WN), Poly-Si의 적층으로 이루어지는 폴리메탈 게이트 구조가 존재한다.
상기 폴리메탈 게이트를 구성하는 텅스텐(W) 함유막을 에칭하는 방법으로서, 예를 들면, 염소 및 불소를 포함하는 에칭 가스와, 산소 가스 및 질소 가스를 포함하는 산화 가스를 포함하는 제 1 가스 혼합물을 상기 챔버에 유입시키는 제 1 스텝과, 제 1 레벨의 RF 파워로 상기 전극에 바이어스를 거는 스텝과, 상기 제 1 가스 혼합물을 플라스마로 여기(勵起)시키는 제 2 레벨의 RF 파워를 가하여, 이것에 의해 상기 실리콘 층의 적어도 몇몇이 노출되는데 충분하도록, 적어도 상기 텅스텐 함유층을 에칭하는 스텝을 포함하며, 상기 제 1 레벨에 대한 상기 제 2 레벨의 비율은 4∼8 사이인 방법이 특허문헌 1에 개시되어 있다.
일본국 특개 2008-021975호 공보
특허문헌 1에 개시된 방법에 의해 미세화된 게이트 전극을 에칭했을 경우, F계 가스에 의해 하드마스크인 SiN이 세선화되어서 가공 치수가 감소하거나, 마스크 선택비 부족에 의해 게이트 전극이 떨어지거나, 패턴의 단선(斷線)이나 가공 치수의 편차가 발생해서 수율 저하를 야기하거나 한다.
상기 과제를 해결하기 위해서, 본 발명의 목적은, 미세화된 패턴을 이용하여 텅스텐 원소를 함유하는 막을 에칭하는 플라스마 에칭 방법에 있어서, SiN 막에 대하여 고선택비로 또한, 고스루풋으로 텅스텐 원소를 함유하는 막을 에칭할 수 있는 플라스마 에칭 방법을 제공하는 것이다.
본 발명은 플라스마를 이용하여 텅스텐 원소를 함유하는 막을 에칭하는 플라스마 에칭 방법에 있어서, 실리콘 원소를 함유하는 가스와, 할로겐 원소를 함유하는 가스와, 탄소 원소와 산소 원소를 함유하는 가스를 이용하여 상기 텅스텐 원소를 함유하는 막을 에칭하는 것을 특징으로 한다.
또한 본 발명은, 플라스마를 이용하여 텅스텐 원소를 함유하는 막을 에칭하는 플라스마 에칭 방법에 있어서, Cl2 가스와 SiCl4 가스와 산소 가스와 CO 가스의 혼합 가스, Cl2 가스와 SiCl4 가스와 산소 가스와 CO2 가스의 혼합 가스 또는 Cl2 가스와 SiCl4 가스와 산소 가스와 COS 가스의 혼합 가스를 이용하여 상기 텅스텐 원소를 함유하는 막을 에칭하는 것을 특징으로 한다.
본 발명에 따라, 미세화된 패턴을 이용하여 텅스텐 원소를 함유하는 막을 에칭하는 플라스마 에칭 방법에 있어서, SiN 막에 대하여 고선택비로 또한, 고스루풋으로 텅스텐 원소를 함유하는 막을 에칭할 수 있다.
도 1은 본 발명의 일 실시예에 사용한 플라스마 에칭 장치의 개략 단면도.
도 2는 본 발명의 일 실시예에서 사용한 폴리메탈 게이트 구조를 갖는 웨이퍼의 사시도.
도 3은 본 발명의 플라스마 에칭 방법에 의해 도 2에 나타내는 폴리메탈 게이트 구조의 게이트 전극을 형성한 결과의 도면.
도 4는 종래의 플라스마 에칭 방법에 의해 도 2에 나타내는 폴리메탈 게이트 구조의 게이트 전극을 형성한 결과의 도면.
도 5는 텅스텐 나이트라이드(WN)와 질화 실리콘 막(SiN)의 각각의 에칭 레이트와 선택비를 실시예와 비교예에서 비교한 결과.
도 6은 텅스텐 나이트라이드(WN) 및 질화 실리콘(SiN)의 에칭 레이트 및 텅스텐 나이트라이드(WN)의 선택비에 대한 COS 가스의 첨가량 의존성을 나타내는 도면.
도 7은 텅스텐 나이트라이드 및 질화 실리콘의 에칭 레이트 및 선택비에 대하여 COS 가스의 특성과 CO2 가스의 특성을 비교한 결과.
도 1은 본 실시예를 실시하기 위해서 사용한 플라스마 에칭 장치의 개략 단면도이다. 이 플라스마 에칭 장치는, Electron Cyclotron Resonance(이하, ECR이라 칭함)형 플라스마 에칭 장치이다.
마그네트론(101)에 의해 발진된 마이크로파는, 도파관(102) 및 석영판(104)을 통해서 처리실(103)에 입사된다. 처리실(103) 내에는, 처리실(103)의 상방(上方)으로부터 에칭용 가스가 공급되며, 처리실(103)의 하부에 배치된 진공 펌프(도시하지 않음)와의 사이에 설치된 조압(調壓) 밸브(도시하지 않음)에 의해, 에칭 처리중인 가스 압력을 일정하게 유지한다. 이와 같이 압력이 조정된 가스는, 솔레노이드 코일(105)에 의해 처리실(103) 내에 형성된 자장과 마이크로파의 상호작용에 의해 효율적으로 플라스마화된다.
시료인 웨이퍼(106)가 재치(載置)되는 시료대(107)는, 처리실(103) 내에 배치되며, 블로킹 콘덴서(108)를 통해서 400kHz의 고주파를 발진하는 고주파 전원(109)이 접속되어 있다. 고주파 전원(109)에 의해 시료대(107)에 공급된 연속적, 또는 시간 변조된 고주파 전력(웨이퍼 바이어스 파워)을 변화시킴으로써, 플라스마 중으로부터 웨이퍼(106)로 끌어 들이는 이온의 에너지를 제어한다. 또한, 시료대(107)에 접속된 온도 제어 수단(110)에 의해, 에칭 처리중인 웨이퍼(106)의 표면 온도를 재현성 좋게 제어한다. 한편, 본 실시예에서는 온도 제어 수단(110)의 설정 온도를 섭씨 60도로 실시했다. 다음으로 이 ECR형 플라스마 에칭 장치를 이용한 본 실시예의 플라스마 에칭 방법에 관하여 설명한다.
도 2의 (a)는 본 실시예에 있어서 이용한 폴리메탈 게이트 구조 웨이퍼의 사시도이다. 실리콘 기판(210) 상에 아래서부터 순서대로, 게이트 절연막(209)과 폴리실리콘 막(208)과 텅스텐 나이트라이드 막(WN)(207)과 텅스텐 막(W)(206)과 질화 실리콘 막(SiN)(205)과 유기막(204)과 질화 실리콘 산화막(SiON)(203)과 반사 방지막(BARC)(202)과 게이트 배선이 패터닝된 ArF 레지스트 막(201)이 배치되어 있다.
먼저 도 2(b)에 나타나 있는 바와 같이 반사 방지막(202)과 질화 실리콘 산화막(SiON)(203)과 유기막(204)과 질화 실리콘 막(205)을 에칭한 후, 동일 처리실 내에서 유기막(204)을 O2 플라스마로 제거함으로써, 도 2의 (c)에 나타나 있는 바와 같이 질화 실리콘 막(205)을 마스크로 한 하층의 폴리메탈 게이트 구조의 게이트 전극을 에칭하기 전의 상태가 된다. 여기서, 폴리메탈 게이트 구조의 게이트 전극이란, 텅스텐 막(W)(206)과 텅스텐 나이트라이드 막(WN)(207)과 폴리실리콘 막(208)의 적층막인 것으로 한다.
다음으로 도 2의 (c)에 나타나 있는 바와 같은 폴리메탈 게이트 구조의 게이트 전극을 Cl2 가스와 SiCl4 가스와 O2 가스의 혼합 가스를 이용하여 텅스텐 막(W)(206)을 에칭하고, 텅스텐 나이트라이드 막(WN)(207)을 Cl2 가스와 SiCl4 가스와 O2 가스와 COS 가스의 혼합 가스를 이용하여 에칭하고, 폴리실리콘 막(208)을 Cl2 가스와 O2 가스와 HBr 가스의 혼합 가스를 이용하여 에칭한 결과, 도 3에 나타나 있는 바와 같이 패턴의 단선 및 가공 치수의 편차가 없는 폴리메탈 게이트 구조의 게이트 전극 형성을 실현할 수 있었다.
비교로서 도 2의 (c)에 나타나 있는 바와 같은 폴리메탈 게이트 구조의 게이트 전극을 특허문헌 1에 개시된 Cl2 가스와 NF3 가스와 SiCl4 가스의 혼합 가스를 이용하여 에칭했을 경우의 결과의 사시도를 도 4의 (a)에 나타낸다. 또한, 도 4의 (b)는 도 4의 (a)의 패턴을 윗면으로부터 본 평면도이다. 하드마스크인 질화 실리콘 막(205)과 NF3 가스의 반응성이 강하기 때문에, 게이트 전극 가공 치수(401)의 감소 및 마스크 선택비의 저하에 따른 형상의 테이퍼화(402)가 발생하고, 패턴의 단선(403)이나 가공 치수의 편차(404)에 의한 수율 저하를 야기했다.
다음으로 텅스텐 나이트라이드(WN)와 질화 실리콘 막(SiN)의 각각의 에칭 레이트와 선택비를 본 실시예와 비교예에서 비교한 결과를 도 5에 나타낸다. 한편, 여기서의 선택비는, 질화 실리콘 막(SiN)의 에칭 레이트에 대한 텅스텐 나이트라이드 막(WN)의 에칭 레이트비이다. 본 실시예로서는 Cl2 가스와 O2 가스와 SiCl4 가스의 혼합 가스에 COS 가스를 9% 또는 23% 첨가했을 경우이며, 비교예로서는 Cl2 가스와 O2 가스와 SiCl4 가스의 혼합 가스에 불소계 가스로서 SF6 가스를 9%와 23% 첨가했을 경우 또는 CF4 가스를 9%와 23% 첨가했을 경우의 결과이다. 그 밖의 에칭 조건은 처리 압력을 0.6Pa, 마이크로파 전력을 600W, 웨이퍼 바이어스 전력을 20W, 스테이지 온도를 50℃로 했다.
비교예의 SF6 가스나 CF4 가스의 첨가에 있어서 첨가량을 9%에서 23%로 변화시켰을 경우, 텅스텐 나이트라이드와 마찬가지로 질화 실리콘의 에칭 레이트도 상승하고, 질화 실리콘에 대한 텅스텐 나이트라이드의 선택비는, SF6 가스의 경우, 15.3에서 2.1로 감소하고, CF4 가스의 경우, 12.6에서 6.3으로 감소했다. 한편, 본 실시예의 COS 가스의 첨가에 있어서 첨가량을 9%에서 23%로 변화시켰을 경우, 질화 실리콘의 에칭 레이트에 변화가 없고, 대(對)질화 실리콘의 선택비가 18.2에서 19.9로 증가하는 결과가 되었다.
도 6은 텅스텐 나이트라이드(WN) 및 질화 실리콘(SiN)의 에칭 레이트 및 텅스텐 나이트라이드(WN)의 선택비에 대한 COS 가스의 첨가량 의존성을 나타낸 도면이다. 한편, COS 가스의 첨가량은 0%, 9%, 17%, 23% 및 29%로 했다. 도 6에 나타나 있는 바와 같이 COS 가스의 첨가량에 대하여 텅스텐 나이트라이드(WN)의 레이트는, 단조(單調)로 증가하고, 선택비는 약 15에서 23 정도까지 증가한다.
그러나, COS 가스의 첨가량을 29%로 하여 도 2의 (c)와 같은 폴리메탈 게이트 구조의 게이트 전극을 에칭했을 경우, 질화 실리콘 막(SiN)(205)의 마스크 부근에 퇴적물이 부착되어, 피에칭 재료의 개구 면적이 작은 패턴에 있어서, 이상(異常) 형상이 발생했다. 이 때문에, COS 가스의 첨가량은, 9-23%의 범위에서 사용 하는 것이 바람직하다.
도 7은 Cl2 가스와 O2 가스와 SiCl4 가스의 혼합 가스에 COS 가스를 9% 또는 23% 첨가했을 경우와 Cl2 가스와 O2 가스와 SiCl4 가스의 혼합 가스에 CO2 가스를 9% 또는 23% 첨가했을 경우에 있어서, 텅스텐 나이트라이드와 질화 실리콘의 에칭 레이트와 선택비를 각각 구하여 COS 가스와 CO2 가스의 특성을 비교한 결과이다.
질화 실리콘의 레이트는, CO2 가스의 경우, COS 가스의 약 3nm/min에 비하여 약 1nm/min으로 낮기 때문에, 첨가량 9%에서도 선택비가 49.2로 높다. CO2 가스가 23%인 경우, 59.1로 더욱 증가한다. 이 결과는, Cl2 가스와 O2 가스와 SiCl4 가스의 혼합 가스에 탄소 원소와 산소 원소를 함유하는 가스를 첨가함으로써 질화 실리콘(SiN) 막에 대하여 보다 높은 선택비를 가지는 텅스텐 나이트라이드(WN) 막의 에칭이 가능한 것을 나타내고 있다. 즉, Cl2 가스와 O2 가스와 SiCl4 가스의 혼합 가스에 CO2 가스와 COS 가스 이외에 CO 가스, CClO 가스, C2H4O 가스, C3F6O 가스, CH3OH 가스, COF2가스 또는 HCHO 가스 등의 탄소 원소와 산소 원소를 함유하는 가스를 첨가해도 첨가량, 처리 압력, 웨이퍼 바이어스 등을 적절하게 조정함으로써 본 실시예와 동일한 효과를 얻을 수 있다.
이상, 본 실시예에 의해, 미세화된 패턴에서의 텅스텐(W) 막과 텅스텐 나이트라이드(WN) 막을 포함하는 폴리메탈 게이트 구조의 게이트 전극 형성의 에칭에 있어서, 질화 실리콘 막에 대하여 고선택비, 고스루풋의 텅스텐 나이트라이드(WN) 막의 에칭이 실현되고, 패턴의 단선 및 가공 치수의 편차를 저감할 수 있으며, 수율을 향상시키는 것이 가능해진다.
또한, 본 실시예에서는, Cl2 가스와, O2 가스와, SiCl4 가스와, 탄소 원소와 산소 원소를 함유하는 가스의 혼합 가스를 이용한 예로 설명했지만, 탄소 원소와 산소 원소를 함유하는 가스의 산소 원소가 O2 가스의 역할도 담당할 수 있기 때문에, 반드시 O2 가스가 필요한 것은 아니다. 바꿔 말하면, Cl2 가스와, SiCl4 가스와, 탄소 원소와 산소 원소를 함유하는 가스와의 혼합 가스를 이용하여도 본 실시예와 동일한 효과를 얻을 수 있다.
또한 본 실시예에서는, 텅스텐 나이트라이드 막(WN)의 에칭 예이었지만, 텅스텐 막(W)의 에칭에서도 본 실시예와 동일한 효과를 얻을 수 있다. 즉, 본 발명의 플라스마 에칭은, 텅스텐 원소를 함유하는 막의 에칭에 적용 가능하다.
또한, 본 실시예에서는, Cl2 가스와, O2 가스와, SiCl4 가스와, 탄소 원소와 산소 원소를 함유하는 가스와의 혼합 가스를 이용한 예로 설명했지만, 이 혼합 가스의 Cl2 가스로서 BCl3 가스, HBr 가스 또는 HI 가스 등의 할로겐 원소를 함유하는 가스를 이용하여도 본 실시예와 동일한 효과를 얻을 수 있다. 또한 본 실시예에서는, Cl2 가스와, O2 가스와, SiCl4 가스와, 탄소 원소와 산소 원소를 함유하는 가스와의 혼합 가스를 이용한 예로 설명했지만, 이 혼합 가스의 SiCl4 가스로서 SiF4 가스 등의 실리콘 원소를 함유하는 가스를 이용하여도 본 실시예와 동일한 효과를 얻을 수 있다.
이상, 본 발명의 플라스마 에칭 방법에 의해, 미세화된 텅스텐 원소를 함유하는 막의 에칭에 있어서, 질화 실리콘 막에 대하여 고선택비이면서 또한 고스루풋의 텅스텐 원소를 함유하는 막의 에칭이 가능하여, 패턴의 단선 및 가공 치수의 편차를 저감할 수 있고, 수율을 향상시키는 것이 가능해진다.
또한, 본 발명을 적용할 시, 웨이퍼(106) 상에 형성되는 회로 패턴(예를 들면, 게이트 전극으로 대표되는 라인 & 스페이스나 컨택트홀 등)이나 막구조(예를 들면, 질화 실리콘이 마스크, 또는 하지(下地)막), 그리고 ECR 뿐만아니라 ICP(Inductively Coupled Plasma), CCP(Capacitive Coupled Plasma), 헬리콘파 또는 μ파를 이용한 그 밖의 플라스마원에 따라, 탄소 원소 및 산소 원소를 함유하는 가스 종류의 선택이나 첨가량, 처리 압력이나 웨이퍼 바이어스 등을 적절하게 조정함으로써 본 실시예와 동일한 효과를 얻을 수 있다.
101…마그네트론, 102…도파관, 103…처리실, 104…석영판, 105…솔레노이드 코일, 106…웨이퍼, 107…시료대, 108…블로킹 콘덴서, 109…고주파 전원, 110…온도 제어 수단, 201…ArF 레지스트 막, 202…반사 방지막, 203…질화 실리콘 산화막(SiON), 204…유기막, 205…질화 실리콘 막(SiN), 206…텅스텐 막(W), 207…텅스텐 나이트라이드 막(WN), 208…폴리실리콘 막, 209…게이트 절연막, 210…실리콘 기판, 401…게이트 전극 가공 치수, 402…형상의 테이퍼화, 403…패턴의 단선, 404…가공 치수의 편차

Claims (4)

  1. 플라스마를 이용하여 텅스텐 나이트라이드 막(WN)을 에칭하는 플라스마 에칭 방법에 있어서,
    실리콘 원소를 함유하는 가스와, 할로겐 원소를 함유하는 가스와, 탄소 원소와 산소 원소를 함유하는 가스를 이용하여 생성된 플라스마에 의하여 상기 텅스텐 나이트라이드 막(WN)을 에칭하는 것을 특징으로 하는 플라스마 에칭 방법.
  2. 제 1 항에 있어서,
    상기 탄소 원소와 산소 원소를 함유하는 가스는, CO 가스, CO2 가스, COS 가스, CClO 가스, C2H4O 가스, C3F6O 가스, CH3OH 가스, COF2 가스 또는 HCHO 가스인 것을 특징으로 하는 플라스마 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 할로겐 원소를 함유하는 가스는 Cl2 가스, BCl3 가스, HBr 가스 또는 HI 가스이며,
    상기 실리콘 원소를 함유하는 가스는 SiF4 가스 또는 SiCl4 가스인 것을 특징으로 하는 플라스마 에칭 방법.
  4. 플라스마를 이용하여 텅스텐 나이트라이드 막(WN)을 에칭하는 플라스마 에칭 방법에 있어서,
    Cl2 가스와 SiCl4 가스와 산소 가스와 CO 가스의 혼합 가스, Cl2 가스와 SiCl4 가스와 산소 가스와 CO2 가스의 혼합 가스 또는 Cl2 가스와 SiCl4 가스와 산소 가스와 COS 가스의 혼합 가스를 이용하여 상기 텅스텐 나이트라이드 막(WN)을 에칭하는 것을 특징으로 하는 플라스마 에칭 방법.
KR1020200016802A 2016-10-31 2020-02-12 플라스마 에칭 방법 KR102254447B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2016-212459 2016-10-31
JP2016212459A JP6725176B2 (ja) 2016-10-31 2016-10-31 プラズマエッチング方法
KR1020170101147A KR102148247B1 (ko) 2016-10-31 2017-08-09 플라스마 에칭 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170101147A Division KR102148247B1 (ko) 2016-10-31 2017-08-09 플라스마 에칭 방법

Publications (2)

Publication Number Publication Date
KR20200018547A true KR20200018547A (ko) 2020-02-19
KR102254447B1 KR102254447B1 (ko) 2021-05-24

Family

ID=62021799

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170101147A KR102148247B1 (ko) 2016-10-31 2017-08-09 플라스마 에칭 방법
KR1020200016802A KR102254447B1 (ko) 2016-10-31 2020-02-12 플라스마 에칭 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020170101147A KR102148247B1 (ko) 2016-10-31 2017-08-09 플라스마 에칭 방법

Country Status (5)

Country Link
US (1) US10229838B2 (ko)
JP (1) JP6725176B2 (ko)
KR (2) KR102148247B1 (ko)
CN (1) CN108022838B (ko)
TW (1) TWI650814B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257678B2 (en) 2019-04-19 2022-02-22 Hitachi High-Tech Corporation Plasma processing method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050087428A (ko) * 2004-02-26 2005-08-31 노벨러스 시스템즈, 인코포레이티드 질화 텅스텐의 증착
JP2006270030A (ja) * 2005-02-28 2006-10-05 Tokyo Electron Ltd プラズマ処理方法、および後処理方法
JP2008021975A (ja) 2006-06-02 2008-01-31 Applied Materials Inc 特にフラッシュメモリにおいてポリシリコンの上にある珪化タングステンをエッチングするプロセス
KR20100088157A (ko) * 2007-11-21 2010-08-06 램 리써치 코포레이션 텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법
KR20140056068A (ko) * 2012-10-29 2014-05-09 램 리써치 코포레이션 텅스텐 에칭의 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793897A (en) * 1987-03-20 1988-12-27 Applied Materials, Inc. Selective thin film etch process
US5545290A (en) * 1987-07-09 1996-08-13 Texas Instruments Incorporated Etching method
EP0299246A1 (en) * 1987-07-16 1989-01-18 Texas Instruments Incorporated Processing apparatus and method
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
JPH05289309A (ja) * 1992-04-15 1993-11-05 Fujitsu Ltd レチクル及びその製造方法
JP2001053061A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd ドライエッチング方法
JP4701691B2 (ja) * 2004-11-29 2011-06-15 東京エレクトロン株式会社 エッチング方法
US7563658B2 (en) * 2004-12-27 2009-07-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101471354B1 (ko) * 2007-11-07 2014-12-24 주식회사 에스앤에스텍 대면적 투과 제어 블랭마스크 및 이를 이용한 포토마스크의제조방법
JP5274993B2 (ja) * 2007-12-03 2013-08-28 株式会社荏原製作所 研磨装置
JP2010135592A (ja) 2008-12-05 2010-06-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR20160127891A (ko) * 2015-04-27 2016-11-07 삼성전자주식회사 싸이클 공정을 이용한 수직 패턴의 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050087428A (ko) * 2004-02-26 2005-08-31 노벨러스 시스템즈, 인코포레이티드 질화 텅스텐의 증착
JP2006270030A (ja) * 2005-02-28 2006-10-05 Tokyo Electron Ltd プラズマ処理方法、および後処理方法
JP2008021975A (ja) 2006-06-02 2008-01-31 Applied Materials Inc 特にフラッシュメモリにおいてポリシリコンの上にある珪化タングステンをエッチングするプロセス
KR20100088157A (ko) * 2007-11-21 2010-08-06 램 리써치 코포레이션 텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법
KR20140056068A (ko) * 2012-10-29 2014-05-09 램 리써치 코포레이션 텅스텐 에칭의 방법

Also Published As

Publication number Publication date
KR20180048285A (ko) 2018-05-10
JP6725176B2 (ja) 2020-07-15
US10229838B2 (en) 2019-03-12
KR102148247B1 (ko) 2020-08-26
TW201818467A (zh) 2018-05-16
CN108022838A (zh) 2018-05-11
US20180122651A1 (en) 2018-05-03
TWI650814B (zh) 2019-02-11
KR102254447B1 (ko) 2021-05-24
CN108022838B (zh) 2022-01-18
JP2018074006A (ja) 2018-05-10

Similar Documents

Publication Publication Date Title
US9484202B1 (en) Apparatus and methods for spacer deposition and selective removal in an advanced patterning process
JP5042162B2 (ja) 半導体加工方法
US9570317B2 (en) Microelectronic method for etching a layer
KR101880831B1 (ko) 가스 펄싱을 사용하는 딥 실리콘 에칭 방법
WO2006004693A2 (en) Method for bilayer resist plasma etch
US20220181162A1 (en) Etching apparatus
KR102304163B1 (ko) 에칭 방법
KR20010033406A (ko) 포토레지스트 마스크를 사용한 개선된 엣칭방법
US20110171833A1 (en) Dry etching method of high-k film
KR102254447B1 (ko) 플라스마 에칭 방법
KR102580124B1 (ko) 플라스마 처리 방법
US20240096640A1 (en) High Aspect Ratio Contact (HARC) Etch
TW202335067A (zh) 用於SiO/SiN層交替蝕刻製程之偏置電壓調節方法
KR20000014406A (ko) 반도체 소자의 제조방법
KR20030075632A (ko) 플라즈마를 이용한 반도체 소자의 식각방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right