KR20140120309A - 반도체 제조 장치의 제조 방법 및 반도체 제조 장치 - Google Patents

반도체 제조 장치의 제조 방법 및 반도체 제조 장치 Download PDF

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KR20140120309A
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도쿄엘렉트론가부시키가이샤
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Abstract

기판 상에 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 다층막을 에칭하고, 다층막에 소정 형상의 홀 등을 형성하기 위한 반도체 제조 장치의 제조 방법은 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 제 1 유량의 CF계 가스를 포함하는 가스에 의해, 다층막을 제 1 깊이까지 에칭하는 제 1 공정과, 제 1 공정 후, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스로 이루어지는 가스와 제 1 유량과 상이한 제 2 유량의 CF계 가스를 포함하는 가스에 의해, 다층막을 상기 제 1 깊이와 상이한 제 2 깊이까지 에칭하는 제 2 공정과, 제 2 공정 후, 다층막의 하지층에 홀 등이 도달할 때까지 오버 에칭하는 제 3 공정을 포함한다.

Description

반도체 제조 장치의 제조 방법 및 반도체 제조 장치{METHOD FOR PRODUCING SEMICONDUCTOR MANUFACTURING APPARATUS, AND SEMICONDUCTOR MANUFACTURING APPARATUS}
본 발명은 반도체 제조 장치의 제조 방법 및 반도체 제조 장치에 관한 것이다.
3D NAND 플래시 메모리 등의 삼차원 적층 반도체 메모리의 제조에는, 플라즈마를 이용하여 적층막에 깊은 홀 또는 깊은 홈을 형성하는 에칭 공정이 있다(예를 들면, 특허 문헌 1을 참조). 이 에칭 공정에서는, 예를 들면 16 층 또는 32 층으로 적층된 다층막의 모든 막을 관통하여, 하지막(下地膜)까지 연통하기 위한 홀 또는 홈을 형성하는 것이 필요해진다.
일본특허공개공보 제2009-266944호
그러나 상기 에칭 공정에서는, 마스크로서 기능하는 포토레지스트층도 마찬가지로 에칭된다. 따라서, 적층막의 층수가 많아지고, 에칭되는 홀이 깊어질수록, 포토레지스트층이 에칭 공정의 도중에, 홀 또는 홈이 하지막까지 관통하기 전에 소실할 가능성이 높아진다. 따라서, 적층막의 에칭 레이트에 대한 포토레지스트층의 에칭 레이트의 비인 선택비(이하, 포토레지스트층 선택비라고 함)를 높여, 깊은 홀이 하지막까지 관통하기 전에 포토레지스트층이 소실되지 않도록 할 필요가 있다.
또한, 에칭되는 홀이 깊어질수록 홀의 저부로 이온이 들어가기 어려워져, 홀의 저부에서 CD값(크리티컬 디멘션의 값)이 규정치보다 작아진다. 따라서, 홀의 저부에서도 CD값(보텀 CD값)을 양호한 값으로 유지하는 에칭 방법이 요망된다.
따라서 일측면에 따르면, 포토레지스트층 선택비를 향상시켜, CD값을 양호하게 유지하는 것이 가능한, 반도체 제조 장치의 제조 방법 및 반도체 제조 장치를 제공하는 것을 목적으로 한다.
한 관점에 따르면, 기판 상에 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 다층막을 플라즈마에 의해 에칭하고, 상기 다층막에 소정 형상의 홀 또는 홈을 형성하기 위한 반도체 제조 장치의 제조 방법으로서, 상부 전극에 대향하여 배치되는 하부 전극에, 27 MHz 이상 60 MHz 이하의 플라즈마 생성용의 고주파 전력과, 380 kHz 이상 1 MHz 이하의 바이어스용의 고주파 전력을 인가하고, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 제 1 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 제 1 깊이까지 에칭을 실행하는 제 1 공정과, 상기 제 1 공정 후, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 상기 제 1 유량과 상이한 제 2 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 상기 제 1 깊이와 상이한 제 2 깊이까지 에칭을 실행하는 제 2 공정과, 상기 제 2 공정 후, 상기 다층막의 하지층에 상기 홀 또는 홈이 도달할 때까지 오버 에칭을 실행하는 제 3 공정을 포함하는 것을 특징으로 하는 반도체 제조 장치의 제조 방법이 제공된다.
다른 관점에 따르면, 기판 상에 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 다층막을 생성된 플라즈마에 의해 에칭하고, 상기 다층막에 소정 형상의 홀 또는 홈을 형성하기 위한 반도체 제조 장치로서, 상부 전극에 대향하여 배치되는 하부 전극과, 27 MHz 이상 60 MHz 이하의 플라즈마 생성용의 고주파 전력을 상기 하부 전극으로 인가하는 제 1 고주파 전원과, 380 kHz 이상 1 MHz 이하의 바이어스용의 고주파 전력을 상기 하부 전극에 인가하는 제 2 고주파 전원과, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 제 1 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 제 1 깊이까지 에칭을 실행하고, 상기 제 1 공정 후, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 상기 제 1 유량과 상이한 제 2 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 상기 제 1 깊이와 상이한 제 2 깊이까지 에칭을 실행하고, 상기 제 2 공정 후, 상기 다층막의 하지층에 상기 홀 또는 홈이 도달할 때까지 오버 에칭을 실행하는 제어 장치를 구비하는 것을 특징으로 하는 반도체 제조 장치가 제공된다.
일태양에 따르면, 포토레지스트층 선택비를 향상시켜, 보텀 CD값의 치수를 양호하게 유지하는 것이 가능한, 반도체 제조 장치의 제조 방법 및 반도체 제조 장치를 제공할 수 있다.
도 1은 제 1 및 제 2 실시예에 따른 삼차원 적층 반도체 메모리의 구조를 개념적으로 도시한 도이다.
도 2a는 도 1의 1-1 단면도이다.
도 2b는 도 1의 2-2 단면도이다.
도 3은 제 1 및 제 2 실시예에 따른 반도체 제조 장치의 종단면을 도시한 전체 구성도이다.
도 4는 제 1 및 제 2 실시예에 따른 적층막의 구조 및 에칭 공정을 도시한 도이다.
도 5는 제 1 및 제 2 실시예에 따른 에칭 공정을 나타낸 순서도이다.
도 6a는 제 1 실시예에 따른 에칭 공정의 결과를 나타낸 도이다.
도 6b는 제 1 실시예에 따른 에칭 공정의 결과를 나타낸 도이다.
도 7은 제 1 실시예에 따른 에칭 공정의 결과를 설명하기 위한 도이다.
도 8a는 제 2 실시예에 따른 에칭 공정의 결과를 나타낸 도이다.
도 8b는 제 2 실시예에 따른 에칭 공정의 결과를 나타낸 도이다.
도 9는 제 2 실시예에 따른 에칭 공정의 결과를 설명하기 위한 도이다.
도 10은 일실시예의 변형예에 따른 에칭 공정의 결과를 설명하기 위한 도이다.
이하에 첨부 도면을 참조하여, 본 발명의 실시예에 대하여 설명한다. 또한, 본 명세서 및 도면에서 실질적으로 동일한 기능 구성을 가지는 구성 요소에 대해서는, 동일한 부호를 부여함으로써 중복 설명을 생략한다.
[삼차원 적층 반도체 메모리의 구조]
우선, 본 발명의 일실시예에 따른 반도체 제조 장치의 제조 방법을 이용하여 제조되는 삼차원 적층 반도체 메모리의 일례에 대하여, 도 1 ~ 도 2b를 참조하여 설명한다. 도 1은 3D NAND 플래시 메모리의 구조를 개념적으로 도시한 사시도이다. 도 2a는 도 1의 3D NAND 플래시 메모리의 1-1 단면도이다. 도 2b는 도 1의 3D NAND 플래시 메모리의 2-2 단면도이다. 3D NAND 플래시 메모리는 삼차원 적층 반도체 메모리의 일례이다.
도 1에 도시한 NAND 플래시 메모리(100)는, 예를 들면 각각이 제거할 수 있는 한 단위가 되는 복수의 블록으로 구성된다. 도 1에는 2 개의 블록(BK1, BK2)이 예시되어 있다. 소스 확산층(102)은 반도체 기판 내에 형성되고, 예를 들면 모든 블록에 공통되게 1 개 설치된다. 소스 확산층(102)은, 콘택트 플러그(PS)를 거쳐 소스선(SL)에 접속된다. 소스 확산층(102) 상에는, 예를 들면 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 다층막이 형성된다. 도 1에서는, 다층막은 도시의 편의를 위하여 6 층 구조이지만, 16 층 또는 32 층이어도 되고, 그 이상이어도 된다.
도 1에서는, 최상층을 제외한 나머지 5 개의 막은, 각 블록(BK1, BK2) 내에서 각각 플레이트 형상으로 형성되고, 또한 그 X 방향의 단부는, 각각의 막에 콘택트를 취하기 위하여 계단 형상으로 형성된다. 이에 의해, 다층막은 대략 피라미드 형상으로 형성된다. 최하층은 소스선측 셀렉트 게이트선(SGS)이 되고, 최하층 및 최상층을 제외한 나머지 4 개의 막은 4 개의 워드선(WL)이 된다.
최상층은, X 방향으로 연장되는 라인 형상의 복수의 도전선으로 구성된다. 1 개의 블록(BK1) 내에는 예를 들면, 6 개의 도전선이 배치된다. 최상층의 예를 들면 6 개의 도전선은, 6 개의 비트선측 셀렉트 게이트선(SGD)이 된다.
그리고, NAND 셀 유닛을 구성하기 위한 복수의 활성층(AC)은, 복수의 막을 관통하여 소스 확산층(102)에 도달하도록, Z 방향(반도체 기판의 표면에 대하여 수직 방향)으로 기둥 형상으로 형성된다.
복수의 활성층(AC)의 상단은, Y 방향으로 연장되는 복수의 비트선(BL)에 접속된다. 또한, 소스선측 셀렉트 게이트선(SGS)은, 콘택트 플러그(PSG)를 거쳐, X 방향으로 연장되는 인출선(SGS1)에 접속되고, 워드선(WL)은, 각각 콘택트 플러그(PW1 ~ PW4)를 거쳐 X 방향으로 연장되는 인출선(W1 ~ W4)에 접속된다.
또한 비트선측 셀렉트 게이트선(SGD)은, 각각, 콘택트 플러그(PSD)를 거쳐, X 방향으로 연장되는 인출선(SGD1)에 접속된다. 복수의 비트선(BL) 및 인출선(SGS1), 인출선(W1 ~ W4)은 예를 들면 금속으로 구성된다.
도 2a는 도 1의 1-1 선을 따라 절단된 단면도이다. 소스선측 셀렉트 게이트선(SGS) 및 워드선(WL1 ~ WL4)은 콘택트 플러그(PSG), 콘택트 플러그(PW1 ~ PW4)를 거쳐 X 방향으로 연장되는 인출선(SGS1), 인출선(W1 ~ W4)으로부터 도시하지 않은 드라이버를 구성하는 트랜지스터(Tr)에 접속된다.
도 2b는 도 1의 2-2 선을 따라 절단된 단면도이다. NAND 셀 유닛을 구성하기 위한 복수의 활성층(AC)이, 복수의 막(SGD, WL4, WL3, WL2, WL1, SGS)을 관통하여 소스 확산층(102)에 도달하도록, Z 방향(반도체 기판의 표면에 대하여 수직 방향)으로 기둥 형상으로 형성된다. 이하의 에칭 공정에서는, 복수의 활성층(AC)을 형성하기 위한 깊은 홀을 형성한다.
[플라즈마 처리 장치의 전체 구성]
이어서, 본 발명의 일실시예에 따른 플라즈마 처리 장치의 전체 구성에 대하여, 도 3을 참조하여 설명한다. 플라즈마 처리 장치(10)는 하부 2 주파수의 평행 평판형(용량 결합형) 플라즈마 에칭 장치로서 구성되어 있고, 예를 들면 표면이 알루마이트 처리(양극 산화 처리)된 알루미늄으로 이루어진 원통 형상의 진공 챔버(처리 용기)(11)를 가지고 있다. 챔버(11)는 접지되어 있다.
챔버(11) 내에는, 피처리체로서의 반도체 웨이퍼(W)(이하, 웨이퍼(W)라고 함)를 재치(載置)하는 재치대(12)가 설치되어 있다. 재치대(12)는 예를 들면 알루미늄으로 이루어지고, 절연성의 통 형상 보지부(保持部)(14)를 거쳐 챔버(11)의 바닥으로부터 수직 상방으로 연장되는 통 형상 지지부(16)에 지지되어 있다. 재치대(12)의 상면으로서 정전 척(40)의 주연부에는, 에칭의 면내 균일성을 높이기 위하여, 예를 들면 실리콘으로 구성된 포커스 링(18)이 배치되어 있다.
챔버(11)의 측벽과 통 형상 지지부(16)의 사이에는 배기로(20)가 형성되어 있다. 배기로(20)에는 환상(環狀)의 배플판(22)이 장착되어 있다. 배기로(20)의 저부에는 배기구(24)가 형성되고, 배기관(26)을 개재하여 배기 장치(28)에 접속되어 있다. 배기 장치(28)는 도시하지 않은 진공 펌프를 가지고 있고, 챔버(11) 내의 처리 공간을 소정의 진공도까지 감압한다. 챔버(11)의 측벽에는, 웨이퍼(W)의 반입출구를 개폐하는 반송용의 게이트 밸브(30)가 장착되어 있다.
재치대(12)에는, 플라즈마 중의 이온 인입용(바이어스용)의 제 1 고주파 전원(31) 및 플라즈마 생성용의 제 2 고주파 전원(32)이 정합기(33) 및 정합기(34)를 개재하여 각각 전기적으로 접속되어 있다.
제 1 고주파 전원(32)은, 챔버(11) 내에서 플라즈마를 생성하기 위해 적합한 주파수, 예를 들면 27 MHz ~ 60 MHz의 제 1 고주파 전력을 재치대(12)에 인가한다. 제 2 고주파 전원(31)은, 재치대(12) 상의 웨이퍼(W)에 플라즈마 중의 이온을 인입하는데 적합한 낮은 주파수, 예를 들면 380 kHz ~ 1 MHz의 제 2 고주파 전력을 재치대(12)에 인가한다. 이와 같이 하여, 재치대(12)는 하부 전극으로서도 기능한다. 챔버(11)의 천장부에는, 후술하는 샤워 헤드(38)가 접지 전위의 상부 전극으로서 설치되어 있다. 이에 의해, 제 1 고주파 전원(32)으로부터의 고주파 전력은 재치대(12)와 샤워 헤드(38)와의 사이에 용량적으로 인가된다.
재치대(12)의 상면에는 웨이퍼(W)를 정전 흡착력으로 보지하기 위한 정전 척(40)이 설치되어 있다. 정전 척(40)은 도전막으로 이루어진 전극(40a)을 한 쌍의 막의 사이에 개재한 것이다. 전극(40a)에는 직류 전압원(42)이 스위치(43)를 개재하여 전기적으로 접속되어 있다. 정전 척(40)은, 직류 전압원(42)으로부터의 전압에 의해, 쿨롱력으로 웨이퍼(W)를 정전 척 상에 흡착 보지한다.
전열 가스 공급원(52)은, He 가스 등의 전열 가스를 가스 공급 라인(54)을 통하여 정전 척(40)의 상면과 웨이퍼(W)의 이면과의 사이로 공급한다.
천장부의 샤워 헤드(38)는, 다수의 가스 통기홀(56a)을 가지는 전극판(56)과, 이 전극판(56)을 착탈 가능하게 지지하는 전극 지지체(58)를 가진다. 가스 공급원(62)은, 가스 공급 배관(64)을 거쳐 가스 도입구(60a)로부터 샤워 헤드(38) 내로 가스를 공급하고, 다수의 가스 통기홀(56a)로부터 챔버(11) 내로 도입된다.
챔버(11)의 주위에는, 환 형상 또는 동심원 형상으로 연장되는 자석(66)이 배치되고, 자력에 의해 챔버(11) 내의 플라즈마 생성 공간에 플라즈마를 가두도록 기능한다.
재치대(12)의 내부에는 냉매관(70)이 설치되어 있다. 이 냉매관(70)에는, 칠러 유닛(71)으로부터 배관(72, 73)을 거쳐 소정 온도의 냉매가 순환 공급된다. 또한, 정전 척(40)의 하측에는 히터(75)가 설치되어 있다. 히터(75)에는 교류 전원(44)으로부터 원하는 교류 전압이 인가된다. 이러한 구성에 의하면, 칠러 유닛(71)에 의한 냉각과 히터(75)에 의한 가열에 의해 웨이퍼(W)를 원하는 온도로 조정할 수 있다. 또한, 이들 온도 제어는 제어 장치(80)로부터의 지령에 기초하여 행해진다.
제어 장치(80)는, 플라즈마 처리 장치(10)에 장착된 각 부, 예를 들면 배기 장치(28), 교류 전원(44), 직류 전압원(42), 정전 척용의 스위치(43), 제 1 고주파 전원(32), 제 2 고주파 전원(31), 정합기(33, 34), 전열 가스 공급원(52), 가스 공급원 (62) 및 칠러 유닛(71)을 제어한다. 또한, 제어 장치(80)는 도시하지 않은 호스트 컴퓨터와도 접속되어 있다.
제어 장치(80)는 도시하지 않은 CPU(Central Processing Unit), ROM(Read Only Memory), RAM(Random Access Memory)을 가지고, CPU는 도시하지 않은 기억부에 저장된 각종 레시피에 따라 플라즈마 처리를 실행한다. 레시피가 저장되는 기억부는, 예를 들면 반도체 메모리, 자기 디스크 또는 광학 디스크 등을 이용하여 RAM, ROM으로서 실현될 수 있다. 레시피는 기억 매체에 저장하여 제공되고, 도시하지 않은 드라이버를 개재하여 기억부에 판독되는 것이어도 되고, 또한 도시하지 않은 네트워크로부터 다운로드되어 기억부에 저장되는 것이어도 된다. 또한, 상기 각 부의 기능을 실현하기 위하여, CPU 대신에 DSP(Digital Signal Processor)가 이용되어도 된다. 또한, 제어 장치(80)의 기능은 소프트웨어를 이용하여 동작함으로써 실현되어도 되고, 하드웨어를 이용하여 동작함으로써 실현되어도 되고, 소프트웨어와 하드웨어의 양방을 이용하여 실현되어도 된다.
이러한 구성의 플라즈마 처리 장치(10)에서 에칭을 행할 시에는, 우선 게이트 밸브(30)를 개구하여 반송 암 상에 보지된 웨이퍼(W)를 챔버(11) 내로 반입한다. 웨이퍼(W)는 도시하지 않은 푸셔 핀에 의해 보지되고, 푸셔 핀이 강하함에 따라 정전 척(40) 상에 재치된다. 웨이퍼(W)를 반입한 후, 게이트 밸브(30)가 닫히고, 가스 공급원(62)으로부터 에칭 가스를 소정의 유량 및 유량비로 챔버(11) 내로 도입하고, 배기 장치(28)에 의해 챔버(11) 내의 압력을 설정치로 감압한다. 또한, 제 2 고주파 전원(31)으로부터 바이어스용, 제 1 고주파 전원(32)으로부터 플라즈마 생성용의 소정의 파워의 고주파 전력을 재치대(12)로 공급한다. 또한, 직류 전압원(42)으로부터 전압을 정전 척(40)의 전극(40a)으로 인가하고, 웨이퍼(W)를 정전 척(40) 상에 고정하고, 전열 가스 공급원(52)으로부터 정전 척(40)의 표면과 웨이퍼(W)의 이면과의 사이로 전열 가스로서 He 가스를 공급한다. 샤워 헤드(38)로부터 샤워 형상으로 도입된 에칭 가스는, 제 1 고주파 전원(32)으로부터의 고주파 전력에 의해 플라즈마화되고, 이에 의해, 상부 전극(샤워 헤드(38))과 하부 전극(재치대(12))의 사이의 플라즈마 생성 공간에서 플라즈마가 생성되고, 플라즈마에 의해 웨이퍼(W)의 주면(主面)이 에칭된다. 또한, 제 2 고주파 전원(31)으로부터의 고주파 전력에 의해 웨이퍼(W)를 향해 플라즈마 중의 이온을 인입할 수 있다.
플라즈마 에칭 종료 후, 웨이퍼(W)가 푸셔 핀에 의해 들어올려져 보지되고, 게이트 밸브(30)를 개구하여 반송 암이 챔버(11) 내로 반입된 후, 푸셔 핀이 내려져 웨이퍼(W)가 반송 암 상에 보지된다. 이어서, 그 반송 암이 챔버(11)의 밖으로 나와, 다음의 웨이퍼(W)가 반송 암에 의해 챔버(11) 내로 반입된다. 이 처리를 반복함으로써 연속하여 웨이퍼(W)가 처리된다.
[적층막의 에칭 공정]
이어서, 본 실시예에 따른 적층막(다층막)의 에칭 공정에 대하여, 도 4를 참조하여 설명한다. 도 4에는 본 실시예에서 에칭이 행해지는 적층막의 구조 및 에칭 공정을 도시한다.
<에칭 처리 전의 초기 상태(a-1)>
우선, 에칭 처리 전의 적층막의 초기 상태에 대하여 설명한다. 본 실시예에서는, 기판(S) 상에 제 1 막(110)과 제 2 막(120)이 교호로 적층된 36 층의 다층막(ml)이 형성되어 있다. 또한 다층막(ml)은, 제 1 막(110) 및 제 2 막(120)이 교호로 20 층 이상 적층되어도 된다.
제 1 막(110) 및 제 2 막(120)은, 비유전률이 상이한 막이다. 비유전률이 상이한 다층막(ml)으로서, 본 실시예에서는, 제 1 막(110)에 실리콘 산화막(SiO2), 제 2 막(120)에 폴리실리콘막(불순물 도핑)이 형성되어 있다.
단, 제 1 막(110) 및 제 2 막(120)의 조합은, 상기의 실리콘 산화막(SiO2) / 폴리실리콘막(불순물 도핑)에 한정되지 않는다. 이 경우, 제 1 막(110)에 폴리실리콘막(도핑 없음), 제 2 막(120)에 폴리실리콘(불순물 도핑)이 형성되어도 된다. 불순물 도핑의 유무에 따라 제 1 막(110) 및 제 2 막(120)의 비유전률을 상이하게 할 수 있다. 불순물 도핑으로서는 예를 들면 보론(Boron) 등을 도핑해도 된다.
제 1 막(110) 및 제 2 막(120)의 다른 조합으로서는, 제 1 막(110)에 실리콘 산화막(SiO2), 제 2 막(120)에 실리콘 질화 막(SiN)이 형성되어도 되고, 제 1 막(110)에 실리콘 산화막(SiO2), 제 2 막(120)에 폴리실리콘막(도핑 없음)이 형성되어도 된다.
다층막(ml)의 직상(直上)에는, 마스크로서 기능하는 포토레지스트층(PR)이 형성되어 있다. 포토레지스트층(PR)에는 원하는 패턴이 형성되어 있다. 포토레지스트층(PR)의 재료로서는, 유기막, 아몰퍼스 카본막을 일례로서 들고 있다. i 선(파장 365 nm)의 포토레지스트층(PR)이여도 된다.
본 실시예에 따른 에칭 공정이 실행되는 일례로서는, 도 1에 도시한 복수의 활성층(AC)을 형성하기 위하여, 적층막을 관통하는 홀을 형성하는 제조 공정을 들 수 있다. 이하에서는, 이 에칭 공정에 대하여 도 4를 참조하여 설명한다.
<메인 에칭 공정(a-2) ~ 오버 에칭 공정(a-5)>
본 실시예에서는, 4 개의 메인 에칭 공정(ME1 ~ ME4)이 실행된 후, 오버 에칭 공정(OE)이 실행된다. 메인 에칭 공정은, 주로 수직 방향으로 홀을 파 나가는 공정이며, 오버 에칭 공정(OE)은 홀의 저부의 보텀 CD값을 확대하는 공정이다. 도 4에는, 메인 에칭 공정(ME1)(a-2), 메인 에칭 공정(ME2)(a-3), 메인 에칭 공정(ME3)(a-4), 오버 에칭 공정(OE)(a-5)이 차례로 도시되어 있다. 도 4에서는 메인 에칭 공정(ME4)(a-*)은 생략되어 있으나, 적층막의 홀의 깊이가 깊을수록 이 메인 에칭 공정의 횟수는 증가해도 된다.
본 실시예에서는, 레시피에는 각 공정에서의 프로세스 조건이 다음과 같이 기억되어 있다.
<메인 에칭 공정(ME1)(a-2)>
압력 50 mTorr(6.6661 Pa)
제 1 고주파 전력 / 제 2 고주파 전력 2000 / 4500 W(283.1 / 636.9 W/cm2)
가스 종류 및 가스 유량 HBr / C4F8 / Ar = 496 / 30 / 100 sccm
<메인 에칭 공정(ME2)(a-3)>
압력 50 mTorr
제 1 고주파 전력 / 제 2 고주파 전력 2000 / 4500 W
가스 종류 및 가스 유량 HBr / C4F8 / Ar = 496 / 29 / 100 sccm
<메인 에칭 공정(ME3)(a-4)>
압력 50 mTorr
제 1 고주파 전력 / 제 2 고주파 전력 2000 / 4500 W
가스 종류 및 가스 유량 HBr / C4F8 / Ar = 496 / 28 / 100 sccm
<메인 에칭 공정(ME4)(a-*)>
압력 50 mTorr
제 1 고주파 전력 / 제 2 고주파 전력 2000 / 4500 W
가스 종류 및 가스 유량 HBr / C4F8 / Ar = 496 / 27 / 100 sccm
<오버 에칭 공정(OE)(a-5)>
압력 50 mTorr
제 1 고주파 전력 / 제 2 고주파 전력 1500 / 1000 W(212.3 / 141.5 W/cm2)
가스 종류 및 가스 유량 HBr / Ar / NF3 / CH4 = 450 / 450 / 25 / 60 sccm
C4F8 가스는, 제 1 막(110)인 실리콘 산화막(SiO2)을 에칭하기 위하여 필요한 에칭 가스이다. HBr 가스는, 제 2 막(120)인 폴리실리콘막(불순물 도핑)을 에칭하기 위하여 필요한 에칭 가스이다. 또한 Ar 가스는, 공급하는 혼합 가스 중에 포함되어 있지 않아도 된다.
메인 에칭(ME)에서는, 메인 에칭 공정(ME1 → ME2 → ME3 → ME4)의 순으로 단계적으로 적층막을 에칭한다. 메인 에칭(ME)의 에칭 가스에 포함되는 C4F8 가스는 카본을 포함하고 있다. 카본이 많으면 적층막에 형성하는 홀의 벽면에 카본이 퇴적하고, 에칭 공정의 단계가 진행될수록 에칭하기 어려운 상태를 일으키는 원인이 된다. 그 결과, 홀은 가늘어지고, 특히 홀의 저부에서 홀이 좁아져, 보텀 CD값이 규정치보다 작아진다. 따라서, 상기 레시피에서는, 메인 에칭 공정의 단계가 진행될수록 C4F8 가스의 유량을 줄이고, 카본의 퇴적량을 줄임으로써 보텀 CD값의 직경을 확보하고 있다.
제 2 막(120)인 폴리실리콘막(불순물 도핑)을 에칭하기 위한 에칭 가스는, 취화수소 HBr 가스 등의 취소 함유 가스에 한정되지 않고, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나로 이루어진 가스이면 된다. 또한, 제 1 막(110)인 실리콘 산화막(SiO2)을 에칭하기 위한 에칭 가스는, C4F8 가스에 한정되지 않고, CF계 가스이면 된다.
메인 에칭 공정(ME)과 오버 에칭 공정(OE)에서는 공급하는 파워가 상이하다. 오버 에칭 공정(OE)에서는, 홀의 저부의 보텀 CD값을 확대하는 공정이며, 등방향(等方向) 에칭을 실행하고자 하기 때문에, 바이어스용 고주파 전력인 제 2 고주파 전력을 4500 W에서 1000 W로 낮춘다. 또한, 하지막의 보호를 위해서도 제 2 고주파 전력을 1000 W로 낮춘다. 또한 오버 에칭 공정(OE)에서는, 보텀 CD값을 확대하는 공정이며, 횡방향으로 에칭하기 쉬운 에칭 가스로서 NF3 가스 및 CH4 가스를 공급한다.
또한, 메인 에칭 공정(ME1)은 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나로 이루어지는 가스와 제 1 유량의 CF계 가스를 포함하는 가스에 의해, 상기 다층막을 제 1 깊이까지 에칭하는 제 1 공정에 상당한다.
또한, 메인 에칭 공정(ME2)은 제 1 공정 후, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나로 이루어지는 가스와 상기 제 1 유량과 상이한 제 2 유량의 CF계 가스를 포함하는 가스에 의해, 다층막을 상기 제 1 깊이와 상이한 제 2 깊이까지 에칭하는 제 2 공정에 상당한다. 제 2 공정에서 공급되는 CF계 가스의 제 2 유량은, 상기 제 1 공정에서 공급되는 CF계 가스의 제 1 유량보다 적다.
또한 오버 에칭 공정(OE)은, 상기 제 1 및 제 2 공정 후, 상기 다층막의 하지층에 상기 홀 또는 홈이 도달할 때까지 오버 에칭을 실행하는 제 3 공정에 상당한다.
또한, 메인 에칭 공정(ME3, ME4)은 상기 제 1 및 제 2 공정 후로서 상기 제 3 공정의 전에, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나로 이루어지는 가스와 제 3 유량의 CF계 가스를 포함하는 가스에 의해, 다층막을 제 3 깊이까지 에칭하는 제 4 공정에 상당한다. 제 4 공정에서 공급되는 CF계 가스의 제 3 유량은, 상기 제 2 공정에서 공급되는 CF계 가스의 제 2 유량보다 더 적다.
[반도체 제조 장치의 제조 방법]
이어서, 본 실시예에 따른 반도체 제조 장치의 제조 방법에 대하여, 도 5를 참조하여 설명한다. 도 5는, 본 실시예에서 행해지는 에칭 처리를 나타낸 순서도이다.
본 실시예에 따른 에칭 공정은, 도시하지 않은 기억부에 기억된 상기 레시피에 기초하여 제어 장치(80)에 의해 실행된다. 본 실시예의 에칭 공정이 개시되면, 우선 단계(S400)에서, 기억부에 기억된 상기 레시피를 판독한다(단계(S400)).
이어서, 메인 에칭 공정의 번호(n)에 '1'을 대입한다(단계(S402)). 이어서, 단계(S400)에서 판독된 레시피에 따라, 메인 에칭 공정(MEn)을 실행한다(단계(S404)). 여기서는, 메인 에칭 공정(ME1)이 실행된다. 그 결과, 도 4의 메인 에칭 공정(ME1)(a-2)에 도시한 바와 같이 적층막에 복수의 홀이 형성된다.
이어서, 메인 에칭 공정의 번호(n)를 '1' 가산한다(단계(S406)). 이 시점에서는, 메인 에칭 공정의 번호(n)는 '2'가 된다. 이어서, 메인 에칭 공정의 번호(n)가 메인 에칭의 실행 횟수를 초과했는지를 판정한다(단계(S408)). 본 실시예에서는, 메인 에칭의 실행 횟수는 '4'이다. 따라서, 메인 에칭 공정의 번호(n)는 메인 에칭의 실행 횟수를 초과하지 않았다고 판정하고, 레시피에 따라, 전회의 에칭 공정(ME1)보다 CF계 가스의 유량을 줄여, 메인 에칭 공정(MEn)을 실행한다(단계(S410)). 여기서는, 메인 에칭 공정(ME2)이 실행된다. 그 결과, 도 4의 메인 에칭 공정(ME2)(a-3)에 도시한 바와 같이 적층막에 형성된 복수의 홀이 더 깊어진다.
이어서, 단계(S406)로 돌아와, 메인 에칭 공정의 번호(n)를 '1' 가산한다(단계(S406)). 이 시점에서는, 메인 에칭 공정의 번호(n)는 '3'이 된다. 이어서, 메인 에칭 공정의 번호(n)가 메인 에칭의 실행 횟수를 초과했는지를 판정한다(단계(S408)). 여기서는, 메인 에칭 공정의 번호(n)(= 3)는 메인 에칭의 실행 횟수 4를 초과하지 않았다고 판정하고, 레시피에 따라, 전회의 에칭 공정(ME2)보다 CF계 가스의 유량을 줄여, 메인 에칭 공정(MEn)을 실행한다(단계(S410)). 여기서는, 메인 에칭 공정(ME3)이 실행된다. 그 결과, 도 4의 메인 에칭 공정(ME3)(a-4)에 도시한 바와 같이 적층막에 형성된 복수의 홀이 더 깊어진다.
또한, 단계(S406) ~ 단계(S410)의 처리를 실행함으로써, 메인 에칭 공정(ME4)이 실행된다. 이 후, 단계(S406)로 돌아와 n을 '1' 가산한다. 이 때, 메인 에칭 공정의 번호(n)(= 5)는 메인 에칭의 실행 횟수 4를 초과했다고 판정된다(단계(S408)).
따라서, 단계(S412)로 진행되어, 바이어스용의 제 2 고주파 전력의 연속 파형을 펄스 변조하여 펄스 형상으로 인가를 개시하고(단계(S412)), 판독된 레시피에 따라 오버 에칭 공정(OE)을 실행한다(단계(S414)). 그 결과, 도 4의 오버 에칭 공정(OE)(a-5)에 도시한 바와 같이 적층막(다층막(ml))에 형성된 복수의 홀이 하지막(ul)까지 관통한다.
[실험 결과]
(펄스 변조)
본 실시예에서는, 오버 에칭 공정(OE)에서 바이어스용의 제 2 고주파 전력의 연속 파형을 펄스 변조했다. 즉 본 실시예에서는, 오버 에칭 공정 시, 제 2 고주파 전원(31)으로부터 출력된 고주파 전력을 펄스 형상으로 인가했다. 그 실험 결과를 연속 파형의 경우와 비교하여 도 6에 도시한다. 도 6a는, 고주파 전력의 인가 방법이 연속 파형, 펄스 형상의 경우에 상기 에칭 공정에 의해 형성된 복수의 깊은 홀의 주사형 전자 현미경 SEM(Scanning Electron Microscope) 사진을 도시한 것이다. 막 구조로서는, 도 6a의 상부로부터, 포토레지스트층(PR), 제 1 막인 SiO2, 제 2 막인 폴리실리콘막(불순물 도핑)이 교호로 적층된 다층막(ml)(적층막), 하지막(ul)이 형성되어 있다. 적층막의 각 층의 두께는 30nm 정도이며, 36 층 적층되어 있다. 단, 적층막의 각 층의 두께 또는 층 수는 이에 한정되지 않는다. 하지막(ul)으로서는, 예를 들면 High-k 재료를 들 수 있다. 포토레지스트층(PR)을 마스크로 하여 복수의 홀이 다층막(ml)에 형성되어 있다.
도 6a 및 도 6b에 도시한 연속 파형은, 바이어스용의 고주파 전력의 방전 방법이 연속 파형인 것을 나타낸다. 도 6a 및 도 6b에 도시한 듀티비가 '70%', 듀티비가 '60%', 듀티비가 '50%'의 '펄스 방전'은, 바이어스용의 고주파 전력의 인가 방법이 펄스 형상의 인가인 것을 나타낸다. 듀티비가 '70%'의 경우, 고주파 전력을 인가하고 있는 동안이 70%, 인가하고 있지 않은 동안이 30%가 된다. 또한, 고주파 전력의 펄스 변조는 2 kHz이다.
(포토레지스트층(PR)의 잔막)
도 7에서는 도 6a 및 도 6b의 에칭 결과를 그래프로 나타낸다. 도 7을 참조하면, 막대 그래프로 나타낸 포토레지스트층(PR)의 잔막에 대해서는, 고주파 전력을 펄스 형상으로 인가한 경우, 연속 파형의 경우와 비교하여, 포토레지스트층(PR)이 보다 많이 남아 있는 것을 알 수 있다. 적층막의 깊이가 동일하기 때문에 적층막의 에칭 레이트에 대한 포토레지스트층(PR)의 에칭 레이트의 비인 포토레지스트층 선택비가 향상되어 있는 것을 알 수 있다. 즉, 포토레지스트층(PR)의 잔막의 양이 많을수록 포토레지스트층 선택비가 높은 것을 나타낸다. 또한, 포토레지스트층(PR)의 잔막은 듀티비로 제어할 수 있는 것을 알 수 있다. 구체적으로, 듀티비를 낮추면 포토레지스트층(PR)의 잔막은 높아진다. 듀티비를 낮출수록 고주파 전력을 인가하는 시간이 짧아져, 고주파 전력을 인가하고 있지 않은 동안, 포토레지스트층(PR)은 이온에 의해 충돌되지 않으므로 에칭이 억제된다. 이 때문에, 듀티비를 낮출수록 포토레지스트층(PR)의 잔량이 많아진다고 상정된다. 도 7에서는, 펄스 방전의 포토레지스트층(PR)의 잔막은, 연속 파형의 포토레지스트층(PR)의 잔막과 비교하면, 듀티비 70%의 경우에 약 1.5 배, 듀티비 60%의 경우에 약 3 배, 듀티비 50%의 경우에 약 4 배가 된다.
(보텀 CD값)
전술한 바와 같이, 고주파 전력을 연속 파형으로하고, 플러스의 이온을 계속 주입하면, 홀의 저부에는 플러스의 전하가 차지된다. 그 상태에서 플러스의 이온을 홀에 더 주입하면, 홀의 저부에 차지되어 있는 플러스의 전하와 이온이 서로 반발하여, 이온을 홀의 저부에 주입할 수 없게 된다. 즉, 홀의 저부가 에칭되지 않게 된다.
따라서 본 실시예에서는, 바이어스용의 고주파 전력을 고속으로 펄스 변조하여 펄스 형상으로 인가한다. 이에 의해, 고주파 전력을 인가하고 있는 동안에 홀의 저부에 차지된 플러스의 전하는, 고주파 전력을 인가하고 있지 않은 동안에 홀의 저부로부터 디스차지된다. 이에 의하면, 펄스 형상으로 고주파 전력을 인가함으로써 홀의 저부에 모인 플러스의 전하를 줄일 수 있다. 이에 따라, 플러스의 전하와 이온과의 반발이 억제되므로, 홀의 저부에 플러스의 이온을 주입하기 쉬워진다. 그 결과, 홀 바닥의 에칭이 촉진되고 보텀 CD값의 직경을 크게 할 수 있다.
도 7에 도시한 보텀 CD값에 대하여 참조하면, 펄스 방전의 경우, 연속 파형의 경우와 비교하여, 보텀 CD값이 크고, 다층막(ml)에 형성된 홀이 수직 형상이 되고, 보텀 CD값의 직경을 크게 하는 것이 가능하게 되어 있는 것을 알 수 있다.
이상과 같이, 펄스 형상으로 고주파 전력을 인가함으로써, 원하는 포토레지스트층 선택비를 확보할 수 있게 된다. 이에 더하여, 바이어스용의 고주파 전력을 펄스 형상으로 인가함으로써 연속 파형의 경우보다 보텀 CD값의 직경을 크게 할 수 있다.
또한 보텀 CD값은, 다층막(ml)의 최하층의 보텀 CD값을 측정해도 되고, 최하층으로부터 수 층 상층의 보텀 CD값을 측정해도 된다.
또한 본 실시예에서는, 오버 에칭 공정(OE) 시에 바이어스용의 고주파 전력을 연속 파형으로부터 펄스 변조에 의해 펄스 형상으로 변경했지만, 이에 한정되지 않고, 메인 에칭 공정(ME)으로부터 오버 에칭 공정(OE)까지의 전 공정에서 바이어스용의 고주파 전력을 펄스 변조하여 펄스 형상으로 인가해도 된다. 또한, 메인 에칭 공정(ME)의 도중으로부터 오버 에칭 공정(OE)까지 바이어스용의 고주파 전력을 펄스 변조에 의해 펄스 형상으로 인가해도 된다. 단, 적어도 오버 에칭 공정(OE) 시에는, 보텀 CD값을 효율적으로 확대하기 위하여 펄스 변조하여 펄스 형상으로 인가할 필요가 있다.
(펄스 변조의 듀티비)
본 실시예에서는, 바이어스용의 고주파 전력의 펄스 변조의 듀티비를 50% ~ 70%의 범위로 설정하고, 그 주파수를 2 kHz로 설정하여, 하부 전극으로 인가했다. 이 경우, 바이어스용의 펄스 형상의 고주파 전력을 2 kHz로 설정하여 연속 파형의 경우보다 대폭의 특성 개선을 얻을 수 있었다. 따라서, 제 2 고주파 전원(31)으로부터 하부 전극으로 인가되는 바이어스용의 펄스 형상의 고주파 전력은, 듀티비가 50% ~ 70%의 범위의 어느 하나이며, 0.2 kHz ~ 10 kHz의 펄스 변조인 것이 바람직하다.
한편, 바이어스용의 고주파 전력은, 적어도 듀티비를 20% ~ 80%의 범위 중 어느 하나로 설정한 0.2 kHz ~ 10 kHz의 펄스 변조여도 된다. 환언하면, 바이어스용의 고주파 전력의 펄스 변조의 듀티비는 20% 이상일 필요가 있다. 바이어스용의 고주파 전력의 펄스 변조의 듀티비가 0 ~ 20%의 경우, 고주파의 인가 시간은 20% 이하로 짧기 때문에, 에칭이 촉진되지 않고, 스루풋이 저하되기 때문이다. 또한, 바이어스용의 고주파 전력의 펄스 변조의 듀티비는 80% 이하일 필요가 있다. 바이어스용의 고주파 전력의 펄스 변조의 듀티비가 80 ~ 100%의 경우, 고주파 전력의 인가 시간이 80% 이상으로 길기 때문에, 홀의 저부에 플러스의 전하가 차지된 상태가 되어, 연속 파형의 경우와 마찬가지로 홀의 저부를 에칭하기 어려워져, 보텀 CD값을 넓히는 것이 곤란해지기 때문이다.
(고주파 전력의 주파수)
이어서, 바이어스용의 고주파 전력의 주파수를 400 kHz로 설정한 경우에 대하여, 도 8a ~ 도 9를 참조하여 설명한다. 본 실시예의 에칭 공정에서는, 바이어스용의 제 2 고주파 전력의 주파수를 3.2 MHz와 400 kHz로 설정하여 비교했다. 프로세스 조건을 이하에 나타낸다.
· 공통 프로세스 조건
압력 50 mTorr(6.6661 Pa)
제 1 고주파 전력 주파수 / 파워 60 MHz / 2000 W(283.1 W/cm2)
가스 종류 및 가스 유량 HBr / C4F8 / Ar = 500 / 30 ~ 26 / 100 sccm
· 각 프로세스 조건
(에칭 공정 1)
제 2 고주파 전력 주파수 / 파워 3.2 MHz / 4000 W(566.2 W/cm2)
(에칭 공정 2)
제 2 고주파 전력 주파수 / 파워 3.2 MHz / 5300 W(707.8 W/cm2)
(에칭 공정 3)
제 2 고주파 전력 주파수 / 파워 400 kHz / 4000 W(566.2 W/cm2)
(에칭 공정 4)
제 2 고주파 전력 주파수 / 파워 400 kHz / 4500 W(637.0 W/cm2)
도 8a 및 도 8b에 상기 에칭 공정 1 ~ 에칭 공정 4의 경우의 에칭의 결과를 나타낸다. 도 8a는, 상기 에칭 공정 1 ~ 에칭 공정 4에 의해 형성된 복수의 홀의 주사형 전자 현미경 SEM(Scanning Electron Microscope) 사진을 도시한 것이다. 막 구조로서는, 도 8a의 상부로부터 포토레지스트층(PR), 제 1 막인 SiO2, 제 2 막인 폴리실리콘막(불순물 도핑)이 교호로 적층된 다층막(ml)(적층막), 하지막(ul)이 형성되어 있다. 포토레지스트층(PR)을 마스크로 하여 복수의 깊은 홀이 다층막(ml)을 관통하고 있다.
도 9는 도 8a 및 도 8b의 결과를 그래프화한 도이다. 도 8a, 도 8b 및 도 9를 참조하면, 에칭 공정 2의 '제 2 고주파 전력 주파수 / 파워 3.2 MHz / 5300 W'의 경우보다, 에칭 공정 4의 '제 2 고주파 전력 주파수 / 파워 400 kHz / 4500 W(637.0 W/cm2)'의 경우가, 홀이 보다 깊게 에칭되고, 포토레지스트층 선택비도 양호했다. 이는, 제 2 고주파 전력의 주파수가 3.2 MHz이며, 그 파워가 5300 W의 조건보다, 제 2 고주파 전력의 주파수가 400 kHz이며, 그 파워가 4500 W인 쪽이 깊게 에칭할 수 있는 것을 나타내고 있다. 즉, 제 2 고주파 전력의 주파수가 3.2 MHz의 경우, 고주파 전력을 5300 W로 고 파워로 해도 깊게 에칭할 수 없고, 제 2 고주파 전력의 주파수가 400 kHz의 경우에는, 고주파 전력을 5300 W보다 낮은 4500 W로 설정해도 제 2 고주파 전력의 주파수가 3.2 MHz의 경우보다 깊게 에칭할 수 있는 것을 알 수 있다.
포토레지스트층 선택비에 관해서도, 제 2 고주파 전력의 주파수가 3.2 MHz이며, 그 고주파 전력이 5300 W의 조건보다, 제 2 고주파의 주파수가 400 kHz이며, 그 고주파 전력이 4500 W인 쪽이, 포토레지스트층 선택비가 크고, 포토레지스트층(PR)의 감소가 적은 것을 알 수 있다.
바이어스용의 고주파 전력을 인가하면, 하부 전극에 음의 전압이 걸리고, 플라즈마 중의 이온이 하부 전극을 향해 인입된다. 이에 의해, 포토레지스트층(PR)에 의해 형성된 패턴(여기서는 복수의 홀)에 플라즈마 중의 이온이 주입되고, 홀이 에칭되어 서서히 깊어져 간다.
바이어스용의 고주파 전력이 400 kHz의 경우, 바이어스용의 고주파 전력이 3.2 MHz의 경우보다 시스 영역에 걸리는 전압은 크다. 따라서, 바이어스용의 고주파 전력이 400 kHz의 경우, 바이어스용의 고주파 전력이 3.2 MHz의 경우보다 시스 영역 내에서 플라즈마 중의 이온이 더 가속된다. 그 결과, 바이어스용의 고주파 전력이 400 kHz의 경우에는 보텀 CD값의 직경을 크게 할 수 있으므로, 홀을 더 깊게 에칭할 수 있고, 포토레지스트층 선택비를 향상시킬 수 있다. 한편, 바이어스용의 고주파 전력이 3.2 MHz의 경우에는 보텀 CD값의 직경을 크게 할 수 없기 때문에, 홀을 깊게 에칭할 수 없고, 포토레지스트층 선택비를 향상시킬 수 없다.
[변형예]
마지막으로, 상기 실시예의 변형예에 대하여 설명한다. 상기 실시예에서는, 메인 에칭 공정(ME)의 가스 종류는 HBr / C4F8 / Ar였다. 한편 본 변형예에서는, 메인 에칭 공정(ME)의 가스 종류에, 상기 실시예의 가스 종류와 함께, 황화 카르보닐 또는 육불화 유황을 포함한다. 이하에, 본 변형예에서의 프로세스 조건을 명기한다.
(메인 에칭 공정(ME1))
압력 50 mTorr(6.6661 Pa)
제 1 고주파 전력 / 제 2 고주파 전력 2000 / 4500 W(283.1 / 636.9 W/cm2)
가스 종류 및 가스 유량 HBr / C4F8 / SF6 또는 COS / Ar = 496 / 40 / 25 / 100 sccm
(메인 에칭 공정(ME2))
압력 50 mTorr
제 1 고주파 전력 / 제 2 고주파 전력 2000 / 4500 W
가스 종류 및 가스 유량 HBr / C4F8 / SF6 또는 COS / Ar = 496 / 36 / 25 / 100 sccm
(메인 에칭 공정(ME3))
압력 50 mTorr
제 1 고주파 전력 / 제 2 고주파 전력 2000 / 4500 W
가스 종류 및 가스 유량 HBr / C4F8 / SF6 또는 COS / Ar = 496 / 32 / 25 / 100 sccm
(메인 에칭 공정(ME4))
압력 50 mTorr
제 1 고주파 전력 / 제 2 고주파 전력 2000 / 4500 W
가스 종류 및 가스 유량 HBr / C4F8 / SF6 또는 COS / Ar = 496 / 28 / 25 / 100 sccm
(오버 에칭 공정(OE))
압력 50 mTorr
제 1 고주파 전력 / 제 2 고주파 전력 1500 / 1000 W(212.3 / 141.5 W/cm2)
가스 종류 및 가스 유량 HBr / Ar / NF3 / CH4 = 450 / 450 / 25 / 60 sccm
본 변형예에서는, 메인 에칭 공정(ME1 ~ ME4)에서 SF6 또는 COS가 첨가됨으로써, 황화물의 퇴적물이 특히 제 2 막(120)인 폴리실리콘막(불순물 도핑)에 대하여 보호막이 되고, 제 1 막(110)인 실리콘 산화막(SiO2)에 대하여 폴리실리콘막만이 에칭되어, 적층막에 형성된 홀 형상으로 요철(凹凸)이 생긴다고 하는 과제를 해결할 수 있다.
이를 도 10을 참조하여 설명한다. 도 10의 S10는, 메인 에칭 공정(ME)의 가스 종류 HBr / C4F8 / Ar에 SF6 또는 COS를 첨가하지 않은 경우의 결과이다. 이 경우, 폴리실리콘막(120)에 사이드 에칭이 발생하고, 적층막에 형성된 홀 형상으로 요철이 생겨 있다.
한편 도 10의 S20는, 메인 에칭 공정(ME1 ~ ME4)에서 HBr / C4F8 / Ar의 가스에 SF6 또는 COS가 첨가된 본 변형예의 에칭 결과를 나타낸다. 이 경우, 도 10의 S10에서 생기고 있던 폴리실리콘막의 사이드 에칭이 없고, 홀 형상으로 요철이 생겨 있지 않다. 이는, SF6 가스 또는 COS 가스를 첨가하면, 황화물의 퇴적물이 폴리실리콘막에 대하여 보호막이 되어, 폴리실리콘막의 사이드 에칭이 발생하지 않고, 에칭된 홀의 측면에 생기고 있던 요철을 개선할 수 있기 때문이다. 또한, 메인 에칭 공정(ME)의 가스 종류 HBr / C4F8 / Ar에 첨가하는 가스는 SF6 가스 또는 COS 가스에 한정되지 않고, SO2 등 유황(S) 함유 가스이면 된다.
또한, SF6의 첨가량(가스 유량)은 20 ~ 100 sccm가 바람직하다. COS의 첨가량(가스 유량)도 마찬가지로, 20 ~ 100 sccm가 바람직하다. 또한, 오버 에칭 공정(OE)에서 제 2 고주파 전력을 펄스 변조하여 펄스 형상으로 인가함으로써 보텀 CD값을 크게 할 수 있다.
[효과]
이상에 설명한 바와 같이, 본 실시예에서는 다음의 프로세스 조건 (1) ~ (6)을 모두 충족시킨 상태에서, 다층막(ml)을 에칭한다.
(1) 상부 전극과 하부 전극을 가지는 평행 평판형 플라즈마 처리 장치(CCP 플라즈마 처리 장치)를 사용하여 에칭을 행한다.
(2) 제 1 고주파 전원(31)으로부터 27 MHz 이상 60 MHz 이하의 플라즈마 생성용의 고주파 전력을 하부 전극에 인가하고, 제 2 고주파 전원(32)으로부터 380 kHz 이상 1 MHz 이하의 바이어스용의 고주파 전력을 해당 하부 전극에 인가한다.
(3) 플라즈마에 의해 기판 상에 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 다층막(ml)을 에칭하고, 다층막(ml)에 소정 형상의 홀 또는 홈을 형성한다.
(4) 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나로 이루어지는 가스와 제 1 유량의 CF계 가스를 포함하는 가스에 의해, 다층막(ml)을 제 1 깊이까지 에칭한다.
(5) 제 1 공정 후, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나로 이루어지는 가스와 상기 제 1 유량과 상이한 제 2 유량의 CF계 가스를 포함하는 가스에 의해, 다층막(ml)을 상기 제 1 깊이와 상이한 제 2 깊이까지 에칭한다.
(6) 제 1 및 제 2 공정 후, 다층막(ml)의 하지층에 상기 홀 또는 홈이 도달할 때까지 오버 에칭을 실행한다.
이에 의하면, 포토레지스트층 선택비를 높여, 깊은 홀이 하지막(ul)까지 관통하기 전에 포토레지스트층(PR)이 소실되지 않도록 할 수 있다. 또한, 에칭되는 홀이 깊어져도, 홀의 저부의 보텀 CD값을 넓게 취할 수 있어, 보텀 CD값의 직경을 크게 할 수 있는 에칭 방법을 제공할 수 있다. 이에 의해, 적층막의 층 수가 20 층 이상이 되어도, 보텀 CD값의 직경을 크게 할 수 있는 양호한 형상의 깊은 홀을 적층막에 형성할 수 있다.
이상, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명했지만, 본 발명에 따른 반도체 제조 장치의 제조 방법 및 반도체 제조 장치는 이러한 예에 한정되지 않는다. 본 발명이 속하는 기술의 분야에서의 통상의 지식을 가지는 자라면, 특허 청구의 범위에 기재된 기술적 사상의 범주에서, 각종의 변경예 또는 수정예에 상도할 수 있는 것은 명백하며, 이들에 대해서도 당연히 본 발명에 따른 반도체 제조 장치의 제조 방법 및 반도체 제조 장치의 기술적 범위에 속하는 것으로 이해된다.
예를 들면 상기 실시예에서는, 적층막에 홀을 형성하는 실시예에 대하여 설명했지만, 본 발명에 따른 반도체 제조 장치의 제조 방법은 적층막에 라인 앤드 스페이스(L＆S)를 형성하는 경우에도 적용 가능하다.
또한 예를 들면, 본 발명에 따른 반도체 제조 장치의 제조 방법은, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와, 제 1 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 제 1 깊이까지 에칭을 실행하는 제 1 공정과, 상기 제 1 공정 후, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와, 상기 제 1 유량과 상이한 제 2 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 상기 제 1 깊이와 상이한 제 2 깊이까지 에칭을 실행하는 제 2 공정과, 상기 제 2 공정 후, 상기 다층막의 하지층에 상기 홀 또는 홈이 도달할 때까지 오버 에칭을 실행하는 제 3 공정을 포함하고, 적어도 상기 제 3 공정은, 상기 펄스 형상의 고주파 전력을 상기 하부 전극에 인가해도 된다.
상기 제 2 고주파 전원으로부터 상기 하부 전극에 인가되는 펄스 형상의 고주파 전력의 듀티비는 20% ~ 80%의 범위 중 어느 하나이며, 0.2 kHz ~ 10 kHz의 변조 펄스여도 된다.
상기 펄스 형상의 고주파 전력의 듀티비는 50% ~ 70%의 범위 중 어느 하나여도 된다.
상기 제 2 공정에서 공급되는 CF계 가스의 제 2 유량은, 상기 제 1 공정에서 공급되는 CF계 가스의 제 1 유량보다 적어도 된다.
상기 제 1 및 제 2 공정 후로 상기 제 3 공정의 전에, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나로 이루어지는 가스와 제 3 유량의 CF계 가스를 포함하는 가스에 의해, 상기 다층막을 제 3 깊이까지 에칭하는 제 4 공정을 더 포함하고, 상기 제 3 유량은 상기 제 2 유량보다 더 적어도 된다.
상기 제 3 공정은, 취소 함유 가스, 불소 함유 가스, 수소 및 카본 함유 가스를 포함하는 가스에 의해, 상기 오버 에칭을 실행해도 된다.
상기 제 1, 제 2, 및 상기 제 3 공정 중 적어도 어느 하나에서 사용되는 가스는, 불활성 가스를 포함해도 된다.
상기 제 1 및 제 2 공정에서 사용되는 가스는 유황 함유 가스여도 된다.
상기 제 1 및 제 2 공정에서 사용되는 가스는 황화 카르보닐 또는 육불화 유황이어도 된다.
상기 제 1 막은 실리콘 산화막으로 이루어지고, 상기 제 2 막은 폴리실리콘막으로 이루어져도 된다.
상기 다층막은 상기 제 1 막 및 상기 제 2 막이 교호로 20 층 이상 적층되어도 된다.
또한, 본 발명에서 플라즈마 처리가 실시되는 피처리체는 반도체 웨이퍼에 한정되지 않고, 예를 들면 플랫 패널 디스플레이(FPD：Flat Panel Display)용의 대형 기판, EL 소자 또는 태양 전지용의 기판이어도 된다.
본 국제 출원은, 2012년 2월 9일에 출원된 일본특허출원 제2012-025830호에 기초한 우선권, 2012년 2월 13일에 출원된 미국 가출원 제61 / 597,876호에 기초한 우선권, 2012년 4월 5일에 출원된 일본특허출원 제2012-086576호에 기초한 우선권, 및 2012년 4월 10일에 출원된 미국 가출원 제61 / 622,052호에 기초한 우선권을 주장하는 것이며, 그 모든 내용을 본 국제 출원에 원용한다.
10 플라즈마 처리 장치
11 : 챔버
12 : 재치대(하부 전극)
31 : 제 2 고주파 전원(바이어스용)
32 : 제 1 고주파 전원(플라즈마 생성용)
38 : 샤워 헤드(상부 전극)
62 : 가스 공급원
80 : 제어 장치
110 : 제 1 막
120 : 제 2 막
PR : 포토레지스트층
ml : 다층막
ul : 하지막

Claims (13)

  1. 기판 상에 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 다층막을 플라즈마에 의해 에칭하고, 상기 다층막에 소정 형상의 홀 또는 홈을 형성하기 위한 반도체 제조 장치의 제조 방법으로서,
    상부 전극에 대향하여 배치되는 하부 전극에, 27 MHz 이상 60 MHz 이하의 플라즈마 생성용의 고주파 전력과, 380 kHz 이상 1 MHz 이하의 바이어스용의 고주파 전력을 인가하고,
    취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 제 1 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 제 1 깊이까지 에칭을 실행하는 제 1 공정과,
    상기 제 1 공정 후, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 상기 제 1 유량과 상이한 제 2 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 상기 제 1 깊이와 상이한 제 2 깊이까지 에칭을 실행하는 제 2 공정과,
    상기 제 2 공정 후, 상기 다층막의 하지층에 상기 홀 또는 홈이 도달할 때까지 오버 에칭을 실행하는 제 3 공정을 포함하는 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  2. 제 1 항에 있어서,
    적어도 상기 제 3 공정은, 상기 펄스 형상의 고주파 전력을 상기 하부 전극에 인가하는 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 고주파 전원으로부터 상기 하부 전극에 인가되는 펄스 형상의 고주파 전력의 듀티비는 20% ~ 80%의 범위 중 어느 하나이며, 0.2 kHz ~ 10 kHz의 변조 펄스인 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 펄스 형상의 고주파 전력의 듀티비는 50% ~ 70%의 범위 중 어느 하나인 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 공정에서 공급되는 CF계 가스의 제 2 유량은, 상기 제 1 공정에서 공급되는 CF계 가스의 제 1 유량보다 적은 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 공정 이후로서 상기 제 3 공정의 전에, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 제 3 유량의 CF계 가스를 포함하는 가스에 의해, 상기 다층막을 제 3 깊이까지 에칭하는 제 4 공정을 더 포함하고,
    상기 제 3 유량은 상기 제 2 유량보다 더 적은 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 3 공정은 취소 함유 가스, 불소 함유 가스, 수소 및 카본 함유 가스를 포함하는 가스에 의해, 상기 오버 에칭을 실행하는 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1, 제 2, 및 상기 제 3 공정 중 적어도 어느 하나에서 사용되는 가스는, 불활성 가스를 포함하는 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 공정에서 사용되는 가스는 유황 함유 가스인 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 공정에서 사용되는 가스는 황화 카르보닐 또는 육불화 유황인 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 1 막은 실리콘 산화막으로 이루어지고, 상기 제 2 막은 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 다층막은, 상기 제 1 막 및 상기 제 2 막이 교호로 20 층 이상 적층되어 있는 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  13. 기판 상에 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 다층막을 생성된 플라즈마에 의해 에칭하고, 상기 다층막에 소정 형상의 홀 또는 홈을 형성하기 위한 반도체 제조 장치로서,
    상부 전극에 대향하여 배치되는 하부 전극과,
    27 MHz 이상 60 MHz 이하의 플라즈마 생성용의 고주파 전력을 상기 하부 전극에 인가하는 제 1 고주파 전원과,
    380 kHz 이상 1 MHz 이하의 바이어스용의 고주파 전력을 상기 하부 전극에 인가하는 제 2 고주파 전원과,
    취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 제 1 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 제 1 깊이까지 에칭을 실행하고,
    상기 제 1 공정 후, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나의 가스와 상기 제 1 유량과 상이한 제 2 유량의 CF계 가스를 포함하는 가스로부터 생성된 플라즈마에 의해, 상기 다층막을 상기 제 1 깊이와 상이한 제 2 깊이까지 에칭을 실행하고,
    상기 제 2 공정 후, 상기 다층막의 하지층에 상기 홀 또는 홈이 도달할 때까지 오버 에칭을 실행하는 제어 장치를 구비하는 것을 특징으로 하는 반도체 제조 장치.
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