KR100243916B1 - 박막트랜지스터의 제조방법 - Google Patents
박막트랜지스터의 제조방법 Download PDFInfo
- Publication number
- KR100243916B1 KR100243916B1 KR1019970038196A KR19970038196A KR100243916B1 KR 100243916 B1 KR100243916 B1 KR 100243916B1 KR 1019970038196 A KR1019970038196 A KR 1019970038196A KR 19970038196 A KR19970038196 A KR 19970038196A KR 100243916 B1 KR100243916 B1 KR 100243916B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- insulating layer
- gate insulating
- forming
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000010409 thin film Substances 0.000 title claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 24
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 6
- 239000011651 chromium Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 239000008367 deionised water Substances 0.000 claims description 2
- 229910021641 deionized water Inorganic materials 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 61
- 239000012535 impurity Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로서 기판 상에 활성층, 게이트절연층 및 게이트금속층을 형성하고 상기 게이트금속층에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 게이트금속층을 상기 포토레지스트 패턴 하부의 양측으로 소정 폭 만큼 과도식각되는 게이트를 형성하면서 상기 게이트절연층을 측면이 경사를 이루도록 패터닝하는 공정과, 상기 포토레지스트 패턴을 제거하고 상기 게이트절연층을 마스크로 사용하여 상기 활성층의 노출된 부분에 고농도영역을 형성하면서 상기 게이트절연층의 경사를 이루는 측면 하부에 LDD 영역을 형성하는 공정을 구비한다. 따라서, 고농도영역에서부터 채널영역까지 불순물이 점진적으로 도핑된 LDD 영역에 의해 고농도영역과 채널영역사이가 점진적인 접합을 이루고 접합부근의 전계의 감소와 LDD영역의 저항의 감소에 의해 구동전류를 감소시키지 않으면서 누설전류를 줄일 수 있다.
Description
본 발명은 액정표시장치(Liquid Crystal Display)의 박막트랜지스터의 제조방법에 관한 것으로서, 특히, 소오스 및 드레인영역으로 이용되는 고농도영역 형성시 게이트 사이의 LDD(Lightly Doped Drain) 영역에 불순물 이온이 점진적 농도 분포를 갖는 박막트랜지스터의 제조방법에 관한 것이다.
제1a도 내지 d도는 종래 기술에 따른 박막트랜지스터의 제조공정도이다.
제1a도를 참조하면, 기판(11) 상에 다결정실리콘 또는 비정질실리콘을 화학기상증착(Chemical Vapor Deposition : 이하 CVD라 칭함) 방법으로 증착하고 레이저로 열처리하여 활성층(13)을 형성한다. 그리고, 활성층(13) 상에 게이트절연층(15)을 형성하고, 게이트절연층(15) 상에 몰리브덴(Mo) 또는 크롬(Cr) 등의 금속을 스퍼터링(sputtering) 또는 CVD 방법으로 증착하여 게이트금속층(17)을 형성한다.
게이트금속층(17) 상에 포토레지스트(19)를 도포한 후 노광 및 현상하여 소정 부분에만 잔류하도록 패터닝한다.
제1b도를 참조하면, 잔류하는 포토레지스트(19)를 마스크로 사용하여 게이트금속층(17)을 습식 방법으로 패터닝하여 게이트(18)를 형성한다. 이 때, 게이트금속층(17)을 양측이 각각 포토레지스트(19)의 하부로 소정 폭(W1)만큼 과도식각(over etching)하여 형성한다.
제1c도를 참조하면, 포토레지스트(19)를 마스크로 사용하여 게이트절연층(15)을 활성층(13)이 노출되도록 반응성이온식각(reactive Ion Etching : 이하, RIE라 칭함) 방법으로 이방성식각한다. 이 때, 잔류하는 게이트절연층(13)은 포토레지스트(19)의 폭과 동일한 폭을 갖는다. 그러므로, 게이트절연층(13)의 양측은 각각 게이트(18)보다 소정 폭(W1)만큼 넓게 된다.
제1d도를 참조하면, 포토레지스트(19)를 제거한다. 그리고, 게이트(18) 및 게이트절연층(15)을 마스크로 사용하여 활성층(13)의 노출된 부분에 N형 또는 P형의 불순물을 이온샤워도핑(ion shower doping)하고 열처리하여 소오스 및 드레인영역으로 이용되는 고농도영역(21)을 형성한다. 이 때, 활성영역(13)의 불순물이 주입되지 않은 영역은 게이트(18)와 대응하는 부분이 채널영역(25)이 되고, 고농도영역(21)과 채널영역(25)의 사이는 LDD(Lightly Doped Drain) 영역(23)이 된다.
그러나, 종래 기술에 따른 박막트랜지스터의 제조방법은 LDD 영역에 불순물의 농도가 일정하여 고농도영역과 채널영역 사이가 계단 접합(step junction)을 이루므로 접합 부근의 전계 집중으로 인해 누설전류가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 고농도영역과 채널영역 사이를 옷셋 LDD 영역으로 점진적인 접합(gradual junction)을 이루도록 하고 전계 및 저항을 감소시켜 구동전류의 감소없이 누설전류를 줄일 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판 상에 활성층, 게이트절연층 및 게이트금속층을 형성하고 상기 게이트금속층에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 게이트금속층을 상기 포토레지스트 패턴 하부의 양측으로 소정 폭 만큼 과도식각되는 게이트를 형성하면서 상기 게이트절연층을 측면이 경사를 이루도록 패터닝하는 공정과, 상기 포토레지스트 패턴을 제거하고 상기 게이트절연층을 마스크로 사용하여 상기 활성층의 노출된 부분에 고농도영역을 형성하면서 상기 게이트절연층의 경사를 이루는 측면 하부에 LDD 영역을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.
제1a도 내지 d도는 종래 기술에 따른 박막트랜지스터의 제조공정도.
제2a도 내지 c도는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조공정도.
제3a도 내지 b도는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 기판 33 : 활성층
35 : 게이트절연층 37 : 게이트금속층
39 : 포토레지스트 41 : 고농도영역
43 : 옷셋 LDD 영역 45 : 채널영역
제2a도 내지 c도는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조공정도이다.
제2a도를 참조하면, 기판(31)상에 다결정실리콘 또는 비정질실리콘을 화학기상증착(Chemical Vapor Deposition : 이하 CVD라 칭함) 방법으로 400∼1000Å 정도의 두께로 증착하고 레이저로 열처리하여 활성층(33)을 형성한다. 그리고, 활성층(33) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 500∼2000Å 정도의 두께로 증착하여 게이트절연층(35)을 형성하고, 이 게이트절연층(35) 상에 알루미늄(Al), 몰리브덴(Mo) 또는 크롬(Cr) 등의 도전성 금속을 스퍼터링 또는 CVD 방법에 의해 단일층 또는 다층으로 증착하여 게이트금속층(37)을 형성한다.
게이트금속층(37) 상에 포토레지스트(39)를 도포한 후 노광 및 현상하여 소정 부분에만 잔류하도록 패터닝한다.
제2b도를 참조하면, 잔류하는 포토레지스트(39)를 마스크로 사용하여 게이트 금속층(37) 및 게이트절연층(35)을 순차적으로 습식식각방법 또는 건식식각방법으로 패터닝하여 게이트(38)를 형성하고 게이트절연층(35)을 한정한다. 상기에서 게이트금속층(37) 및 게이트절연층(35)을 습식식각방법으로 패터닝하는 경우, H3PO4가 포함된 알루미늄 에천트에 탈이온수(deionized water) 또는 초산이 혼합된 용액에 완충 HF(buffered HF) 용액이 혼합된 식각 용액으로 식각한다.
상기에서, 식각 용액 또는 가스에 의해 게이트(38)가 포토레지스트(39) 하부의 양측으로 소정 폭(W2) 만큼 과도식각될 뿐만 아니라 게이트절연층(35)도 식각되도록 하는 데, 게이트절연층(35)은 게이트금속층(37)이 제거되어 노출되는 순간부터 식각된다. 따라서, 게이트절연층(35)은 포토레지스트(39) 하부의 양측에서 점진적으로 노출되면서 식각되므로 측면이 경사(taper)지게 되어 포토레지스트(39) 하부의 양측에서 게이트(38) 쪽으로 갈수록 두꺼워지게 된다.
또한, 게이트금속층(37) 및 게이트절연층(35)을 PE 모드(Plasma enhance mode)의 건식식각방법 또는 습식식각방법에 의해 등방성으로 1차 식각한 후, 습식식각방법 또는 건식식각방법으로 2차 식각하여 게이트(38) 및 게이트절연층(35)을 한정할 수도 있다.
제2c도를 참조하면, 포토레지스트(39)를 제거한다. 그리고, 및 게이트절연층(35)을 마스크로 사용하여 활성층(33)의 노출된 부부에 인(P) 또는 아세닉(As) 등의 N형 불순물이나, 또는, 붕소(B) 등의 P형 불순물을 이온샤워도핑하고 열처리하여 소오스 및 드레인영역으로 이용되는 고농도영역(41)을 형성한다.
상기에서, 고농도영역(41)은 불순물을 5∼80KeV 정도의 에너지와 1×1015∼1×1016/㎠ 정도의 도우즈로 도핑하여 형성하는 데, 게이트절연층(35)의 경사를 이루는 측면 하부의 활성층(33)에도 불순물이 도핑되어 LDD영역(43)이 형성된다. 상기에서, 활성영역(33)에도 불순물이 주입되지 않은 게이트(38)와 대응하는 부분은 채널영역(45)이 된다.
LDD영역(43)은 게이트절연층(35)의 경사를 이루는 측면에 의해 고농도영역(41)에서 채널영역(45) 쪽으로 갈수록 도핑 농도가 점진적으로 감소된다. 따라서, LDD영역(43)에 의해 고농도영역(41)과 채널영역(45) 사이가 점진적인 접합을 이루어 전계가 감소되므로 누설전류가 감소된다. 또한, 다른 방법으로 이온 주입 또는 도핑시 도핑 농도를 조절하여 LDD영역(43)을 형성할 때 오셋(offset) 영역을 동시에 형성할 수도 있다.
제3a도 내지 b도는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조공정도이다.
제3a도를 참조하면, 제2a도에 도시된 공정을 완료한 후 잔류하는 포토레지스트(39)를 마스크로 사용하여 게이트금속층(37)을 게이트절연층(35)이 노출되도록 건식 및 습식식각방법으로 패터닝하여 게이트(38)을 형성한다. 계속해서, 포토레지스트(39)를 마스크로 사용하여 게이트(38)가 포토레지스트(39) 하부의 양측으로 소정폭( W2) 만큼 과도식각되도록 게이트(38)를 등방성식각한다.
제3b도를 참조하면, 잔류하는 포토레지스트(39)를 마스크로 사용하여 게이트절연층(35)을 PE 방법 등의 건식방법이나, 또는, 습식방법으로 등방성식각한다. 이 때, 게이트절연층(35)의 잔류하는 포토레지스트(39)와 대응하지 않는 부분은 활성층(33)이 노출되도록 제거되나 대응하는 부분은 게이트(38)가 형성된 부분까지 반응이온에 의해 경사식각된다. 이 후에 제2c도의 공정을 실시한다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터의 제조방법은 게이트절연층을 측면이 경사를 이루도록 식각한 후 이 게이트절연층을 마스크로 사용하여 활성층에 불순물을 이온샤워도핑하여 소오스 및 드레인영역으로 이용되는 고농도영역을 형성함과 동시에 게이트절연층의 경사를 이루는 측면 하부의 활성층에도 불순물이 점진적으로 도핑되어 LDD영역이 형성된다.
따라서, 본 발명은 고농도영역에서부터 채널영역까지 불순물이 점진적으로 도핑된 LDD 영역에 의해 고농도영역과 채널영역 사이가 점진적인 접합을 이루고 접합부근의 전계의 감소와 LDD영역의 저항의 감소에 의해 구동전류를 감소시키지 않으면서 누설전류를 줄일 수 있는 잇점이 있다.
Claims (8)
- 기판 상에 활성층, 게이트절연층 및 게이트금속층을 형성하고 상기 게이트금속층에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 게이트금속층을 상기 포토레지스트 패턴 하부의 양측으로 소정 폭 만큼 과도식각되는 게이트를 형성하면서 상기 게이트절연층을 측면이 경사를 이루도록 패터닝하는 공정과, 상기 포토레지스트 패턴을 제거하고 상기 게이트절연층을 마스크로 사용하여 사기 활성층의 노출된 부분에 고농도영역을 형성하면서 상기 게이트절연층의 경사를 이루는 측면 하부에 LDD 영역을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 게이트금속층을 알루미늄(Al), 몰리브덴(Mo) 또는 크롬(Cr)의 도전성 금속으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 게이트금속층과 게이트절연층을 습식 방법으로 패터닝하여 상기 게이트 및 상기 게이트절연층을 패터닝하는 박막트랜지스터의 제조방법.
- 청구항 3에 있어서, 상기 게이트금속층과 게이트절연층을 H3PO4가 포함된 알루미늄 에천트에 탈이온수(deionized water) 또는 초산이 혼합된 용액에 완충 HF 용액이 혼합된 식각 용액으로 식각하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 게이트금속층과 게이트절연층을 PE 모드(Plasma enhance mode)의 건식 식각 방법으로 등방성식각하여 게이트 및 상기 게이트절연층을 한정하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 게이트를 형성하면서 상기 게이트절연층을 측면이 경사를 이루도록 패터닝하는 공정은, 상기 게이트금속층을 상기 포토레지스트 하부의 양측으로 소정 폭 만큼 과도식각되도록 건식 또는 습식 식각 방법으로 등방성식각하여 게이트를 형성하는 단계와, 상기 포토레지스트를 마스크로 사용하여 상기 게이트절연층을 습식 또는 건식식각하는 단계로 이루어진 박막트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 고농도영역 및 LDD영역을 5∼80KeV의 에너지와 1×1015∼1×1016/㎠의 도우즈로 이온샤워도핑하여 형성하는 박막트랜지스터의 제조방법.
- 기판상에 활성층, 게이트절연층 및 게이트금속층을 형성하고 상기 게이트 금속층에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 게이트금속층을 상기 포토레지스트 패턴 하부의 양측으로 소정 폭 만큼 과도식각하여 게이트를 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 게이트절연층을 측면이 경사를 이루도록 패터닝하는 공정과, 상기 포토레지스트 패턴을 제거하고 상기 게이트절연층을 마스크로 사용하여 상기 활성층의 노출된 부분에 고농도영역을 형성하면서 상기 게이트절연층의 경사를 이루는 측면 하부에 LDD 영역을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970038196A KR100243916B1 (ko) | 1997-08-11 | 1997-08-11 | 박막트랜지스터의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970038196A KR100243916B1 (ko) | 1997-08-11 | 1997-08-11 | 박막트랜지스터의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990015854A KR19990015854A (ko) | 1999-03-05 |
KR100243916B1 true KR100243916B1 (ko) | 2000-02-01 |
Family
ID=19517225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970038196A KR100243916B1 (ko) | 1997-08-11 | 1997-08-11 | 박막트랜지스터의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100243916B1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100697262B1 (ko) * | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법 |
KR20030028077A (ko) * | 2001-09-27 | 2003-04-08 | 학교법인고려중앙학원 | 박막트랜지스터의 제조방법 |
KR100488063B1 (ko) * | 2002-04-15 | 2005-05-06 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 및 그 제조방법 |
JP6237974B1 (ja) | 2017-04-19 | 2017-11-29 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-08-11 KR KR1019970038196A patent/KR100243916B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19990015854A (ko) | 1999-03-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5866448A (en) | Procedure for forming a lightly-doped-drain structure using polymer layer | |
US6475916B1 (en) | Method of patterning gate electrode with ultra-thin gate dielectric | |
JPH0846201A (ja) | 半導体素子及びその製造方法 | |
KR20010063781A (ko) | 반도체소자의 제조방법 | |
KR0157875B1 (ko) | 반도체 장치의 제조방법 | |
US6969646B2 (en) | Method of activating polysilicon gate structure dopants after offset spacer deposition | |
JPH0661487A (ja) | 半導体装置及びその製造方法 | |
KR100243916B1 (ko) | 박막트랜지스터의 제조방법 | |
KR20010054169A (ko) | 반도체 소자 제조방법 | |
KR20000019080A (ko) | 모스 트랜지스터 제조방법 | |
KR100525912B1 (ko) | 반도체 소자의 제조 방법 | |
US6365471B1 (en) | Method for producing PMOS devices | |
KR100325443B1 (ko) | 모스트랜지스터제조방법 | |
KR20000041809A (ko) | 트랜지스터의 제조방법 | |
KR100348314B1 (ko) | 반도체소자 및 그의 제조방법 | |
KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
KR100304500B1 (ko) | 반도체장치의제조방법 | |
KR100503745B1 (ko) | 반도체 소자의 제조방법 | |
KR100368971B1 (ko) | 에스오아이 소자의 게이트 및 그 제조방법 | |
KR100421899B1 (ko) | 반도체소자제조방법 | |
KR100540339B1 (ko) | 반도체 제조 공정에 있어서의 게이트 구조 형성 방법 | |
KR930001565B1 (ko) | 씨 모스 트랜지스터 제조방법 | |
KR100225382B1 (ko) | 고전압 반도체 소자 및 그의 제조방법 | |
KR100247636B1 (ko) | 반도체 소자 및 그의 제조방법 | |
KR0161873B1 (ko) | 반도체 소자 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20141021 Year of fee payment: 16 |
|
FPAY | Annual fee payment |
Payment date: 20151028 Year of fee payment: 17 |
|
FPAY | Annual fee payment |
Payment date: 20161012 Year of fee payment: 18 |
|
EXPY | Expiration of term |