KR960014468B1 - 플레쉬 메모리 및 그 제조방법 - Google Patents

플레쉬 메모리 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

플레쉬 메모리 및 그 제조방법
제1도는 종래 기술에 따른 플레쉬 메모리의 일실시예의 단면도.
제2도는 종래 기술에 따른 플레쉬 메모리의 다른 실시예의 단면도.
제3도는 본 발명에 따른 플레쉬 메모리의 레이 아웃도.
제4도는 본 발명에 따라 플레쉬 메모리를 제조하되 제3도에서의 선 IV-IV에 따라 도시한 단면도.
제5도는 (a)~(g)는 본 발명에 따른 플레쉬 메모리의 제조공정도.
제6도 (a) 및 (b)는 본 발명에 따른 플레쉬 메모리의 기록 및 소거 동작을 설명하기 위한 개략도.
* 도면의 주요부분에 대한 부호의 설명
11, 21, 31 : 반도체 기판 12, 22, 32 : 소오스
13, 23, 33 : 드레인 14, 24, 34 : 게이트 절연막
15, 25, 35 : 플루팅 게이트 16, 26, 36 : 층간 절약막
17, 27, 37 : 조절 게이트 18 : N-영역
28, 38 : 선택채널 39 : 트랜치
40, 42 : 감광막 패턴 41 : 폴리 실리콘층
본 발명은 플레쉬(Flash) 메모리 및 그 제조방법에 관한 것으로서, 특히 반도체 기판에 형성되어 있는 트랜치의 측벽에 스페이서 형상의 플루팅 게이트를 형성하고 트랜치 하부면의 반도체 기판과 반도체 기판 최상부에 드레인 및 소오스를 형성하며 조절 게이트를 트랜치 하부의 드레인상의 층간 절연막에 접속하여 소자의 신뢰성을 높임과 동시에 고집적화 할 수 있는 플레쉬 메모리 및 그 제조 방법에 관한 것이다.
일반적으로 데이타의 기록 및 소거가 전기적으로 가능한 메모리소자를플레쉬 메모리 또는 플레쉬 이. 이. 피. 롬(Electrically Erasable Programmable ROM : 이하 E2PROM이라 칭함)이라 한다. 이러한 플래쉬 E2PROM은 게이트와 게이트 산화막의 사이에 전하가 축적되는 플루팅 게이트가 개재되어 있어, 게이트 전극과 드레인에 정방향의 고전압이 인가되면 드레인 부근에서 고에너지를 갖는 전자들이 발생되며, 상기의 고 에너지 전자는 한 캐리어 효과(hot carrier effect)에 의해 두께가 얇은 게이트 산화막의 포텐셜장벽을 넘어 플루팅 게이트에 주입된다. 상기 플루팅 게이트에 주입된 전하량에 따라 트랜지스터의 문턱(threshold) 전압이 변화되어 데이타가 기록된다. 또한 역방향전압을 게이트전극과 드레인에 인가하면 상기 플루팅 게이트에 주입된 전자들이 반도체 기판으로 F-N 터털링(Fowler-Nordheim tunneling)하여 기억된 데이타가 소거된다.
이러한 플레쉬 메모리는 데이타의 기록 및 소거가 진행되는 플루팅 채널상의 게이트 산화막이 전하의 터닐링이 가능하도록 충분히 얇게 형성되어야 하며, 트랜지스터의 펀치스루나 문턱전압 등의 특성도 고려되어야 한다.
제1도는 종래 기술에 따른 플레쉬 메모리이 일실시예의 단면도로서, 스택(stacked)게이트형 플레쉬 메모리의 예이다.
P형 반도체 기판(11)의 양측에 N+형 소오스(12) 및 드레인(13)이 일정간격을 두고 형성되어 있으며, 상기 반도체 기판(11)의 표면에 터널 산화막이 되는 게이트 절연막(14)이 형성되어 있다. 이때 상기 소오스(12)의 하부에 접합파괴 방지를 위한 N-영역(18)이 형성되어 있다. 또한 상기 소오스(12) 및 드레인(13) 사이의 게이트 절연막(14) 상부에 폴리실리콘으로 된 플루팅 게이트(15)와, 산화막으로된 층간 절연막(16) 및 조절 게이트(17)가 순차적으로 형성되어 있다.
상기와 같은 스택 게이트형 플레쉬 메모리는 전하가 축적되는 플루팅 게이트(15)와 전압이 인가되는 조절 게이트(17)가 서로 중합되어 있어 소자의 크기가 작아 집적도가 높은 장점이 있다.
그러나 게이트 절연막(14)을 통하여 데이타의 기록 및 소거가 전행되므로 그 두께가 충분히 얇아야 하며, 데이타 소거시 문턱전압이 낮아져 오동작하는 과잉소거가 발생되는 문제점이 있다.
이러한 문제점을 해결하기 위하여 제2도에 도시되어 있는 바와 같은, 스프릿(split) 게이트형 플래쉬 메모리가 제안되어 있다.
N+형 소오스(22) 및 드레인(23)이 형성되어 있는 P형 반도체 기판(21)상에 좌우측 두께가 다른 산화막으로된 게이트 절연막(24)이 형성되어 있고, 그 상부에 드레인(23)측으로 치우쳐 있는 플루팅 게이트(25)와, 층간 절연막(26) 및 조절 게이트(27)가 순차적으로 형성되어 있다. 또한 상기 소오스(22)측 반도체 기판(21)에 문턱 전압 조절을 위하여 P형 불순물로 선택 채널(28)이 형성되어 있다.
상기와 같은 스프릿 게이트형 플레쉬 메모리는 플루팅 게이트(25)와 조절 게이트(27)가 일측이 중첩되어 있는 구조로서, 데이타의 기록 및 소거시에는 플루팅 게이트(25) 하부의 얇은 게이트 절연막(24)이 사용되며, 소자 동작시에는 선택채널(28) 상부의 두꺼운 게이트 절연막(24)이 사용되고, 선택채널(28)로 문턱전압을 조절하였다. 따라서 과잉소거를 방지할 수 있는 장점이 있으나, 스택 게이트형에 비해 소자의 크기가 증가되어 고집적화가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 과잉소거를 방지함과 동시에 소자의 크기를 감소시켜 고집적화를 실현할 수 있는 플레쉬 메모리를 제공함에 있다.
본 발명의 다른 목적은 과잉소거 방지 및 고집적화 할 수 있는 플레쉬 메모리의 제조 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리의 특징은, 제1도전형의 반도체 기판상에 형성된 트랜치와, 상기 트랜치 저면의 반도체 기판으로 제2도전형의 불순물을 이온주입하여 형성된 드레인과, 상기 트랜치 이외의 반도체 기판 최상부로 제1도전형의 불순물을 이온주입하여 문턱전압조절을 위하여 형성된 선택채널들과, 상기 선택채널이 형성되어 있는 반도체 기판의 소오스 영역으로 예정된 부분에 제2도전형의 불순물을 이온중입하여 형성된 소오스들과, 상기 트랜치의 내측면에 형성된 게이트 절연막과, 상기 트랜치의 내측 양모서리의 게이트 절연막상에 스페이서 형상으로 형성된 플루팅 게이트들과, 상기 플루팅게이트의 표면에 형성된 층간 절연막과, 상기 소오스와 드레인 및 선택채널과 중첩되어 게이트 절연막과 층간 절연막상에 형성된 조절 게이트들을 구비함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리의 제조 방법의 특징은, 제1도전형의 반도체 기판에 트랜치를 형성하는 단계와, 상기 트랜치 저면의 반도체 기판으로 제2도전형의 불순물을 이온주입하여 드레인을 형성하는 단계와, 상기 구조의 전표면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리실리콘층을 적층하는 단계와, 상기 폴리 실리콘층을 전면 식각하여 상기 트랜치 양측벽의 게이트 절연막상에 스페이서 형상의 플루팅 게이트들을 형성하는 단계와, 상기 반도체 기판의 최상부로 제1도전형의 불순물을 이온주입하여 문턱전압 조절을 위한 선택채널들을 형성하는 단계와, 상기 선택채널들의 소오스 영역으로 예정된 부분에 제2도전형의 불순물을 이온주입하여 소오스들을 형성하는 단계와, 상기 플루팅 게이트의 표면에 층간 절연막을 형성하는 단계와, 상기 게이트 절연막 및 층간 절연막 상에 소오스와 드레인 및 플루팅 게이트와 중첩되는 조절게이트를 형성하는 단계를 구비함에 있다.
이하, 본 발명에 따른 플레쉬 메모리 및 그 제조 방법을 첨부 도면을 참조하여 상세히 설명한다.
제3도 및 제4도는 본 발명에 따른 플레쉬 메모리를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다
먼저, 제1도전형, 예를 들어 P형 반도체 기판(31)상에 일정간격으로 세로 방향의 트렌치(39)들이 형성되어 있으며, 상기 트랜치(39) 저면의 반도체 기판(31)으로 제2도전형, 예를 들어 N형 불순물로된 N+드레인(33)이 형성되어 있다. 또한 상기 반도체 기판(31)의 최상부에는 문턱전압 조절을위한 P형 선택채널(38)이 형성되어있고, 상기 선택채널(38)의 중심 부분에 N형 불순물로 N+형 소오스(32)들이 형성되어 있다. 상기 트랜치(39)의 내측벽에는 전하의 터널링이 가능할 정도로 얇은 산화막 또는 질화막으로된 게이트 절연막(34)이 도포되어 있으며, 상기 트랜치(39) 내부 양측의 게이트 절연막(34) 상에 폴리실리콘으로된 스페이서 형상의 플루팅 게이트(35)들이 형성되어 있다. 또한 상기 플루팅 게이트(35)의 표면에 산화막 또는 질화막으로된 층간 절연막(36)이 도포되어 있고, 상기 게이트 절연막(34)과 층간 절연막(36)상에 가로 방향으로 상기 소오스(32), 드레인(33) 및 플루팅 게이트(35)와 중첩되는 조절게이트(37)가 폴리 실리콘으로 형성되어 있다.
상기와 같이 본 발명에 따른 플레쉬 메모리는 트랜치의 내측에 스페이서 형상의 플루팅 게이트를 형성하고, 기판의 상부에는 선택채널 및 소오스를 형성하고, 트랜치 하부의 기판에는 드레인을 형성하였다. 따라서 데이타의 기록 및 소거가 게이트 산화막(34)을 통하여 진행되고, 문턱전압이 층간 산화막(36) 하부의 선택채널(38)에 의해 조절되므로, 과잉소거를 방지함과 동시에 스페이서 형상의 플루팅 게이트(35)가 트랜치(39)내에 형성되므로 소자의 크기를 감소시킬 수 있어 고집적화를 실현할 수 있다.
상기와 같은 본 발명에 따른 플레쉬 메모리의 제조 방법을 제5도(A) 내지 (G)를 참조하여 살펴보면 다음과 같다.
먼저, 제1도전형, 예를 들어 P형의 반도체 기판(31)상에 트랜치로 예정된 부분이 열려있는 감광막패턴(40)을 형성한 후, 상기 감광막패턴(40)에 의해 노출되어 있는 반도체 기판(31)을 통상의 이방성 트랜치 식각 방법으로 소정깊이 제거하여 트랜치(39)를 형성한다. (제5도(A)참조).
그다음 상기 감광막 패턴(40)을 마스크로하여 트랜치(39) 저면의 반도체 기판(31)으로 제2도전형, 예를 들어 N형 불순물을 이온주입하여 N+형 드레인(33)들을 형성한다. (제5도(B)참조). 상기 드레인(33)을 형성하는 공정을 후에 폴리 스페이서로된 플루팅 게이트들을 형성한 후에 이온주입을 실시하여 상기 드레인(33)이 트렌치(39) 저면 모두가 아닌 중앙부분 일부에만 형성되게 할 수도 있다.
그후, 상기 감광막 패턴(40)을 제거하고, 상기 트랜치(39) 내측면과 반도체 기판(31)의 최상부에 게이트 절연막(34)을 형성한다. 이때 상기 게이트 절연막(34)은 열산화 또는 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 산화막 또는 질화막으로 형성된다. 그리고 상기 게이트 절연막(34)상에 CVD 방법으로 폴리 실리콘층(41)을 도포한다. (제5도(C)참조).
그다음 상기 폴리 실리콘층(41)을 이방성 식각 방법으로 전면 식각하여 상기 트랜치(39) 내부 양측벽의 게이트 절연막(34) 상에 단면이 스페이서 형상의 플루팅 게이트(35)들을 형성한다. (제5도(D)참조). 이때 상기 게이트 절연막(34)은 플루팅 게이트와 접한 면 이외의 부분까지 모두 제거할 수도 있다.
그후, 별도의 마스크 없이 상기 구조의 전표면에 P형 불순물을 적당량 이온주입하여 상기 반도체 기판(31)의 최상부에 문턱전압 조절을 위한 선택채널(38)을 형성한다. (제5도(E)참조).
그다음 상기 선택채널(38)이 형성되어 있는 반도체 기판(31) 최상부의 소오스 영역으로 예정된 부분이 노출되는 감광막패턴(42)을 형성한 후, N형 불순물을 이온주입하여 상기 선택채널(48)들이 중간에 N+형 소오스(32)들을 형성한다. (제5도(F)참조). 상기 드레인(33) 및 소오스(32)을 형성하기 위한 이온주입 공정은 반도체 기판(31)에 수직하게 이온주입하여 트랜치(39)의 측벽에 불순물이 주입되는 것을 방지하였다.
그후, 상기 감광막 패턴(42)을 제거하고, 상기 플루팅 게이트(35)의 표면에 열산화 방법으로 층간 절연막(36)을 형성한 후, 상기 게이트 절연막(34)과 층간 절연막(36) 상에 상기 소오스(32) 및 드레인(33)과 중첩되는 조절게이트(37)를 폴리 실리콘으로 형성한다. (제5도(G)참조). 이때 상기 플루팅 게이트(35) 형성을 위한 전면 식각 공정시 상기 게이트 절연막(34)이 플루팅 게이트(35) 하부면 이외의 부분이 모두 제거되는 경우에는 상기 층간 절연막(36)을 CVD방법으로 전표면에 형성하여 드레인(33) 상를 덮는다.
상기와 같이 트랜치, 트랜치 내외측의 드레인 및 소오소, 스페이서 형상의 플루팅 게이트 및 선택채널이 형성되어 있는 본 발명에 따른 플레쉬 메모리의 데이타 기록 및 소거 과정을 제6도 (A) 및 (B)를 참조하여 살펴보면 다음과 같다.
먼저, 기록 과정은 드레인(33)에 5-7V, 조절게이트(37)에 약 12V의 고전압을 인가하고, 소오스(32)를 접지시키면, 고에너지의 전자가 발생하여 게이트 절연막(34)을 통과하여 플루팅 게이트(35)로 주입된다. 이때 상기 주입된 전하량에 따라 펀치스루 전압이 변화되어 데이타가 기록된다. (제6도(A)참조).
또한 상기 드레인(33)에 약 5V, 조절게이트(37)에 약 -10V의 역고전압을 인가하고, 소오스(32)를 플루트시키면, 상기 플루팅 게이트(35)의 전하가 게이트 절연막(34)을 통하여 드레인(33)으로 터널링하여 데이타가 소거되며, 선택채널(38)에 의해 문턱전압이 조절되어 과잉소거가 방지된다.
이상에서 설명한 바와 같이, 본 발명에 따른 플레쉬 메모리 및 그 제조방법은 반도체 기판상에 트랜치를 형성하고, 상기 트랜치 내측벽에 게이트 절연막과 스페이서 형상의 플루팅 게이트를 형성하며, 상기 트랜치 저면의 반도체 기판에 드레인을 형성하고, 반도체 기판 최상부에 선택채널과 소오스를 형성하였다.
따라서, 데이타의 기록 및 소거는 터널산화막을 통해 일어나고, 선택채널에 의해 문턱전압이 조절되므로, 과잉소거를 방지할 수 있음은 물론, 트랜치를 이용하므로 플래쉬 메모리의 크기를 작게 형성하여 고집적화를 실현할 수 있는 효과가 있다.

Claims (12)

  1. 플레쉬 메모리에 있어서, 제1도전형의 반도체 기판상에 형성된 트랜치와, 상기 트랜치 저면의 반도체 기판으로 제2도전형의 불순물을 이온주입하여 형성된 드레인과, 상기 트랜치 이외의 반도체 기판 최상부로 제1도전형의 불순물로 문턱전압 조절을 위하여 형성된 선택채널들과, 상기 선택채널이 형성되어 있는 반도체 기판의 소오스 영역으로 예정된 부분에 제2도전형의 불순물로 형성된 소오스들과, 상기 트랜치의 내측면에 형성된 게이트 절연막과, 상기 트랜치의 내측 양모서리의 게이트 절연막상에 스페이서 형상으로형성된 플루팅 게이트들과, 상기 플루게이트의 표면에 형성된 층간 절연막과, 상기 소오스와 드레인 및 선택채널과 중첩되어 게이트 절연막과 층간 절연막상에 형성된 조절 게이트들을 구비하여 되는 플레쉬 메모리.
  2. 제1항에 있어서, 상기 제1도전형과 제2도전형이 서로 반대 도전형인 것을 특징으로 하는 플레쉬 메모리.
  3. 제1항 또는 제2항에 있어서, 상기 게이트 절연막 및 층간 절연막이 산화막 또는 질화막으로 형성되는 것을 특징으로 하는 플레쉬 메모리.
  4. 제1항 또는 제2항에 있어서, 상기 층간 절연막이 플루팅 게이트의 표면뿐만 아니라 트랜치 저면의 반도체 기판과 반도체 기판 최상부에도 함께 도포되어 있는 것을 특징으로 하는 플레쉬 메모리.
  5. 플레쉬 메모리의 제조방법에 있어서, 제1도전형의 반도체 기판에 트랜치를 형성하는 단계와, 상기 트랜치 저면의 반도체 기판으로 제2도전형의 불순물을 이온주입하여 드레인을 형성하는 단계와, 상기 구조의 전표면에 게이트 절연막을 형성하는 단계와, 상기 트랜치 양측벽의 게이트 절연막상에 스페이서 형상의 플루팅 게이트들을 형성하는 단계와, 상기 반도체 기판의 최상부로 제1도전형의 불순물을 이온주입하여 문턱전압 조절을 위한 선택채널들을 형성하는 단계와, 상기 선택채널들의 소오스 영역으로 예정된 부분에 제2도전형의 불순물을 이온주입하여 소오스들을 형성하는 단계와, 상기 플루팅 게이트의 표면에 층간 절연막을 형성하는 단계와, 상기 게이트 절연막 및 층간 절연막 상에 소오스와 드레인 및 플루팅 게이트와 중첩되는 조절게이트를 형성하는 단계를 포함하는 플레쉬 메모리의 제조 방법.
  6. 제5항에 있어서, 상기 제1 및 제2도전형이 서로 반대 도전형인 것을 특징으로 하는 플레쉬 메모리의 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 트랜치 저면의 반도체 기판에 드레인을 형성하는 단계를 스페이서 형상의 플루팅 게이트를 형성한 후에 형성하여 상기 드레인이 트렌치 저면의 중앙 부분에만 형성하는 것을 특징으로 하는 플레쉬 메모리의 제조 방법.
  8. 제5항 또는 제6항에 있어서, 상기 게이트 절연막이 열산화 또는 화학기상 증착 방법으로 형성되는 것을 특징으로 하는 플레쉬 메모리의 제조 방법.
  9. 제5항 또는 제6항에 있어서, 상기 플루팅 게이트가 상기 게이트 절연막상에 폴리 실리콘층을 적층한 후, 상기 폴리 실리콘층을 전면 식각하여 상기 트랜치 양측벽의 게이트 절연막상에 스페이서 형상으로 형성하는 것을 특징으로 하는 플레쉬 메모리의 제조 방법.
  10. 제5항 또는 제6항에 있어서, 상기 층간 절연막이 플루팅 게이트를 연산화시켜 형성되는 것을 특징으로 하는 플레쉬 메모리의 제조 방법.
  11. 제5항 또는 제6항에 있어서, 상기 층간 절연막이 화학기상 증착 방법에 의해 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 플레쉬 메모리의 제조방법.
  12. 제5항에 있어서, 상기 드레인 및 선택채널을 형성하기 위한 이온주입공정시 상기 트랜치 측벽으로의 이온 주입을 방지하기 위하여 반도체 기판 표면에 수직하게 이온주입하게 플레쉬 메모리의 제조 방법.
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