KR20050077503A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

불휘발성 반도체 기억 장치에서의 메모리 트랜지스터의 성능을 향상시켜, 신뢰성을 향상시키고, 또한 미세화도 용이하게 한다. 본 발명의 불휘발성 반도체 기억 장치는, 주표면을 갖는 반도체 기판과, 반도체 기판의 주표면에 간격을 두고 형성된 N+ 확산층과, N+ 확산층 사이의 영역 상에 실리콘 산화막을 개재하여 형성된 부유 게이트와, 부유 게이트와 인접하여 N+ 확산층 사이의 영역 상에 실리콘 산화막을 개재하여 형성된 액세스 게이트와, 부유 게이트 상에 층간 절연막을 개재하여 형성된 컨트롤 게이트를 포함한다. N+ 확산층은 부유 게이트 사이에 형성되고, N+ 확산층은 액세스 게이트 사이에 형성된다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, 불휘발성 반도체 기억 장치에서의 메모리 셀의 구조 및 그 제조 방법에 관한 것이다.
도 14는 종래의 불휘발성 반도체 기억 장치의 메모리 셀의 구조예를 도시한다. 도 14에 도시한 바와 같이, 반도체 기판(1)의 주표면에 간격을 두고 N+ 확산층(2)이 형성된다. 이 N+ 확산층(2)과 부분적으로 중첩되도록 액세스 게이트와 부유 게이트가 형성된다. 액세스 게이트는 다결정 실리콘막(18)으로 구성되고, 부유 게이트는 다결정 실리콘막(6)으로 구성된다.
다결정 실리콘막(18)을 피복하도록 실리콘 산화막(19)이 형성되고, 다결정 실리콘막(6)을 피복하도록 실리콘 산화막(15)이 형성된다. 액세스 게이트와 부유 게이트 상에는 도전막(컨트롤 게이트)(16)이 형성되고, 이 도전막(16) 상에 실리콘 산화막(17)이 형성된다.
다음으로, 도 14에 도시한 불휘발성 반도체 기억 장치의 제조 방법에 대하여 도 15 내지 도 21을 이용하여 설명한다.
도 15에 도시한 바와 같이, 반도체 기판(1)의 주표면 상에 열 산화법을 이용하여 실리콘 산화막(5)을 성장시킨다. 다음으로, CVD(Chemical Vapor Deposition)법으로 인 도핑된 다결정 실리콘막(6)을 성장시키고, 계속해서 CVD법으로 실리콘 질화막(7)을 퇴적한다.
실리콘 질화막(7) 상에 포토레지스트를 도포하고, 포토리소그래피에 의해 포토레지스트를 원하는 패턴으로 형성한다. 이 레지스트 패턴을 마스크로 하여 실리콘 질화막(7)을 에칭한다. 그 후, 포토레지스트를 제거하고, 도 16에 도시한 바와 같이, 실리콘 질화막(7)을 마스크로 하여 다결정 실리콘막(6)을 패터닝한다.
다음으로, 도 17에 도시한 바와 같이, 비소(As) 이온을 경사 방향으로 기판(1)에 주입하고, 그 후, 질소 분위기에서 어닐링한다. 이에 의해, 메모리 트랜지스터의 N+ 확산층(2)을 형성한다.
다음으로, 열 인산으로 실리콘 질화막(7)을 제거하고, HF 용액을 이용하여 실리콘 산화막(5)의 노출 부분을 에칭한다. 이 때, 다결정 실리콘막(6) 바로 아래의 실리콘 산화막(5)은 남는다. 계속해서 도 18에 도시한 바와 같이 CVD법으로 층간 절연막(15)을 퇴적한다.
다음으로, 도 19에 도시한 바와 같이, CVD법으로 인 도핑된 다결정 실리콘막(18)을 퇴적한다. 이 인 도핑된 다결정 실리콘막(18)을 에치백함으로써, 도 20에 도시한 바와 같이 다결정 실리콘막(6) 사이에 다결정 실리콘막(18)을 남긴다. 이 다결정 실리콘막(18)이 액세스 게이트로 된다.
다음으로, 도 21에 도시한 바와 같이 액세스 게이트의 표면을 열 산화하여, 실리콘 산화막(19)을 형성한다. 그 후, CVD법으로 인 도핑된 다결정 실리콘막을 퇴적하고, 계속해서 CVD법으로 WSi막을 퇴적하여 도 14에 도시한 도전막(16)을 형성한다. 이 도전막(16) 상에 CVD법으로 실리콘 산화막(17)을 퇴적한다.
포토리소그래피와 에칭에 의해 도전막(16) 및 실리콘 산화막(17)을 스트라이프 형상 패턴으로 형성한다. 이에 의해, 컨트롤 게이트를 형성한다. 계속해서 패터닝된 도전막(16) 및 실리콘 산화막(17)을 마스크로 하여 층간 절연막(15)을 에칭한다. 또한, 패터닝된 층간 절연막(15)을 마스크로 하여 다결정 실리콘막(6)을 에칭하여, 부유 게이트를 형성한다. 이상의 공정을 거쳐 도 14에 도시한 불휘발성 반도체 기억 장치가 얻어진다.
상술한 구조를 갖는 불휘발성 반도체 기억 장치에서는, 부유 게이트에 전자가 주입되어 메모리 트랜지스터의 임계값 전압이 높은 상태인지, 부유 게이트로부터 전자가 방출되어 메모리 트랜지스터의 임계값 전압이 낮은 상태인지에 따라 정보가 메모리 셀에 기억된다.
부유 게이트에 전자가 주입되어 있는 상태에서는 메모리 트랜지스터의 임계값 전압이 높은 값 Vthp로 되고, 이 상태를 기입 상태로 부른다. 축적된 전자는 그 상태 그대로 반영구적으로 유지되어 있기 때문에, 기억된 정보도 반영구적으로 보존된다.
한편, 부유 게이트로부터 전자가 방출되어 있는 상태에서는 메모리 트랜지스터의 임계값 전압이 낮은 값 Vthe로 되고, 이 상태를 소거 상태로 부른다. 이러한 2개의 상태를 검출함으로써, 메모리 셀에 기억되어 있는 데이터를 판독할 수 있다.
여기서, 도 22를 이용하여, 메모리 셀 영역에서의 m번째의 메모리 트랜지스터에의 데이터 기입 동작에 대하여 설명한다.
m번째의 메모리 트랜지스터는, 컨트롤 게이트, m번째의 부유 게이트, m번째의 액세스 게이트, m번째의 N+ 확산층(2), m+1번째의 N+ 확산층(2) 및 기판 등으로 구성된다.
기입 시에는, 도 22에 도시한 바와 같이, 컨트롤 게이트에 고전압 Vp(12V 정도)를 인가하고, 기판(1)을 접지한다. m번째의 액세스 게이트에는 2V를 인가하고, m-1번째와 m+1번째의 액세스 게이트에는 0V를 인가한다. m번째의 N+ 확산층(2)에 5V를 인가하고, m+1번째의 N+ 확산층(2)에 0V를 인가한다.
이에 의해, m번째의 메모리 트랜지스터의 채널에 열 전자가 발생하여, 전자가 m번째의 부유 게이트에 주입된다. 그 결과, 메모리 트랜지스터의 임계값 전압이 상승한다.
소거 시에는, 컨트롤 게이트에 고전압 Ve(-20V 정도)를 인가하고, 기판(1)과 N+ 확산층(2) 및 액세스 게이트를 접지한다. 이에 의해, 터널 현상에 의해 부유 게이트로부터 기판(1)으로 전자가 방출된다. 그 결과, 메모리 트랜지스터의 임계값 전압이 하강한다.
선택한 m번째의 메모리 트랜지스터의 판독 시에는, 컨트롤 게이트에 예를 들면 3.3V, m+1번째의 N+ 확산층(2)에 3.3V를 인가하고, m번째의 N+ 확산층(2)과 기판(1)을 접지한다. 이 때, Vthp>3.3V>Vthe로 하면, 기입 상태에서는 메모리 트랜지스터의 소스·드레인 사이에 전류가 흐르지 않고, 소거 상태에서는 이들 사이에 전류가 흐른다.
그런데, 상술한 불휘발성 반도체 기억 장치에는 다음과 같은 문제가 있었다. 이 문제에 대하여 도 23a, 도 23b를 이용하여 설명한다. 또한, 도 23a에서 A, A', B, C는 비소 이온의 경로를 나타낸다.
상술한 바와 같이 N+ 확산층(2)의 형성 시에는, 비소 이온을 경사 방향으로 기판(1)에 주입한다. 이 때 도 23a에 도시한 바와 같이, A∼A'의 경로에서는 비소 이온은 직접 기판(1)에 도달하며, 기판(1) 표면에서의 비소 주입 농도를 N'sinθ(㎝-2)로 정의할 수 있다.
그러나, B의 경로를 따른 주입의 경우, 비소 이온은 다결정 실리콘막(6)에 비스듬하게 조사되게 된다. 이 경우, 비소 이온은, 다결정 실리콘막(6) 하단의 각부(角部)를 통과하지 않으면 기판(1)에 도달할 수 없게 된다. 그 때문에, A∼A'의 경로의 경우에 비해 기판(1)에 도달하는 비소량이 감소한다.
또한, C의 경로를 따른 주입의 경우, 기판(1)으로의 비소 이온 주입은 실리콘 질화막(7)에 방해를 받게 되어, B의 경로의 경우와 마찬가지로, A∼A'의 경로의 경우에 비해 기판(1)에 도달하는 비소량이 감소한다.
그 결과, 예를 들면 도 23b에서 α로 나타낸 바와 같이, 비소 주입 영역인 N+ 확산층(2)이 농도 구배(gradient)를 갖고 형성된다. 또한, 도 23b에서, 종축은 기판 표면에서의 비소 농도, 횡축은 기판 표면에서의 위치를 나타낸다.
비소 주입 후에 예를 들면 850℃의 질소 분위기에서 30초간 어닐링하면, 비소는 확산되고, 그 때의 분포는 도 23b에서의 β와 같다. 이 때, 비소 농도가 1×1019㎝-2 이상으로 되는 영역을 N+ 확산층(2)으로 정의하면, 그 폭은 X1로 된다.
도 23b에 도시한 바와 같이, α나 β로 규정되는 영역은 사다리꼴에 가까운 형상으로 되고, 이 영역의 면적은, 구형 영역의 경우에 비해 작아진다. 이 영역의 면적은 총 비소량을 나타내기 때문에, 이 영역의 면적이 작아지는 것은, N+ 확산층(2)에 도입되는 총 비소량이 적다는 것이 된다. 이 때문에, N+ 확산층(2)의 크기에 비해서는 N+ 확산층(2)의 저항값이 높아지게 된다.
또한, 동일한 도핑량으로 N+ 확산층(2)에 도입되는 총 비소량을 증대시키기 위해서는, 도 23b에서의 γ와 같은 비소 분포로 할 필요가 있고, N+ 확산층(2)에서의 비소 농도가 1×1019㎝-2 이상으로 되는 영역의 폭을 X2로까지 증대시킬 필요가 있다. 따라서, N+ 확산층(2)의 사이즈를 크게 할 필요가 있다.
또한, 비소 이온이 터널 절연막으로 되는 실리콘 산화막(5)을 통과하여 기판(1)에 도달하면, 실리콘 산화막(5)이 손상을 받는다. 그 때문에, 불휘발성 반도체 기억 장치의 재기입 특성이나 데이터 보존 특성 등이 저하되어, 불휘발성 반도체 기억 장치의 신뢰성이 저하된다고 하는 문제도 발생하였다.
또한, N+ 확산층(2)은, 도 14에 도시한 바와 같이, 액세스 게이트 아래로부터 부유 게이트 아래에 걸쳐 형성된다. 부유 게이트 아래로까지 연장되도록 N+ 확산층(2)을 형성하기 위해서는, 비소 이온 주입 에너지를 높게 설정하여, 비소 이온을 다결정 실리콘막(6) 하단의 각부를 통과시켜 기판(1)에 도달시키거나, 혹은 열 처리에 의해 부유 게이트 아래로까지 비소를 확산시킬 필요가 있다.
그러나, 비소 이온을 다결정 실리콘막(6) 하단의 각부를 통과시킨 경우에는, 상술한 불휘발성 반도체 기억 장치의 신뢰성 저하의 문제가 발생하고, 열 처리에 의해 부유 게이트 아래로까지 비소를 확산시킨 경우에는, N+ 확산층(2) 자체가 커져서, N+ 확산층(2)의 미세화가 곤란해진다고 하는 문제가 발생한다.
본 발명은, 상기한 과제를 해결하기 위해 이루어진 것이다. 본 발명의 목적은, 불휘발성 반도체 기억 장치에서의 메모리 트랜지스터의 성능을 향상시키는 데 있다.
본 발명의 다른 목적은, 불휘발성 반도체 기억 장치에서의 메모리 트랜지스터의 신뢰성을 향상시키는 데 있다.
본 발명의 또 다른 목적은, 불휘발성 반도체 기억 장치에서의 메모리 트랜지스터의 성능을 향상시켜, 신뢰성을 향상시키고, 또한 미세화도 용이하게 하는 데 있다.
본 발명에 따른 불휘발성 반도체 기억 장치는, 하나의 특징으로서, 주표면을 갖는 제1 도전형의 반도체 기판과, 반도체 기판의 주표면에 간격을 두고 형성된 제2 도전형의 제1 및 제2 불순물 확산층과, 제1 및 제2 불순물 확산층 사이의 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트와, 부유 게이트와 인접하여 제1 및 제2 불순물 확산층 사이의 영역 상에 제2 절연막을 개재하여 형성된 액세스 게이트와, 부유 게이트 상에 제3 절연막을 개재하여 형성된 컨트롤 게이트와, 제2 불순물 확산층을 사이에 두고 액세스 게이트와 인접하는 위치에 형성된 다른 액세스 게이트를 포함한다.
상기한 바와 같이 제2 불순물 확산층을 사이에 두고 1조의 액세스 게이트를 인접하는 위치에 형성함으로써, 액세스 게이트 아래로부터 부유 게이트 아래에 걸쳐 제2 불순물 확산층을 형성할 필요가 없어진다. 그 때문에, 종래예와 같이 제2 도전형의 불순물을 경사 방향으로 기판에 주입할 필요가 없어져, 제2 불순물 확산층에 종래예와 같은 농도 구배가 발생하는 것을 억제할 수 있다. 또한, 제1 절연막이 손상을 받는 것도 피할 수 있다. 또한, 제2 도전형의 불순물을 액세스 게이트 아래로부터 부유 게이트 아래로까지 확산시킬 필요도 없어진다.
상기 1조의 액세스 게이트는, 바람직하게는, 제2 불순물 확산층과 부분적으로 중첩된다. 이 때 제2 불순물 확산층은 이들 액세스 게이트에 대하여 자기 정합적으로 형성된다.
이와 같이 1조의 액세스 게이트 사이에 제2 불순물 확산층을 자기 정합적으로 형성함으로써, 제2 불순물 확산층의 점유 면적을 작게 할 수 있다. 따라서, 점유 면적이 작고, 또한 저항이 낮은 제2 불순물 확산층을 형성하는 것이 가능해진다.
본 발명에 따른 불휘발성 반도체 기억 장치는, 다른 특징으로서, 주표면을 갖는 제1 도전형의 반도체 기판과, 반도체 기판의 주표면에 간격을 두고 형성된 제2 도전형의 제1 및 제2 불순물 확산층과, 제1 및 제2 불순물 확산층 사이의 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트와, 부유 게이트와 인접하여 제1 및 제2 불순물 확산층 사이의 영역 상에 제2 절연막을 개재하여 형성된 액세스 게이트와, 부유 게이트 상에 제3 절연막을 개재하여 형성된 컨트롤 게이트와, 제1 불순물 확산층을 사이에 두고 부유 게이트와 인접하는 위치에 형성된 다른 부유 게이트와, 다른 부유 게이트 상에 제4 절연막을 개재하여 형성된 다른 컨트롤 게이트를 포함한다.
본 특징의 경우에도, 부유 게이트 아래로부터 액세스 게이트 아래에 걸쳐 제1 불순물 확산층을 형성할 필요가 없어진다. 따라서, 제1 불순물 확산층에 종래예와 같은 농도 구배가 발생하는 것을 억제할 수 있고, 또한 제1 절연막이 손상을 받는 것도 피할 수 있으며, 또한 제2 도전형의 불순물을 부유 게이트 아래로부터 액세스 게이트 아래로까지 확산시킬 필요도 없어진다.
상기 부유 게이트와 다른 부유 게이트는, 바람직하게는, 제1 불순물 확산층과 부분적으로 중첩된다. 이 때 제1 불순물 확산층은, 부유 게이트와 다른 부유 게이트에 대하여 자기 정합적으로 형성된다. 이 경우에도, 상술한 제2 불순물 확산층의 경우와 마찬가지로, 점유 면적이 작고, 저항이 낮은 제1 불순물 확산층을 형성하는 것이 가능해진다.
본 발명에 따른 불휘발성 반도체 기억 장치는, 또 다른 특징으로서, 주표면을 갖는 제1 도전형의 반도체 기판과, 반도체 기판의 주표면에 간격을 두고 형성된 제2 도전형의 제1 및 제2 불순물 확산층과, 제1 및 제2 불순물 확산층 사이의 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트와, 부유 게이트와 인접하여 제1 및 제2 불순물 확산층 사이의 영역 상에 제2 절연막을 개재하여 형성되며, 측벽 형상을 갖는 액세스 게이트와, 부유 게이트 상에 제3 절연막을 개재하여 형성된 컨트롤 게이트를 포함한다. 여기서 「측벽 형상」이란, 예를 들면 도 1에 도시한 다결정 실리콘막(9)과 같이, 상면이 곡면으로 구성되는 것과 같은 막 형상을 말한다.
상기한 바와 같이 액세스 게이트를 측벽 형상으로 함으로써, 액세스 게이트를 부유 게이트에 대하여 자기 정합적으로 형성할 수 있다. 이에 의해, 메모리 셀 사이즈를 축소할 수 있다.
상기 불휘발성 반도체 기억 장치는, 제1 불순물 확산층을 사이에 두고 부유 게이트와 인접하는 위치에 형성된 다른 부유 게이트와, 제2 불순물 확산층을 사이에 두고 액세스 게이트와 인접하는 위치에 형성되며, 측벽 형상을 갖는 다른 액세스 게이트를 포함하는 것이 바람직하다. 이 경우, 제1 불순물 확산층은 부유 게이트 및 다른 부유 게이트와 부분적으로 중첩되고, 제2 불순물 확산층은 액세스 게이트 및 다른 액세스 게이트와 부분적으로 중첩된다.
이와 같이 인접하는 부유 게이트 사이에 제1 불순물 확산층을 형성하고, 또한 인접하는 액세스 게이트 사이에 제2 불순물 확산층을 형성함으로써, 제1 및 제2 불순물 확산층의 점유 면적을 작게 하고, 또한 저항을 낮게 하는 것이 가능해진다.
상기 부유 게이트로의 전자의 주입을 행할 때에, 제2 불순물 확산층이 메모리 트랜지스터의 소스로 되고, 제1 불순물 확산층이 메모리 트랜지스터의 드레인으로 되는 것이 바람직하다. 또한, 판독 동작 시에, 제2 불순물 확산층이 메모리 트랜지스터의 드레인으로 되고, 제1 불순물 확산층이 메모리 트랜지스터의 소스로 되는 것이 바람직하다. 또한, 부유 게이트로부터 전자를 방출할 때에, 제1 및 제2 불순물 확산층 및 반도체 기판의 전위보다 컨트롤 게이트의 전위를 낮게 하는 것이 바람직하다. 또한, 부유 게이트로부터 전자를 방출할 때에, 제1 및 제2 불순물 확산층 및 반도체 기판의 전위보다 상기 액세스 게이트의 전위를 낮게 하는 것이 바람직하다.
본 발명은 이러한 구조의 메모리 트랜지스터를 갖는 불휘발성 반도체 기억 장치에 대하여 유용하다.
본 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 하기의 각 공정을 포함한다. 제1 도전형의 반도체 기판의 주표면 상에 제1 절연막을 개재하여 복수의 제1 도전막 패턴을 형성한다. 제1 도전막 패턴을 마스크로 하여 제1 도전막 패턴 사이에 제2 도전형의 제1 불순물 확산층을 형성한다. 제1 도전막 패턴에 대하여 제1 불순물 확산층과 반대측에 제2 절연막을 개재하여 복수의 제2 도전막 패턴을 형성한다. 제2 도전막 패턴을 마스크로 하여 제2 도전막 패턴 사이에 제2 도전형의 제2 불순물 확산층을 형성한다. 상기 제1 도전막 패턴, 제2 도전막 패턴은 제2 도전형이어도 된다.
상기한 바와 같이 제1 도전막 패턴을 마스크로 하여 제1 도전막 패턴 사이에 제2 도전형의 제1 불순물 확산층을 형성함으로써, 종래예와 같이 경사 방향으로 불순물을 주입하지 않고, 인접하는 제1 도전막 패턴에 대하여 자기 정합적으로 제1 불순물 확산층을 형성할 수 있다. 제2 불순물 확산층도 마찬가지로, 인접하는 제2 도전막 패턴에 대하여 자기 정합적으로 형성할 수 있다. 이에 의해, 메모리 트랜지스터의 소스 혹은 드레인이 되는 제1 및 제2 불순물 확산층의 점유 면적을 작게 하고, 또한 저항을 낮게 하는 것이 가능해진다.
상기 제1 및 제2 불순물 확산층의 형성 공정은, 바람직하게는, 주표면에 대하여 수직 방향으로 제2 도전형의 불순물을 주표면에 주입하는 공정을 포함한다. 여기서, 「수직 방향」은, 주표면에 대하여 실질적으로 수직이라고 할 수 있는 경우도 포함된다. 예를 들면 수직보다 7° 기울어진 주입 각도는 실질적으로 수직이라고 할 수 있다.
이와 같이 주표면에 대하여 수직 방향으로 제2 도전형의 불순물을 주표면에 주입함으로써, 제1 및 제2 불순물 확산층에서의 농도 구배를 종래예보다 현저하게 저감시킬 수 있다. 또한, 제2 도전형의 불순물에 의해 메모리 트랜지스터의 터널 절연막에 손상이 가해지는 것을 저지할 수 있다.
상기 제2 도전막 패턴의 형성 공정은, 바람직하게는, 제1 도전막 패턴을 피복하도록 제2 절연막을 형성하는 공정과, 제2 절연막 상에 도전막을 형성하는 공정과, 도전막을 에치백함으로써 제1 도전막 패턴의 측벽 상에 도전막을 남기는 공정과, 제1 도전막 패턴의 한쪽 측벽 상에 형성된 도전막을 제거하는 공정을 포함한다.
이와 같이 도전막을 에치백하여 제2 도전막 패턴을 형성함으로써, 제1 도전막 패턴에 대하여 자기 정합적으로 제2 도전막 패턴을 형성할 수 있다. 이에 의해, 제2 도전막 패턴을 형성할 때의 마진을 확보할 필요가 없어져, 메모리 트랜지스터를 미세화할 수 있다.
상기 제1 불순물 확산층의 형성 공정은, 바람직하게는, 인접하는 제1 도전막 패턴에 대하여 자기 정합적으로 제1 불순물 확산층을 형성하는 공정을 포함하고, 제2 불순물 확산층의 형성 공정은, 바람직하게는 인접하는 제2 도전막 패턴에 대하여 자기 정합적으로 제2 불순물 확산층을 형성하는 공정을 포함한다. 이에 의해, 상술한 바와 같이 제1 및 제2 불순물 확산층의 점유 면적을 작게 할 수 있다.
상기 제1 도전막 패턴의 형성 공정은, 바람직하게는, 인접하는 제1 도전막 패턴 사이의 간격이 서로 다르게 되도록 제1 도전막 패턴을 형성하는 공정을 포함한다. 예를 들면, 임의의 패턴의 양측에 각각 인접하는 패턴이 있는 경우, 중앙의 패턴과 한쪽측의 패턴과의 간격과, 중앙의 패턴과 다른쪽측의 패턴과의 간격이 서로 다르게 되도록 제1 도전막 패턴을 형성한다. 또한, 제1 불순물 확산층의 형성 공정은, 바람직하게는 제1 도전막 패턴 사이의 간격이 상대적으로 좁은 영역에 제1 불순물 확산층을 형성하는 공정을 포함하고, 제2 도전막 패턴의 형성 공정은, 바람직하게는 제1 도전막 패턴 사이의 간격이 상대적으로 넓은 영역 상에 제2 도전막 패턴을 형성하는 공정을 포함한다.
상기한 바와 같이 인접하는 제1 도전막 패턴 사이의 간격을 다르게 함으로써, 상대적으로 좁은 영역에 제1 불순물 확산층을 형성하고, 상대적으로 넓은 영역 상에 복수의 제2 도전막 패턴을 형성할 수 있다. 즉, 제1 도전막 패턴의 한쪽의 측벽측에 제1 불순물 확산층을 형성하고, 다른쪽의 측벽측에 복수의 제2 도전막 패턴을 형성할 수 있다.
<실시예>
이하, 도 1∼도 13을 이용하여, 본 발명의 하나의 실시예에 대하여 설명한다. 도 1은 본 발명의 하나의 실시예에서의 불휘발성 반도체 기억 장치의 메모리 셀부의 단면도이다.
도 1에 도시한 바와 같이, P형 (001) 실리콘 기판 등의 반도체 기판(1)의 주표면에 간격을 두고 N+ 확산층(2, 3, 4)을 형성한다. 도 1에 도시한 예에서는, N+ 확산층(제1 불순물 확산층)(2, 3)의 폭이 N+ 확산층(제2 불순물 확산층)(4)의 폭보다 크게 되어 있다.
상기 주표면 상에 10㎚의 실리콘 산화막(제1 절연막)(5)을 형성한다. 실리콘 산화막(5) 상에, 130㎚의 인 도핑된 다결정 실리콘막(제1 도전막 패턴)(6)을 형성한다. 이 다결정 실리콘막(6)이 부유 게이트로 되고, 다결정 실리콘막(6) 아래의 실리콘 산화막(5)이 터널 절연막으로 된다.
다결정 실리콘막(6) 상에 측벽 도전막(볼록부)(14)을 형성한다. 이 측벽 도전막(14)은 오목부(13)의 측벽 상에 형성된다. 이 측벽 도전막(14)을 형성함으로써, 부유 게이트와, 컨트롤 게이트 사이의 용량을 확보할 수 있다.
다결정 실리콘막(6)의 측벽 상으로부터 실리콘 산화막(5) 상에 30㎚의 실리콘 산화막(제2 절연막)(8)을 형성한다. 이 실리콘 산화막(8) 상에 다결정 실리콘막(제2 도전막 패턴)(9)을 형성한다. 이 다결정 실리콘막(9)이 액세스 게이트로 된다.
다결정 실리콘막(9)은, 다결정 실리콘막(6)의 측벽 상에 실리콘 산화막(8)을 개재하여 형성되며, 소위 측벽 형상을 갖는다. 이 다결정 실리콘막(9)은, 다결정 실리콘막(6)에 대하여 자기 정합적으로 형성되며, 완만하게 경사지는 상면을 갖는다. 이와 같이 다결정 실리콘막(9)을 측벽 형상으로 함으로써, 메모리 셀 사이즈를 축소할 수 있다. 다결정 실리콘막(측벽막)(9)의 높이는 다결정 실리콘막(6)보다 낮다. 도 1에 도시한 바와 같이 오목부(13)의 측벽을 따르는 실리콘 산화막(8)의 두께는 다결정 실리콘막(9)과 다결정 실리콘막(6) 사이의 실리콘 산화막(8)의 두께보다 얇기 때문에, 다결정 실리콘막(9)의 높이를 다결정 실리콘막(6)보다 낮게 함으로써, 다결정 실리콘막(9)과 다결정 실리콘막(6) 사이의 절연 내압의 저하를 방지할 수 있다.
도 1에 도시한 바와 같이, 인접하는 다결정 실리콘막(6) 사이의 간격은 다르다. 도 1에 도시한 예에서는, N+ 확산층(2)의 양측의 다결정 실리콘막(6) 사이의 간격 L2(도 2 참조)는, 액세스 게이트로 되는 다결정 실리콘막(9)의 양측의 다결정 실리콘막(6) 사이의 간격 L3(도 2 참조)보다 작게 되어 있다. 구체적으로는, 간격 L2는 간격 L3의 1/3 정도로 되어 있다.
다결정 실리콘막(6) 사이의 간격이 상대적으로 큰 영역 내에, N+ 확산층(4)을 사이에 두고 1조의 액세스 게이트가 인접하는 위치에 형성된다. 이 때 N+ 확산층(4)은 1조의 액세스 게이트 사이에 형성되면 되기 때문에, 액세스 게이트 아래로부터 부유 게이트 아래에 걸쳐 N+ 확산층(4)을 형성할 필요가 없어진다. 그 때문에, 종래예와 같이 N형의 불순물을 경사 방향으로 기판(1)에 주입할 필요가 없어진다.
그 결과, N+ 확산층(4)에 종래예와 같은 농도 구배가 발생하는 것을 저지할 수 있어, N+ 확산층(4)의 저항을 저감시킬 수 있다. 또한, 액세스 게이트 아래의 절연막이 손상을 받는 것을 피할 수 있어, 메모리 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 열 처리 등에 의해 N형의 불순물을 액세스 게이트 아래로부터 부유 게이트 아래로까지 확산시킬 필요도 없어지기 때문에, 메모리 트랜지스터의 미세화가 용이해진다.
도 1에 도시한 바와 같이 N+ 확산층(4)의 단부는 액세스 게이트의 단부 바로 아래에 위치해도 되지만, 액세스 게이트의 단부와 N+ 확산층(4)의 단부가 중첩되도록 N+ 확산층(4)을 액세스 게이트 아래로 연장시켜도 된다. 또한, N+ 확산층(4)의 단부가, 액세스 게이트의 단부와 중첩되지 않고, 액세스 게이트로부터 오프셋되어도 된다.
다결정 실리콘막(부유 게이트)(6) 사이의 간격이 상대적으로 작은 영역에, N+ 확산층(2, 3)을 형성한다. 이 때 N+ 확산층(2, 3)은 1조의 부유 게이트 사이에 형성되면 되기 때문에, 액세스 게이트 아래로부터 부유 게이트 아래에 걸쳐 N+ 확산층(2, 3)을 형성할 필요가 없어진다.
이에 의해, N+ 확산층(4)의 경우와 마찬가지로, N+ 확산층(2, 3)의 저항을 저감시킬 수 있어, 터널 절연막이 손상을 받는 것을 억제할 수 있기 때문에 메모리 트랜지스터의 신뢰성을 향상시킬 수 있고, 또한 메모리 트랜지스터의 미세화도 용이해진다.
도 1에 도시한 바와 같이, N+ 확산층(2, 3)의 단부는 부유 게이트의 단부 바로 아래에 위치해도 되지만, 부유 게이트의 단부와 N+ 확산층(2, 3)의 단부가 중첩되도록 N+ 확산층(2, 3)을 부유 게이트 아래로 연장시켜도 된다. 또한, N+ 확산층(2, 3)의 단부가, 부유 게이트의 단부와 중첩되지 않고, 부유 게이트로부터 오프셋되어도 된다.
N+ 확산층(2, 3)은 그 양측의 다결정 실리콘막(부유 게이트)(6)에 대하여 자기 정합적으로 형성되고, N+ 확산층(4)은 그 양측의 다결정 실리콘막(액세스 게이트)(9)에 대하여 자기 정합적으로 형성된다. 이에 의해, N+ 확산층(2∼4)의 점유 면적을 작게 하고, 또한 저항도 낮게 하는 것이 가능해진다.
다결정 실리콘막(6) 사이의 영역을 충전하도록 실리콘 산화막(절연막)(12)을 형성한다. 이 실리콘 산화막(12) 상으로부터 측벽 도전막(14) 상에 걸쳐 층간 절연막(제3 절연막)(15)을 형성한다. 층간 절연막(15)은, 예를 들면 5㎚의 실리콘 산화막과, 10㎚의 실리콘 질화막과, 5㎚의 실리콘 산화막의 적층 구조를 갖는다.
층간 절연막(15) 상에 도전막(16)을 형성한다. 이 도전막(16)은, 예를 들면 100㎚의 인 도핑된 다결정 실리콘막과 100㎚의 WSi막의 적층 구조를 갖고, 컨트롤 게이트로 된다. 이 도전막(16) 상에 200㎚의 실리콘 산화막(절연막)(17)을 형성한다.
다음으로, 도 1에 도시한 메모리 셀 구조를 갖는 불휘발성 반도체 기억 장치의 동작에 대하여 도 11 및 도 12를 이용하여 설명한다. 여기서, m번째의 메모리 트랜지스터는, 컨트롤 게이트, m번째의 부유 게이트, m번째의 액세스 게이트, m번째의 N+ 확산층(2), m+1번째의 N+ 확산층(4), 반도체 기판(1) 등으로 구성된다.
기입 시에는, 도 11에 도시한 바와 같이, 컨트롤 게이트에 고전압 Vp(12V 정도)를 인가하고, 반도체 기판(1)을 접지한다. m번째의 액세스 게이트에는 2V를, m-1번째와 m+1번째의 액세스 게이트에는 0V를 인가한다. 메모리 트랜지스터의 임계값 전압을 높은 값 Vthp로 하고자 하는 경우에는, m번째의 N+ 확산층(2)에 5V를 인가하여 드레인으로 하고, m+1번째의 N+ 확산층(4)에 0V를 인가하여 소스로 한다.
이상에 의해 메모리 트랜지스터의 채널에 열 전자가 발생하여, 전자가 부유 게이트에 주입된다. 그 결과, 메모리 트랜지스터의 임계값 전압이 상승한다.
소거 시에는, 도 12에 도시한 바와 같이, 컨트롤 게이트와 액세스 게이트에 마이너스의 고전압 Ve(-16V 정도)를 인가하고, 반도체 기판(1)과 N+ 확산층(2, 4)을 접지한다. 즉, N+ 확산층(2, 4) 및 반도체 기판(1)의 전위보다 컨트롤 게이트의 전위를 낮게 한다. 또한, N+ 확산층(2, 4) 및 반도체 기판(1)의 전위보다 액세스 게이트의 전위를 낮게 한다.
이에 따라, 터널 현상에 의해 부유 게이트로부터 반도체 기판(1)으로 전자가 방출된다. 그 결과, 메모리 트랜지스터의 임계값 전압이 낮은 값 Vthe로 하강한다.
선택한 m번째의 메모리 트랜지스터의 판독 동작 시에는, 컨트롤 게이트에 예를 들면 3.3V, m+1번째의 N+ 확산층(4)에 3.3V를 인가하고, m번째의 N+ 확산층(2)과 반도체 기판(1)을 접지한다. 또한 액세스 게이트에 3.3V를 인가한다. 이 때, Vthp>3.3(V)>Vthe로 하면, 기입 상태에서는 메모리 트랜지스터의 소스(m번째의 N+ 확산층(2))와 드레인(m+1번째의 N+ 확산층(4)) 사이에 전류가 흐르지 않고, 소거 상태에서는 전류가 흐른다.
다음으로, 상술한 구조를 갖는 불휘발성 반도체 기억 장치의 제조 방법에 대하여 도 2∼도 9를 이용하여 설명한다.
도 2에 도시한 바와 같이, 반도체 기판(1)의 주표면에 열 산화법을 이용하여 10㎚의 실리콘 산화막(제1 절연막)(5)을 성장시킨다. 다음으로, 감압 CVD법으로 130㎚의 인 도핑된 다결정 실리콘막(6)을 성장시키고, 계속해서 감압 CVD법으로 150㎚의 실리콘 질화막(7)을 퇴적한다.
포토리소그래피와 에칭에 의해, 포토레지스트를 마스크로 하여 실리콘 질화막(7)을 지면과 수직 방향으로 연장되는 스트라이프 형상으로 가공한다. 포토레지스트를 제거한 후, 실리콘 질화막(7)을 마스크로 하여 에칭을 행하여, 다결정 실리콘막(6)을 패턴 형상으로 가공한다. 이에 의해, 복수의 도전막 패턴(제1 도전막 패턴)을 형성한다.
이 때, 상술한 바와 같이 인접하는 다결정 실리콘막(6) 사이의 간격 L2, L3을 서로 다르게 한다. 본 예에서는 간격 L2보다 간격 L3을 크게 한다. 보다 상세하게는, 간격 L2를, 예를 들면 메모리 트랜지스터의 채널 길이 방향에서의 다결정 실리콘막(6)의 폭 L1과 거의 동일하게 하고, 즉 간격 L3의 1/3로 한다.
포토리소그래피에 의해 포토레지스트를 원하는 패턴으로 형성한다. 예를 들면 도 4에 도시한 포토레지스트 패턴의 형상과 동일한 형상의 포토레지스트 패턴을 형성한다. 이 포토레지스트 패턴, 실리콘 질화막(7) 및 다결정 실리콘막(6)을 마스크로 하여, 비소 이온 등의 N형의 불순물 이온을 40keV, 4×1015㎝-2의 조건으로 반도체 기판(1)에 주입한다. 즉, 다결정 실리콘막(6) 사이의 간격이 상대적으로 좁은 영역에 N형의 불순물 이온을 주입한다.
이 때, 비소 이온은, 도 13a에 도시한 바와 같이, 반도체 기판(1)의 주표면에 대하여 수직 방향으로 비소 이온을 반도체 기판(1)에 주입한다. 또한, 주표면에 대하여 실질적으로 수직이라고 할 수 있는 방향으로 비소 이온을 주입하면 된다.
이와 같이 반도체 기판(1)의 주표면에 대하여 수직 방향으로 비소를 주입함으로써, 도 13b에서 δ로 나타낸 바와 같이, 비소의 분포는 구형에 가까운 형상으로 된다. 즉 N+ 확산층(2)의 농도 구배를 도 23b에 도시한 종래예보다 현저하게 저감시킬 수 있다.
또한, 도 13b에 도시한 본 발명에서의 폭 X0과, 도 23b에 도시한 종래예에서의 폭 X1이 동일할 때는, 도 23b의 종래예에서 α로 둘러싸이는 영역의 면적보다, 도 13b에서 δ로 둘러싸이는 영역의 면적이 커진다. 이 면적은 총 비소량을 나타내기 때문에, 본 발명이 N+ 확산층(2)에 포함되는 총 비소량이 많아진다. 즉, N+ 확산층(2)의 저항을 종래예보다 저감시킬 수 있다.
또한, 다결정 실리콘막(6)을 마스크로 하여 다결정 실리콘막(6) 사이에 N+ 확산층(2)을 형성함으로써, 인접하는 다결정 실리콘막(6)에 대하여 자기 정합적으로 N+ 확산층(2)을 형성할 수 있다. 이에 의해, 메모리 트랜지스터의 소스 혹은 드레인이 되는 N+ 확산층(2)의 점유 면적을 작게 할 수 있다.
또한, 상기한 바와 같이 수직 방향으로 반도체 기판(1)에 비소를 주입함으로써, 실리콘 산화막(5)에 비소가 주입되는 것을 피할 수 있다. 따라서 메모리 트랜지스터의 터널 절연막에 손상이 가해지는 것을 저지할 수도 있다.
비소 이온을 반도체 기판(1)에 주입한 후, 상기한 포토레지스트 패턴을 제거한다. 그 후, 800℃∼850℃에서 30초의 열 처리를 행하여, 다결정 실리콘막(6) 사이에 N+ 확산층(2)을 형성한다.
비소 주입 후에 상기한 바와 같은 열 처리를 행하면, 비소는 확산되고, 비소 분포는 도 13b에서의 η와 같이 변화된다. 여기서, 비소 농도가 1×1019㎝-2 이상으로 되는 영역을 비소 확산 영역으로 정의하면, 그 폭은 X0으로 된다.
상술한 바와 같이 도 13b에서의 폭 X0과, 도 23b에서의 폭 X1이 동일할 때는, N+ 확산층(2) 내의 총 비소량은 본 발명쪽이 많아진다. 이 총 비소량을 동일하게 하기 위해서는, 도 23b에 도시한 폭 X2와 같이 N+ 확산층(2)의 폭을 크게 할 필요가 있어, 본 발명에 비해 큰 확산층이 필요하게 된다.
다음으로, 도 3에 도시한 바와 같이, 감압 CVD법으로 다결정 실리콘막(6)과 실리콘 질화막(7)을 피복하도록 30㎚의 실리콘 산화막(제2 절연막)(8)을 퇴적한다. 계속해서, 감압 CVD법으로 130㎚의 인 도핑된 다결정 실리콘막(도전막)을 퇴적한다. 이 다결정 실리콘막을 에치백함으로써, 다결정 실리콘막(6)의 측벽 상에 다결정 실리콘막(제2 도전막 패턴)(9, 9a)을 남긴다.
이에 의해, 다결정 실리콘막(6) 사이의 간격이 상대적으로 넓은 영역 상에, 다결정 실리콘막(6)에 대하여 자기 정합적으로 다결정 실리콘막(9)을 형성할 수 있다. 또한, 이 단계에서는 다결정 실리콘막(6) 사이의 간격이 상대적으로 좁은 영역 상에도 다결정 실리콘막(9a)이 남는다.
다결정 실리콘막(9)은, 도 3에 도시한 바와 같이 측벽 형상으로 되고, 다결정 실리콘막(9)의 폭 L4는 예를 들면 130㎚, 인접하는 다결정 실리콘막(9) 사이의 간격 L5는 예를 들면 70㎚로 된다.
상기한 바와 같이 자기 정합적으로 다결정 실리콘막(9)을 형성함으로써, 다결정 실리콘막(9)을 형성할 때의 마진을 확보할 필요가 없어져, 메모리 트랜지스터를 미세화할 수 있다.
다음으로, 도 4에 도시한 바와 같이, 포토리소그래피에 의해 포토레지스트 패턴(10)을 형성한다. 이 포토레지스트 패턴(10)은, 다결정 실리콘막(9)을 피복하고, 다결정 실리콘막(6)과 실리콘 질화막(7)의 적층 구조 상으로 연장된다. 포토레지스트 패턴(10)을 마스크로 하여 다결정 실리콘막(9a)을 에칭 제거한다. 그 후, 포토레지스트 패턴(10)을 제거한다.
다음으로, 도 5에 도시한 바와 같이, 포토리소그래피에 의해 포토레지스트 패턴(11)을 형성한다. 이 포토레지스트 패턴(11)은, 다결정 실리콘막(6) 사이가 상대적으로 좁은 영역을 피복하고, 그 양측의 다결정 실리콘막(6)과 실리콘 질화막(7)의 적층 구조 상으로 연장된다.
상기한 포토레지스트 패턴(11), 다결정 실리콘막(6), 실리콘 질화막(7) 및 다결정 실리콘막(9)을 마스크로 하여, 비소 이온을 반도체 기판(1)에 주입한다. 이 주입 조건은 70keV, 4×1015㎝-2이다. 그 후, 800℃∼850℃에서 30초의 열 처리를 행하여, 다결정 실리콘막(9) 사이에 자기 정합적으로 N+ 확산층(4)을 형성한다.
이 N+ 확산층(4)의 형성 시에도, 반도체 기판(1)의 주표면에 대하여 수직 방향으로 비소를 주입한다. 이에 의해, N+ 확산층(2)의 경우와 마찬가지의 효과가 얻어진다.
다음으로, 감압 CVD법으로 500㎚의 실리콘 산화막(12)을 퇴적한다. CMP(Chemical Mechanical Polishing)법에 의해 실리콘 산화막(12)을 평탄화한다.
이 때, 실리콘 산화막(8)의 일부도 연마된다. 상기한 CMP법에 의해, 도 6에 도시한 바와 같이, 다결정 실리콘막(6) 사이에 실리콘 산화막(12)을 매립함과 함께 실리콘 질화막(7)의 표면을 노출시킨다.
다음으로, 열 인산에 의해 실리콘 질화막(7)을 제거한다. 이에 의해, 도 7에 도시한 바와 같이, 다결정 실리콘막(6) 상에 150㎚의 개구 폭 L6을 갖는 오목부(13)를 형성한다.
그 후, HF 용액으로 다결정 실리콘막(6)의 표면을 세정한 후, 감압 CVD법으로 50㎚의 인 도핑된 다결정 실리콘막을 퇴적한다. 이 다결정 실리콘막을 에치백하여, 도 8에 도시한 바와 같이 다결정 실리콘막(6) 상에 측벽 도전막(14)을 형성한다.
이 측벽 도전막(14)은, 오목부(13)의 측벽 상에 형성되며, 상방으로 돌출된다. 이러한 측벽 도전막(14)을 형성함으로써, 부유 게이트와 컨트롤 게이트의 대향 면적을 증대시킬 수 있어, 부유 게이트와 컨트롤 게이트 사이의 용량을 확보할 수 있다.
다음으로, 감압 CVD법으로 5㎚의 실리콘 산화막, 10㎚의 실리콘 질화막, 5㎚의 실리콘 산화막을 퇴적하여, 도 9에 도시한 바와 같이 층간 절연막(15)을 형성한다.
또한 감압 CVD법으로 100㎚의 인 도핑된 다결정 실리콘막을 퇴적하고, 계속해서 CVD법으로 100㎚의 WSi막을 퇴적하여 도전막(16)을 형성한다. 계속해서 감압 CVD법으로 200㎚의 실리콘 산화막(17)을 퇴적한다.
포토리소그래피와 에칭에 의해 실리콘 산화막(17) 및 도전막(16)을 스트라이프 형상으로 가공하여 컨트롤 게이트를 형성한다. 계속해서 실리콘 산화막(17) 및 도전막(16)을 마스크로 하여 층간 절연막(15)을 에칭한다. 또한, 패터닝된 실리콘 산화막(17) 및 도전막(16)을 마스크로 하여 다결정 실리콘막(14, 6)을 에칭하여, 부유 게이트를 형성한다.
이상의 공정을 거쳐, 도 1에 도시한 불휘발성 반도체 기억 장치를 형성할 수 있다.
여기서, 도 10을 이용하여, 본 발명의 불휘발성 반도체 기억 장치에서의 메모리 셀 영역의 평면 구조에 대하여 설명한다. 도 10은 본 발명의 불휘발성 반도체 기억 장치에서의 메모리 셀 영역의 평면도로서, 도 10의 Ⅰ-Ⅰ선 단면이 도 1에 대응한다.
도 10에 도시한 바와 같이, 다결정 실리콘막(부유 게이트)(6)은 섬 형상으로 형성되고, N+ 확산층(2∼4) 및 다결정 실리콘막(액세스 게이트)(9)은 도 10의 세로 방향으로 연장되며, 도전막(컨트롤 게이트)(16)은 N+ 확산층(2∼4) 및 액세스 게이트의 연장 방향과 직교하는 가로 방향으로 연장된다.
본 발명에 따르면, 메모리 트랜지스터의 불순물 확산층에 종래예와 같은 농도 구배가 발생하는 것을 억제할 수 있기 때문에, 이 불순물 확산층의 저항이 증대되는 것을 피할 수 있어, 불휘발성 반도체 기억 장치의 성능을 향상시킬 수 있다.
또한, 인접하는 부유 게이트나 액세스 게이트에 대하여 불순물 확산층을 자기 정합적으로 형성할 수 있기 때문에, 불순물 확산층의 점유 면적을 작게 유지할 수 있다. 이에 의해, 메모리 셀 사이즈를 작게 할 수 있어, 불휘발성 반도체 기억 장치의 제조 비용을 저감할 수 있다.
또한, 메모리 트랜지스터의 터널 절연막이 손상을 받는 것도 피할 수 있기 때문에, 불휘발성 반도체 기억 장치의 신뢰성 저하도 저지할 수 있다.
또한, 액세스 게이트 아래로부터 부유 게이트 아래로까지 불순물을 확산시킬 필요가 없어지기 때문에, 불순물의 주입 에너지를 높이거나 열 확산 처리를 행할 필요가 없어진다. 그 때문에, 메모리 트랜지스터의 미세화도 용이해진다.
도 1은 본 발명의 하나의 실시예에서의 불휘발성 반도체 기억 장치의 단면도.
도 2∼도 9는 도 1에 도시한 불휘발성 반도체 기억 장치의 제조 공정의 제1∼제8 공정을 나타내는 단면도.
도 10은 도 1에 도시한 불휘발성 반도체 기억 장치의 평면도.
도 11은 도 1에 도시한 불휘발성 반도체 기억 장치의 기입 동작을 설명하기 위한 도면.
도 12는 도 1에 도시한 불휘발성 반도체 기억 장치의 소거 동작을 설명하기 위한 도면.
도 13a는 본 발명의 비소 주입 방법의 일례를 나타내는 단면도, 도 13b는 본 발명에서의 비소의 농도 분포예를 나타내는 도면.
도 14는 종래의 불휘발성 반도체 기억 장치의 단면도.
도 15∼도 21은 종래의 불휘발성 반도체 기억 장치의 제조 공정의 제1∼제7 공정을 나타내는 단면도.
도 22는 종래의 불휘발성 반도체 기억 장치의 기입 동작을 설명하기 위한 도면.
도 23a는 종래의 비소 주입 방법을 나타내는 단면도, 도 23b는 종래예에서의 비소의 농도 분포예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2∼4 : N+ 확산층
5, 8, 12, 17, 19 : 실리콘 산화막
6, 9, 9a, 18 : 다결정 실리콘막
7 : 실리콘 질화막
10, 11 : 포토레지스트 패턴
13 : 오목부
14 : 측벽 도전막
15 : 층간 절연막
16 : 도전막

Claims (2)

  1. 주표면을 갖는 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 주표면에 간격을 두고 형성된 제2 도전형의 제1 및 제2 불순물 확산층과,
    상기 제1 및 제2 불순물 확산층 사이의 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트와,
    상기 부유 게이트와 인접하여 상기 제1 및 제2 불순물 확산층 사이의 영역 상에 제2 절연막을 개재하여 형성되며, 상면이 상기 부유 게이트로부터 이격됨에 따라 높이가 낮게 되는 곡면으로 구성된 측벽 형상을 갖는 액세스 게이트와,
    상기 부유 게이트 상에 제3 절연막을 개재하여 형성된 컨트롤 게이트
    를 포함하는 불휘발성 반도체 기억 장치.
  2. 주표면을 갖는 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 주표면에 형성된 제2 도전형의 불순물 확산층과,
    상기 불순물 확산층과 인접하는 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트와,
    상기 부유 게이트에 대하여 상기 불순물 확산층과 반대측에 인접하여 상기 주표면 상에 제2 절연막을 개재하여 형성되고, 상면이 상기 부유 게이트로부터 이격됨에 따라 높이가 낮게 되는 곡면으로 구성된 측벽 형상을 갖는 액세스 게이트와,
    상기 부유 게이트 상에 제3 절연막을 개재하여 형성된 컨트롤 게이트
    를 포함하는 불휘발성 반도체 기억 장치.
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