JP2000138301A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】 制御／ワードゲートおよび当該制御／ワードゲートの側壁上のフローティングゲートを含む電気的にプログラム可能な読み出し専用デバイスを製造する方法であって、
シリコン基板上に、ゲートシリコン酸化膜、導電性ポリシリコンゲート層、シリコン酸化膜、およびシリコンナイトライド層を含む積層を提供し、
前記制御／ワードゲートの寸法に合せて、前記シリコンナイトライド層をエッチングし、
前記制御／ワードゲート領域の前記シリコンナイトライド層を覆うブロックアウトマスクを、前記フローティングゲートが形成される側面が被覆されないように形成し、
垂直側壁を形成するために、前記被覆されていない側面上の前記シリコンナイトライド層をマスクとして使用しながら、前記積層を前記ゲートシリコン酸化膜まで垂直にエッチングし、
前記ブロックアウトマスクを除去し、
前記垂直側壁に絶縁膜を形成し、
前記絶縁膜で覆われた前記垂直側壁上にディスポーズされるスペーサを形成し、そこでは前記スペーサ層の幅が前記デバイス用のチャネルであり、
その中にデバイス領域を形成するために、前記基板の中にＮ型ドーパントをイオン注入し、
前記ディスポーズされるスペーサ層を除去し、
前記フローティングゲート側壁スペーサを、前記垂直側壁上に前記チャネルを覆うように形成することを含む方法。
【請求項２】 前記チャネルが平坦である請求項１に記載される方法。
【請求項３】 前記チャネルが非平坦であり、さらに、
前記非平坦なチャネルを形成するために、前記ディスポーズされるスペーサ層を形成した後であって前記イオン注入する前に、前記基板を中まで垂直にエッチングすることを含む請求項１に記載される方法。
【請求項４】 前記ディスポーズされるスペーサがポリシリコンから構成されている請求項１に記載される方法。
【請求項５】 前記ディスポーズされるスペーサがシリコンオキシナイトライドから構成されている請求項１に記載される方法。
【請求項６】 前記チャネル長が約３０ｎｍと約６０ｎｍとの間である請求項１に記載される方法。
【請求項７】 非メモリデバイス領域内でロジックデバイスを形成すること、ならびにロジックデバイスおよびメモリ素子の両方を形成するために一度にプロセスステップを使用することをさらに含む請求項１に記載される方法。
【請求項８】 前記導電性ポリシリコン層が、前記ポリシリコン層を覆うシリサイド、および前記シリサイド層と前記ポリシリコン層との間のシリコンナイトライド層を含む請求項１に記載される方法。
【請求項９】 制御／ワードゲートおよび当該制御ゲートの側壁上のフローティングゲートを含む電気的にプログラム可能な読み出し専用デバイスを製造し、同じシリコン基板内に関連するロジックゲートも製造する方法であって、
シリコン基板上に、ゲートシリコン酸化膜、導電性ポリシリコンゲート層、シリコン酸化膜、およびシリコンナイトライド層を含む積層を提供し、
前記メモリセル領域内の前記制御／ワードゲートの寸法におよび非メモリ領域内の該ロジックゲートの寸法に合わせて、前記シリコンナイトライド層をエッチングし、
前記制御／ワードゲート領域の前記シリコンナイトライド層を覆うブロックアウトマスクを、前記フローティングゲートが形成される側面が被覆されないように形成し、
垂直側壁を形成するために、前記被覆されていない側面上の前記シリコンナイトライド層をマスクとして使用しながら、前記積層を前記ゲートシリコン酸化膜まで垂直にエッチングし、
前記ブロックアウトマスクを除去し、
前記垂直側壁に絶縁膜を形成し、
前記垂直側壁上で、かつ前記絶縁膜を覆うディスポーズされるスペーサ層を形成し、そこでは前記スペーサ層の幅が前記デバイス用のチャネルであり、
その中にデバイス領域を形成するために、前記基板の中にＮ型ドーパントをイオン注入し、
前記ディスポーズされるスペーサ層を除去し、
前記垂直側壁上で、前記絶縁膜を覆い、かつ前記チャネルを覆うフローティングゲート側壁スペーサを形成し、
前記制御／ワードゲートおよび前記フローティングゲートを被覆して保護し、他のすべての領域が被覆されないように、前記シリコンナイトライド層を覆うブロックアウトマスクを形成し、
露呈されている前記シリコン酸化膜を除去し、
前記被覆が取られた側面上で、マスクとして前記シリコンナイトライド層を使用しつつ、該メモリデバイス領域内で前記フローティングゲートの反対側に垂直側壁を形成し、前記ロジック領域内でロジックデバイスゲートを形成するために、前記ゲートシリコン酸化膜に前記ポリシリコン層を垂直にエッチングし、
前記ブロックアウトマスクを除去し、および
イオン注入、および前記ロジックゲートで前記ロジック領域の中に該側壁スペーサ技法を使用することにより、軽くドーピングされたドレインデバイスを形成することとを含む方法。
【請求項１０】 前記側壁スペーサ技法により形成されている側壁スペーサが、前記メモリデバイスを覆う保護絶縁層と同じ材料から構成され、かつ同時に形成される請求項９に記載される方法。
【請求項１１】 前記チャネルが平坦である請求項９に記載される方法。
【請求項１２】 前記チャネルが非平坦であり、さらに、
前記非平坦なチャネルを形成するために、前記ディスポーズされるスペーサ層を形成した後であって前記イオン注入する前に、前記基板を中まで垂直にエッチングすることを含む請求項９に記載される方法。
【請求項１３】 前記ディスポーズされるスペーサがポリシリコンから構成されている請求項９に記載される方法。
【請求項１４】 前記ディスポーズされるスペーサがシリコンオキシナイトライドから構成される請求項９に記載される方法。
【請求項１５】 前記チャネル長が約３０ｎｍと６０ｎｍとの間である請求項９に記載される方法。
【請求項１６】 制御／ワードゲート、当該制御ゲートの側壁上のフローティングゲート、および極めて短い非プレーナチャネルを含む、電気的にプログラム可能な読み出し専用デバイスを製造するための方法であって、
シリコン基板上に、ゲートシリコン酸化膜、導電性ポリシリコンゲート層、シリコン酸化膜、およびシリコンナイトライド層を含む積層を提供し、
前記制御／ワードゲートの寸法に合わせて、前記シリコンナイトライド層をエッチングし、
前記制御／ワードゲート領域の前記シリコンナイトライド層を覆うブロックアウトマスクを、前記フローティングゲートが形成される側面が被覆されないように形成し、
垂直側壁を形成するために、前記被覆されていない側面上の前記シリコンナイトライド層をマスクとして使用しながら、前記積層を前記ゲートシリコン酸化膜まで垂直にエッチングし、
前記ブロックアウトマスクを除去し、
前記垂直側壁に絶縁膜を形成し、
前記絶縁膜で覆われた前記垂直側壁上にディスポーズされるスペーサを形成し、そこでは前記スペーサ層の幅が前記デバイス用のチャネルであり、
前記基板内にステップを形成するために、前記基板を中まで垂直にエッチングし、
前記非平坦チャネルを有しているそこにデバイス領域を形成するために、前記基板内の前記ステップにＮ型ドーパントをイオン注入し、
前記ディスポーズされるスペーサ層を除去し、
前記垂直側壁上で、前記チャネルを覆う前記フローティングゲート側壁スペーサを形成することを含む方法。
【請求項１７】 前記ディスポーズされるスペーサがポリシリコンから構成されている請求項１６に記載される方法。
【請求項１８】 前記ディスポーズされるスペーサがシリコンオキシナイトライドから構成されている請求項１６に記載される方法。
【請求項１９】 前記チャネル長が約３０ｎｍから６０ｎｍとの間である請求項１６に記載される方法。
【請求項２０】 非メモリデバイス領域内にロジックデバイスを形成し、ロジック素子およびメモリ素子を形成するために同時プロセスステップを使用することをさらに含む請求項１６に記載される方法。