TW550816B - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
TW550816B
TW550816B TW090124972A TW90124972A TW550816B TW 550816 B TW550816 B TW 550816B TW 090124972 A TW090124972 A TW 090124972A TW 90124972 A TW90124972 A TW 90124972A TW 550816 B TW550816 B TW 550816B
Authority
TW
Taiwan
Prior art keywords
gate
transistor
semiconductor substrate
sidewall
diffusion layer
Prior art date
Application number
TW090124972A
Other languages
English (en)
Inventor
Hiroshi Watanabe
Kiyomi Naruke
Kazunori Masuda
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW550816B publication Critical patent/TW550816B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Description

550816
關聯技術 本申請案係根據習知日本第2000- 3 10155號專利申請案 (2000年1〇月U日）並主張優先權益，全部的内容併入供參 考。 發明所屬之技術區域 本發明係關於具備有高電壓電晶體之半導體裝置，特別 是關於經高積體化之半導體裝置及其製造方法。 使用圖21及圖22說明習知技術之非揮發性半導體記憶裝 置的構造。圖21係表示N0R型快閃記憶體的單元部與周邊 電路構造之剖視圖。 圖21之NOR型快閃記憶體中，除了具備有由具有記憶保 持能力之浮閘200與控制閘極2〇1的積層構造所構成之積層 (stack)電晶體的記憶胞202之外，另存在有高電壓電晶^ 203與低電壓電晶體204，其係應用於記憶胞2〇2中之資料 的寫入、讀取及消除等。 記憶胞202在源極/汲極擴散層214之間，具有閘極構 造。該閘極構造具有形成於半導體基板223上之通道氧化 膜218 ;形成於其上的浮閘200 ;形成於其上的層間聚合物 絕緣膜219及形成於其上的控制閘極2〇1所構成的積層構 造。又，於該積層構造的周圍形成有閘極側壁2〇%。此 外，該記憶胞202透過淺槽隔離層221，從高電壓電晶體等 高電壓電晶體2 0 3在基板2 2 3表面區域所形成的2個n _ 散層206之間具有閘極構造，該閘極構造具有在半導體基板
袭 玎
-5-
550816 A7 B7 五、發明説明（2 ) 223上所形成的厚閘極氧化膜205與形成於其上之閘極 2 11。在該閘極構造的周圍，形成與記憶胞202的閘極側壁 209b相同厚度之閘極側壁209，N-擴散層206的表面區域被 閘極絕緣膜205與閘極側壁209覆蓋。復在N-擴散層206外 側的基板223之表面上，在自閘極構造分離的方向上形成 N+擴散層207。 此外，透過淺槽隔離層22 1相對於高電壓電晶體203形成 低電壓電晶體204。該低電壓電晶體204在N-擴散層216間 具有閘極；閘極在半導體基板223上具有薄閘極氧化膜220 以及在其上之閘極212。在閘極周圍形成與記憶胞相同厚 度之側壁209a。又，在從N-擴散層2 16的閘極構造與外側 分離的方向上形成N+擴散層21 5。 高電壓電晶體203在進行資料之寫入、消除等動作之 際，為了供給十幾V之高電壓於記憶胞202而使用。在高電 壓電晶體203中，為了使閘極氧化膜205不會被高電壓絕緣 破壞，不僅需要使厚度增大為例如20 nm，而且源極·汲 極擴散層206、207的接合耐壓也必須提昇至具有十幾V。 因此，低濃度的N (或P)-擴散層206在深入擴散之同 時，使由基板223表面之高濃度的N (或P) +擴散層207與N (或P)-擴散層206境界，延伸至閘極絕緣膜205前端為止之 距離208增大，使-擴散層206中之空乏層容易延伸，以提 昇接合耐壓。 特別是在高電壓PMOS電晶體203中，由於透過P型雜質 硼由擴散層206、207形成後至半導體裝置完成為止之間所 進行的各種加熱步驟，很容易擴散於半導體基板中，所以 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 550816 A7 B7 五、發明説明（3 ) 一旦無法使決定LDD長度208的閘極側壁209的厚度維持在 某種程度以上，則經由從高濃度區域207至低濃度領域206 之硼擴散，會產生形成於閘極絕緣膜205以及閘極側壁209 之下的低濃度領域206的LDD長度208變短，或消失之虞。 相對於此，（在此無圖示），然而因為在高電壓NMOS電 晶體中，N型雜質坤與P型雜質坤相比，則N型雜質砷在加 熱步驟中所擴散的程度較低，所以與高電壓PMOS203相 比，可以形成較薄的閘極側壁厚度。 然而，圖21所示之習知LDD構造中，閘極側壁209的厚 度增大為例如0.2 μηι。該閘極側壁209的厚度，係配合所 需要的大耐壓之高電壓PMOS電晶體203而決定，其他的記 憶體202、電晶體204的閘極側壁209b、209a也具有配合此 而形成之厚度。 高電壓電晶體203中的P-離子植入係在加工閘極2 11之 後，自行整合的進行，然後形成閘極側壁209。復以閘極 側壁209作為遮罩，進行用以形成P+擴散層206之P離子植 入，則可使該LDD長度208增大。以往，此時低電壓用電 晶體204的側壁209a、記憶胞202的側壁209b、與高電壓電 晶體203皆可形成0.2 μιη左右的厚側壁。如此，習知的各 記憶胞202、電晶體203、204的側壁209b、209、209a皆具 有相同的厚度之原因，係在製造步驟中同時對於各記憶胞 202、電晶體203、204，形成側壁，並減少步驟數之故。 此時，各記憶胞202、電晶體203、204的接觸孔210以及 與這些相接鄰的各閘極201、2 11、2 12的距離，係如高電 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 550816 A7 ____ B7 五、發明説明（4 ) 壓電晶體203的側壁厚度224、側壁209與接觸孔210之間的 總和餘裕225之和。該總和剩餘，係經由接觸孔2 1 〇與閘極 2 11的總和交錯精度、與各個接觸孔2 1 〇本身與閘極211本 身尺寸的精度來決定。在其他記憶胞202、電晶體204中也 是相同的。 此外，以該申請與相同承受人在日本之申請而言，係有 特願平1 1-46728。以圖22來加以說明。且在圖22中，再與 圖21相對應的部分，附上相同參照符號，以省略詳細的說 明。 在該習知發明中，使用兩種記憶胞以及電晶體的閘極側 壁構造。一個係使用於高電壓電晶體部203之厚閘極侧壁 112，另一個係使用於記憶胞部202與低電壓電晶體204之 具有特定厚度115之薄閘極側壁114。高電壓電晶體部203 的第1閘極側壁112，具有比低電壓電晶體部204的閘極側 壁114的規定厚度115之厚度更厚的規定厚度120，此外， 亦具有形成於其上部的第2側壁111。 若使用該圖22的技術，在高電壓電晶體203中，可確保 用以獲得所需接合耐壓之足夠的LDD長度11 6 ,另一方 面，在記憶胞部202以及低電壓電晶體204中，可以使用比 以往還薄的薄側壁114，由於在低電壓電晶體中的ldd長 度117比高電壓電晶體203的LDD長度116還短，所以可以 縮短閘極212與接觸孔210的距離119。 於此，距離119係側壁厚度11 5與組合剩餘225的和。在 高電壓電晶體203中，閘極211與接觸孔210的距離118，係 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816
南電壓電晶體203的側壁厚度120與總和餘裕225之和，其 係大杰记fe、胞202或低電壓電晶體2〇4中之閘極2〇()、2〇1、 212與接觸孔210的距離119。 再者，在特開平8_ 2303 1號公報的圖丨中，為了獲得高電 壓MOS電晶體的高電壓化、與低電壓％〇8電晶體的高驅動 能力化，揭示有將閘極側壁予以雙層之半導體積體電路。 於此，在咼電壓MOS電晶體側之雙層閘極側壁的外側側壁 之處，开^成濃擴散層，在低電壓MQs電晶體側之雙層閘極 側壁的外側側壁之處，形成濃擴散層。 如圖21所示之以往半導體裝置之製造方法中，產生有以 下的問題。 接觸孔210形成時，以遮罩的總和偏差使接觸孔21〇形成 接近於閘極201、211、212 ,或者藉由這些尺寸的增大， 接觸孔210會產生跨越閘極側壁2〇9b、209、209a之不良情 形。此時，若形成這些閘極側壁的材料係難以蝕刻的材料 時’則接觸孔210的底面會如同設計，無法接觸基板223的 表面’因為该接觸面積縮小’所以接觸抵抗會增大。 另一方面，在閘極側壁209b、209、209a上，以使接觸 孔2 10無法接觸之足夠距離、如相距〇.2 pm之方式來設計 時，接觸孔210與各閘極201、211、212的距離之值會增大 為0·4 μιη，結果會導致晶片面積的擴大。 此外，關於記憶胞部202，由於以在浮閘200上覆蓋一部 份之方式，以形成作為源極/汲極區域之Ν+擴散層2 14， 所以LDD側壁構造209b應該不需要。然而，在製造步驟中 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 550816 、發明説明（ 形成週逢電晶體的LDD構造之時，為使同時於記憶胞部 202形成閘極側壁209b，故在記憶胞部202亦存有閘極側 壁0 然而’若使記憶胞202細微化，使字元線間隔變窄，則 產生總和交錯之時，則如上所述由於透過厚閘極側壁 接觸孔2 10的底面面積會變的非常小，或完全消 失’所以在字元線間形成接觸之設計是不可行的。 因此’為了在字元線間設計接觸孔，使側壁變厚，必須 放大單元尺寸。這點在防止細微化之方面具有相當大的問 題。 再者’在週邊電路的低電壓NMOS電晶體204中，由於藉 由附上厚厚的側壁209a，會使N-擴散層216的LDD長度217 ’菱長’所以會有寄生電阻增大，電晶體204的電流驅動能 力降低之問題。 故’在低電壓電晶體204中，不需要高接合耐壓，所以 會有電路圖案增大、且性能惡化之不良情形。 用以解決如圖21所示之習知技術的問題係具有圖22構成 之先如發明的習知技術’然而在該先前發明中，由於僅有 高電壓電晶體203具有厚閘極側壁112之構成，所以對於圖 21之習知例，丨至2步驟追加光微影的步驟，以分成閘極侧 壁112、114。因此，與圖21之習知技術相比，會有側壁形 成步驟變長、複雜化、以及製造步驟數增加之問題。 發明之概述 本發明之一樣態係具備有：第1電晶體，其係包括：形 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
k 訂
線 550816
成方、半導也基板上的第1閘極、形成於該第丨閘極周圍的上 述半導體基板表面之第1低濃度擴散層、形成於該第i低濃 度擴散層周圍的上述半導體基板表面之第i高濃度擴散層 以及形成於該^閘極周圍之第㈣極側壁；以及第2電晶 體，其係包括：形成於上述半導體基板上的第2問極、形 成於該第2閘極周圍的上述半導體基板表面之第2低濃度擴 散層、形成於該第2低濃度擴散層周目的上述半導體基板 表面之第2高濃度擴散層、以及形成於該第2閘極周圍，且 具有與上述第i電晶體的第1Ft1極侧壁相同厚度之第頂極 側壁。從上述半導體基板表面之上述第2閘極至第2高濃度 擴散層的第2低濃度擴散層之尺寸大於上述半導體基板表 面之上述第1閘極至第丨高濃度擴散層的第丨低濃度擴散層 之尺寸之半導體裝置。 本發明的其他樣態在於具備有：在半導體基板上形成第 1電晶體的閘極以及第2電晶體的閘極；以上述第i電晶體 的閘極作為遮罩，在上述半導體基板中形成第⑽濃^ 散層，以上述第2電晶體的閘極作為遮罩，在上述半導體 基板中形成第2低濃度擴散層；在上述第丨電晶體以及第ζ 電晶體的各個閘極上，分別形成具有相同厚度之閘極側 壁，以上述第1電晶體的閘極側壁作為遮罩，在上述半導 體基板中形成接鄰於第1低濃度擴散層之第2高濃度擴散 層，在上述第2電晶體的閘極側壁上，形成遮罩側壁；以 j述遮罩側壁作為遮罩，在上述半導體基板中形成接鄭於 第2低濃度擴散層之第2高濃度擴散層；以及除去上述遮罩 -11 -本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 55〇8l6 A7 B7 五、發明説明（8 侧壁之半導體裝置之製造方法。 圖面之簡要說明 圖1係表示本發明第丨實施型態的主要構成之剖視圖。 圖2係表示第1實施型態的全體構成概要之半導體裝置的 剖視圖。 圖3係表示第丨實施型態的一部份構成之剖視圖。 圖4A係說明第丨實施型態主要構成的製造方法之步驟剖 视圖。 圖4B係說明第1實施型態部分構成的製造方法之步驟剖 视圖。 圖5 A係說明接續圖4A之第丨實施型態主要構成的製造方 法之步驟剖視圖。 圖5B係說明接續圖4B之第1實施型態部分構成的製造方 法之步驟剖視圖。 圖6A係說明接續圖5 a之第i實施型態主要構成的製造方 法之步驟剖視圖。 圖6B係說明接續圖5B之第i實施型態部分構成的製造方 法之步驟剖視圖。 圖7A係說明接續圖6A之第i實施型態主要構成的製造方 法之步驟剖視圖。 圖7B係說明接續圖6B之本發明的第！實施型態部分構成 的製造方法之步驟剖視圖。 圖8A係說明接續圖7A之第丨實施型態主要構成的製造方 法之步驟剖視圖。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 550816 、發明説明（9 、圖8B係說明接續圖7B之第1實施型態部分構成的製造方 去之步驟剖视圖。 圖9A係說明接續圖8A之第i實施型態主要構成的製造方 法之步驟剖視圖。 圖9B係說明接續圖8B之第1實施型態部分構成的製造方 法之步驟剖視圖。 圖1 〇係表示第1實施型態的第1變形例的製造方法之步騾 剖視圖。 圖11係表示接續圖10之第1變形例的製造方法之剖視 圖。 圖12係表示第1實施型態的第2變形例製造方法的主要構 成之剖視圖。 圖13係表示本發明第2實施型態的主要構成之剖視圖。 圖14係說明第2實施型態主要構成的製造方法之步驟剖 视圖。 圖15係說明接續圖14之第2實施型態主要構成的製造方 法之步驟剖視圖。 圖16係說明接續圖15之第2實施型態主要構成的製造方 法之步驟剖視圖。 圖17係說明接續圖16之第2實施型態主要構成的製造方 法之步驟剖視圖。 圖18係說明接續圖17之第2實施型態主要構成的製造方 法之步驟剖視圖。 圖19係說明接續圖18之第2實施型態主要構成的製造方 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
法之步驟剖視圖。 圖2〇係說明接續圖19之第2實施型熊主要爐忐的釗、 法之步驟剖視圖。 I ^王要構成的製造万 Θ係表示以往半導體裝置的例示之剖視圖。 表示以往半導體裝置的另例示之剖視圖。 發明又貫施型態 :參照圖面說明本發明之實施型態。以下圖面之記 士在相同或類似的部分’賦予相同或類似的符號'然 戸於圖面為模式性’所以厚度和平面尺寸的關係、各 ::又的比率等，皆與實際上不同。因此，應參照以下說 明來判斷具體的厚度或尺寸。且在各圖面之間，亦包含有 彼此之尺寸關係或比率相異之部分。 (第1實施形態） 使用圖1所不之剖視圖說明本發明之第丨實施型態。圖i 係說明應用於快閃記憶體之例示。在圖1半導體基板i之記 憶胞電晶體2、高電壓PM〇s電晶體3與高電壓圓⑽電晶體 4中，形成厚度為80 氮化矽（siHc〇n nitride)作為薄第 1側壁。此外，以下之說明雖形成於半導體基板中，然而 實際上也包含形成於半導體基板中所形成的井中。 在此，於圖1記憶胞電晶體2之源極/汲極擴散層之N+擴 散層5a、5b中夾有閘極9。閘極9在半導體基板1上具備 有·跨越N+擴散層5a、5b所形成的通道氧化膜31、於其 上的浮閘16、於其上的層間聚合物絕緣膜32、以及於其上 的控制閘極17。再者，在閘極9的周圍形成矽氧化膜29、 -14- 本紙伕尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 玎
550816
第1側壁7及第2側壁82。透過淺槽隔離層3〇，使記憶胞電 晶體2從其他元件分離。 高電壓PMOS電晶體3具有夾在卜擴散層35a、3讣中之閘 極，該閘極係具有：在該半導體基板丨上跨越p_擴散層 35a、35b所形成的厚閘極氧化膜33、與其上的閘極13。在 閘極周圍，形成矽氧化膜29、第i側壁1〇、第2側壁82，其 厚度與記憶胞2的側壁29、7、82所合計之厚度相等。再 者，在P+擴散層35a、35b的閘極的上方之離開閘極的方向 上形成P+擴散層11a、lib。 高電壓NMOS電晶體4具有夾在^擴散層36a、36b中之閘 極’該閘極係具有：在該半導體基板1上跨越N+擴散層 36a、36b所形成的厚閘極氧化膜34、其上的閘極18。在閘 極周圍形成有矽氧化膜29、第1側壁47、第2側壁82，其厚 度與記憶胞2之厚度相等。再者，在離開擴散層36a、 3 6b閘極之方向上形成n+擴散層6a、6b。 在高電壓NMOS電晶體4的N+區域6a、6b上以矽氧化膜 2 9及弟1側壁4 7作為遮罩’並個別植入n捧雜物，僅由碎氧 化膜29及第1側壁47的外側熱擴散，形成至矽氧化膜29及 第1側壁47以下之半導體基板！内為止。 在記憶體電晶體2的N+區域5a、5b，以閘極9作為遮罩 並植入N摻雜物，且僅從閘極邊緣，亦即從通道氧化膜3 i 的端部熱擴散形成至通道的内側為止。
在高電壓PMOS電晶體3中，圖1所示的矽氧化膜29、第1 側壁10及第2側壁82具有與記憶體電晶體2、高電壓NMOS -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A7 B7 五、發明説明（12 ) 電晶體4相同的構造與厚度。然而，P+擴散層區域11 a、 1 lb係越過出現在製造過程中之第2側壁82以及之後所說明 的製造過程中使用之遮罩，亦即越過第3側壁（圖1中無圖 示）而加以植入者，其相對於閘極13係形成於比NMOS電晶 體4的N+區域6a、6b更外側之處。 在高電壓PMOS電晶體3中，在位於較薄的第1側壁10更 外側處之第2側壁82的表面位置形成P+擴散層1 la、1 lb。 亦即，LDD長度14比在高電壓NMOS電晶體4中還長。該第 1側壁10的厚度約為80 nm，若包括矽氧化膜29的厚度約20 nm、第2側壁82的厚度約40 nm，則合計的總厚度約為140 nm。該厚度與圖2 1所示之習知技術的側壁膜厚200 nm相 比，變得更薄。 所以，接觸孔1 5與閘極13的距離可以比以往更小，故周 邊電路的低電壓NMOS電晶體與記憶胞2相同，可縮小圖案 面積。 亦即，以習知例相比，不但可縮小具有相同電壓對應機 能之電晶體，也可縮小10個百分比的面積，以獲得高積體 化。再者，由於側壁厚度變小，因此即使擴散層全體的體 積變小，露出至半導體基板表面的面積也不會變小，可獲 得擴散層與配線之接觸，以維持所需之擴散層面積。 在高電壓NMOS電晶體4中，由於N-擴散層36a、36b的基 板1表面之區域（即LDD長度）部分縮短，故寄生電阻也變 小0 如此，可以形成耐高電壓之電晶體，如：1 IV之高電壓 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550816 A7 B7 五、發明説明（13 ) 電晶體。 於此，在高電壓PMOS電晶體3中，在形成LDD區域的P-擴散層35a、35b之後，為了使LDD長度14殘留而形成P+擴 散層11a、lib，使用稱為LDD側壁之矽氧化膜29、第1側 壁10及第2側壁82作為遮罩。 在高電壓NMOS電晶體4中，在形成LDD區域之N-擴散層 3 6a、36b之後，為了形成N+擴散層6a、6b，使用矽氧化膜 29、及第1側壁47作為遮罩。 習知，特別是在記憶胞區域中，記憶胞電晶體之間的距 離小於其他週邊區域中的電晶體之間的距離，所以沒有設 置接觸之空間。關於這點，在本實施型態中，藉由一致且 薄膜化全部的電晶體側壁，可以使設置擴散層上的接觸之 空間變得更大。 於此，記憶體區域50與周邊電晶體區域5 1的配置之剖視 圖係如圖2所示。分別對應於形成於P型半導體基板1中的 記憶胞區域50與周邊電晶體區域51而設置N型井52、53。 在記憶胞區域50的N型井52中，設置P型井49。在該P型 井49中，構成複數個記憶胞54。 在周邊電晶體區域51中設置南電壓電晶體群55與低電壓· 電晶體群56。高電壓電晶體群55具有設置於P型井57中的 複數NMOS電晶體（在此僅圖示一個閘極58)、與設置於N 型井53中的複數PMOS電晶體（在此僅圖示一個閘極61)。 低電壓電晶體群56具有設置於P型井60中的複數NMOS電 晶體61、與設置於N型井53中的複數PMOS電晶體62。 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A7 B7 五、發明説明（14 ) 低電壓電晶體的剖面構造係如圖3所示。於此，低電壓 PMOS電晶體62及低電壓NMOS電晶體61，分別成為與高電 壓PMOS電晶體及高電壓NMOS電晶體相同的閘極構造。 於低電壓PMOS電晶體62中，P-擴散層63a、63b的一端 分別形成在比側壁10更靠近通道内側之處。P+擴散層 64a、64b則形成於側壁10外側之第2側壁82的外側。 低電壓PMOS電晶體62的閘極氧化膜67及低電壓NMOS電 晶體6 1的閘極氧化膜68，形成比圖1所示之高電壓PMOS電 晶體3的閘極氧化膜33及高電壓NMOS電晶體4的閘極氧化 膜34還薄的厚度。 又，高電壓PMOS電晶體3的閘極13、及矽氧化膜29、第 1側壁10及第2側壁82下的P-擴散層35a、35b，由閘極13的 下方朝向P+擴散層11a、lib方向延伸之LDD長度14，形成 比高電壓NMOS電晶體4的閘極氧化膜18及矽氧化膜29、第 1側壁47及第2側壁82下的N-擴散層36a、36b從閘極18的下 方朝向N+擴散層6a、6b方向延伸之長度更長之長度。在 此，記憶胞電晶體2的閘極氧化膜3 1具有與低電壓電晶體 61、62的閘極氧化膜67、68相同程度的厚度。 在高電壓PMOS電晶體3中，由於P型雜質硼離子的擴散 率比N型雜質珅離子還高，因此在LDD長14短之場合，在 之後到半導體裝置完成為止期間的熱步驟中，來自P+擴 散層11、1 lb的P+離子深深延伸入LDD區域35a、35b中， 使LDD長度縮短，因而難以獲得所需的耐壓。然而，本實 施型態中，如之後詳細說明，藉著使用形成於第2側壁82 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A7 ______B7 五、發明説明（15 ) 外側的第3侧壁作為遮罩而形成^擴散層na、nb ’可確 保在耐壓維持上所需的LDD長度14。 孩第3側壁部分雖係在形成P+擴散層na、iib之後被除 去者，惟藉由使用除去後的空間作為接觸孔15用空間，可 形成接近閘極13之接觸孔15，所以可獲得高積體化。 繼之，參照圖4A至圖9B ,詳細地說明圖j所示之第i實 施型態中的半導體裝置之製造方法。 首先，如圖4A所示，在半導體基板丨上的元件分離區域 30所分離的區域上形成記憶胞2的通道氧化膜3丨、浮閘 16、層間聚合物絕緣膜32及控制閘極17以及高電壓pM〇s 電曰曰體3的閘極氧化膜33。同時，形成高電壓NM〇s電晶體 4的閘極氧化膜34、高電壓PM〇S電晶體3的閘極13、與高 電壓NMOS電晶體4的閘極18之後，對各個閘極16 (17)、 13、18自行整合地進行所期望的離子植入、擴散。藉此形 成咼電壓PMOS電晶體3的源極/汲極（P-區域）35a、^分及 咼電壓NMOS電晶體4的源極/汲極（N-區域）36a、36b。 另一方面，在1己憶胞電晶體2中，於記憶胞的控制閘極 17的源極/沒極區域上形成有N+擴散層5a、5b ^由於無法 同時植入這些N摻雜物、p摻雜物，所以在各個N、p離子 植入時’當然可藉由光抗姓劑區別所植入之區域。 此外，如圖4B所示，形成低電壓PM〇s電晶體37的閘極 氧化膜39、低電壓NMOS電晶體38的閘極氧化膜4〇、形成 低電壓PMOS電晶體37的閘極41以及低電|NM〇s電晶體38 的閘極4 2。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 550816 A7 B7 五、發明説明（16 ) 之後，對於各個閘極4 1、42自行整合進行所期望的離子 植入、擴散，以形成低電壓PMOS電晶體37的源極/汲極 (P-區域）43 a、43b，同時形成低電壓NMOS電晶體38的源 極/汲極（N-區域）44a、44b。 此外，該低電壓PMOS電晶體37的源極/汲極（P-區域） 43a、43b與高電壓PMOS電晶體3的源極/汲極（P-區域） 3 5a、35b同時進行離子植入。而且，低電壓NMOS電晶體 38的源極/汲極（N-區域）44a、44b與高電壓NMOS電晶體4 的源極/汲極（N+區域）36a、36b同時進行離子植入。 在此，低電壓PMOS電晶體37及低電壓NMOS電晶體38的 閘極氧化膜39、40形成薄於高電壓PMOS電晶體3及高電壓 NMOS電晶體4的閘極氧化膜33、34之膜厚。 在各電晶體的閘極表面及源極/汲極區域表面上形成膜 厚約10 nm左右的後氧化膜4 5。 如圖5A及圖5B所示，在後氧化膜45上沉積約10至20 nm 左右的厚度之側壁加工的擋片，例如矽氧化膜29之後，為 了形成第1側壁，沉積約80 nm左右的厚度之氮化碎膜46。 在此，雖圖5 A、5B中僅表示矽氧化膜29，然而該矽氧化 膜29係包括上述之後氧化膜45。 繼之，如圖6 A及6B所示，利用異向性蝕刻選擇性蝕刻 氮化矽膜46，並在各閘極的側面進行側壁殘留，以分別形 成相同厚度的第1側壁47。 如圖7A所示，在高電壓NMOS電晶體4中，越過第1側壁 47進行N+離子的植入，以形成N+擴散層6a、6b。此時， -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A7 B7 五、發明説明（17 ) 以不進行植入之方式，利用未圖示之光抗蝕劑來覆蓋 PMOS電晶體部3及記憶胞部2。 此時，如圖7B所示，同時在低電壓NMOS電晶體部38 上，越過第1側壁47並進行N+離子的植入，以形成N+擴散 層6 6 a、6 6 b。此時，同樣以不進行植入之方式，利用未圖 示之光抗蝕劑來覆蓋PMOS電晶體部37。即，低電壓NMOS 電晶體38的N+擴散層66a、66b與高電壓NMOS電晶體4的 N+擴散層6a、6b同時進行離子植入。 接著，全面沉積約40 nm的氮化矽膜82。該膜82在成為 後續之接觸孔加工時擋片之同時，亦成為後續進行P+離 子的植入時的第2側壁。 再者，於其上，以約50 nm左右的厚度全面沉積成為第3 側壁之矽氧化膜12。 如圖8A及圖8B所示，對於矽氧化膜12之全面進行相對 於氮化矽膜82取得選擇比之異方性蝕刻，以進行矽氧化膜 12的側壁殘留，以形成第3側壁19。此時，使氮化矽膜82 與由側壁所殘留的氮化矽膜12產生之第3側壁19的厚度總 合為成為可以充分維持高電壓PMOS電晶體3的接合耐壓的 LDD長度14之厚度。 繼之，以該側壁殘留的矽氧化膜12產生之第3側壁19作 為遮罩，在高電壓PMOS電晶體3及低電壓PMOS電晶體37 上進行P+離子植入，以分別形成P+擴散層區域1 la、1 lb 及P+擴散層48a、48b。此時，以不進行P離子植入之方 式，而藉由光抗蝕劑覆蓋記憶電晶體2、高電壓NMOS電晶 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A7 B7 五、發明説明（18 ) 體4及低電壓NMOS電晶體38。 然後，如圖9A及圖9B所示，以例如氟化铵（ammonium) 蝕刻除去氮化矽膜82上的矽氧膜之第3側壁19。藉此，使 閘極側壁的形狀，記憶胞2、高電壓PMOS電晶體3、高電 壓NMOS電晶體4、低電壓PMOS電晶體37、低電壓NMOS 電晶體3 8皆成為組合氮化矽膜29、47之相同膜厚的側壁。 繼之，如圖1所示，利用CVD等全面覆蓋層間絕緣膜85 之後，在該層間絕緣膜85上，開孔至各個電晶體的源極· 汲極擴散層的接觸孔，於此埋入鎢等導電材，以形成接觸 栓塞1 5，連接所期望的配線層81，以獲得如圖1所示之 NOR型快閃記憶體，其係包含有構成記憶胞電晶體2及周 邊電路之電晶體3、4。 圖9A及圖9B的製造步驟之說明中，以P型離子植入形成 PMOS電晶體3、37的P型高濃度擴散層11a、lib、48a、 48b之後，雖除去第3側壁19，然而在該階段中亦可不除去 而予以殘留。這是因為該第3側壁19在接觸蝕刻之際，若 以不獲得選擇比的物質形成，則之後在進行接觸蝕刻之步 驟時，可以部分的除去該第3側壁19。此時，可以使接觸 孔與各電晶體的閘極之間隔變小。 如上說明，本實施型態中，製作成3個種類的LDD側 壁。其中的2個種類，為使高電壓類PMOS電晶體3、37的 LDD長度變長，成為高劑量植入的遮罩之第3側壁19。 即，PMOS (低電壓、高電壓的兩邊）電晶體3、37的P+擴 散層11a、lib、48a、48b，由第3側壁19的外側離子植 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A7 B7 五、發明説明（19 ) 入，沿著P+擴散層35a、36b、43a、43b的基板1表面，使 長度（LDD長度）變長，使接合耐壓升高，同時在NMOS區 域的NMOS電晶體4、3 8中，藉由從第1側壁47的外側離子 植入N+雜質，使低濃度擴散層6a、6b、44a、44b的通道長 方向的表面長度，即LDD長度變短，以防止寄生電阻的上 昇。 根據該實施型態，在製造步驟途中，閘極側壁變成三層 之高電壓PMOS電晶體3中，從P+擴散層11a、lib至P+擴 散層35a、3 5b的前端之LDD長度14大於高電壓NMOS電晶 體4的LDD長度。 另一方面，記憶胞電晶體2的閘極16、17與接觸栓塞15 間的距離，其側壁17、29的總厚度比習知例還薄，所以僅 縮短此程度之長度，可縮小單元面積。 此外，高電壓NMOS電晶體4的N+擴散層36a、3 6b的部 分，為了合計一樣薄的側壁17、29，可以比習知例還短， 所以可抑制寄生電阻，並不會降低電流驅動能力。 第3側壁19可以僅利用矽氧化膜的沉積與該側壁所殘留 的蝕刻形成，相較於習知技術由於沒有微影術步驟的追 加，所以可將步驟數之增加抑制到最小限度。 以第3側壁19的材料而言，並不限於矽氧化膜，若在側 壁除去之際，獲得不會除去其他部分的材料之選擇比的材 料，則並不限定於矽氧化膜。 高電壓NMOS電晶體4中，高濃度擴散層6a、6b沒有以第 2側壁47作為遮罩而形成，然而當使用砷以外的雜質形成 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
線 550816 A7 ___B7 五、發明説明（2〇 ) 時，與高電壓PMOS電晶體3相同，可利用第2側壁47作為 遮罩’以形成南濃度雜質層6a、6b。此時，與高電壓 PMOS電晶體3相同’在南電壓NMOS電晶體4中，當然可高 電壓化。 (第1實施形態之第1變形例） 如圖10所示，具有相接鄰的記憶胞7〇、71的各個浮閘 16、絕緣膜32、控制閘極17的積層構造之閘極9〇、9丨的間 隔變小’第3側壁的碎氧化膜12呈現在複數的記憶胞閘極 間沒有空隙而埋入之狀態。 該狀態係如圖8A所示之步驟中，在進行形成p+擴散層 11a、lib之離子植入後，未除去氮化矽膜82上的矽氧化膜 的第3側壁19，如圖11所示，在矽氧化膜12上厚厚推積 CVD絕緣膜8。 為了在閘極9 0、91間沒有縫隙，而埋入碎氧化膜12，使 矽氧化膜12上不產生空隙（v〇id)，而在之後的接觸開口步 驟中，僅在蝕刻需要接觸的部分。 此時’在側壁所使用的氧化膜12，因為在記憶胞部閘極 間變窄，剛好變成埋入閘極·閘極間之形狀，故之後在閘 極上沉積的CVD絕緣膜並無埋入性之障礙。 由於側壁12與CVD絕緣膜8皆為矽氧化膜，所以即使在 之後的接觸步驟RIE中，也可以在相同條件下進行rie。 (第1實施形態之第2變形例） 在第1貫施型態中，如圖1所示，表示高電壓PM〇s電晶 體3以及高電壓NMOS電晶體4的閘極13、1 8的高度，以低 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(2i〇x 297公爱） 550816 A7 B7 五、發明説明（21 ) 於以記憶胞2的積層16、17所變成的閘極9的高度之方式形 成。 於此，如圖12所示，亦可利用與記憶胞部2的閘極9高度 相等之高度，來設定高電壓PMOS電晶體3的閘極20之高 度、與高電壓NMOS電晶體4的閘極21之高度。 此時，除了記憶胞電晶體2的閘極9以外，相當於浮閘16 之多晶矽層與相當於控制閘極17之多晶矽層，以沒有存在 絕緣膜的方式積層。 (第2實施形態） 圖13表示本發明第2實施型態。圖13與上述的第1實施型 態相同，係為應用於NOR型快閃記憶體之例。形成例如厚 度為80 nm的薄氮化梦層，作為記憶胞2的側壁7與高電壓 電晶體75的第1側壁10。 高電壓NMOS電晶體4的N+擴散層6a、6b之形成，係越 過第1側壁47植入N摻雜物，且僅從第1側壁47的外側熱 擴散，並延伸至通道内側而形成。記憶胞電晶體2的高濃 度擴散層區域5a、5b係使用閘極9藉由自行整合而植入 者，僅從閘極邊緣熱擴散並延伸至通道内側為止而形成。 在高電壓PMOS電晶體75中，所使用的側壁10具有與記 憶胞的側壁7、NMOS電晶體4的側壁47相同的構造、厚 度。P+擴散層76a、76b係越過與第2側壁82、圖8A的第3 側壁19相對應之無圖示的第3側壁而植入，其與高電壓 NMOS電晶體4的N+擴散層6a、6b相比，形成廣闊延伸至 閘極13之外側。隨著情況之不同，亦可形成於比第2側壁 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A7 B7 五、發明説明（22 ) 82更為外側之處。 另一方面，高電壓NMOS電晶體4的N-擴散層36a、36b， 係在閘極1 8的加工後，使用閘極1 8透過自行整合而植入， 僅由閘極1 8邊緣熱擴散，並延伸至通道内側為止而形成。 相對於此，在高電壓PMOS電晶體75中，P-擴散層77a、 77b係越過第1側壁1〇所植入之結構，僅由氮化矽層所形成 的弟1側壁1 0内側邊緣熱擴散’並延伸至通道方向而形 成。 因此，朝向高電壓PMOS電晶體75的P-擴散層77a、77b 閘極13下的通道内之延伸，與第1實施型態相比變少，基 板1表面區域的P-擴散層區域77a、77b的LDD長度94，變 的比第1實施型態中高電壓PMOS電晶體3的LDD長度14 短。 亦即’與弟1貫施型相比，僅該縮短部分之實際效果 的通道長變長，且僅衝穿耐壓以及短通道效果特性提昇。 或者，由於可縮小閘極13的長，故縮小的面積可變成比習 知之南電壓PMOS電晶體小。此外，關於低電壓電晶體4的 構造，係與第1實施型態相同。 繼之，參照圖14至圖20詳細說明如圖13所示之第2實施 型態的構造，即非揮發性半導體記憶裝置之製造方法。 首先，如圖14所示，在半導體基板丨上形成元件分離區 域3 0與冗憶胞電晶體2的通道氧化膜3丨、浮閘16及層間聚 合物絕緣膜32與高電壓P0MS電晶體75的氧化膜33、與高 電壓NMOS電晶體4的氧化膜34、記憶胞電晶體2的控制閘 -26-
550816 A7 _______B7 五、發明説明（23 ) 極17、高電壓PMOS電晶體75的閘極13、高電壓NM〇s電晶 體4的閘極18。繼之，對於各個記憶胞電晶體2、高電壓 NMOS電晶體4的各個閘極9、18，自行整合的進行所期望 的離子植入、擴散，以形成源極/沒極5a、5b、36a、 36b 0 在包含各閘極1 7、13、1 8的表面以及源極/汲極區域的 基板1表面上，以膜厚約1〇 nm形成後氧化膜45。可形成 N-擴散層36a、36b ,以作為高電壓NM〇s電晶體4的源極/ 汲極。 另一方面’在記憶胞電晶體2的源極/汲極區域上，形成 N+擴散層5a、5b。這是在各個離子植入時，僅藉由光抗 I虫劑植入區域之方式予以區別。 如圖15所示，在閘極後氧化膜45上以約1〇至2〇 nm左右 沉積碎氧化膜29作為側壁加工的擋片之後，為了形成第1 侧壁10而沉積約80 nm之氮化矽46。為使圖15中之圖面簡 單化，雖省略閘極後氧化膜45而僅表示矽氧化膜29，然 而，實際上這些膜45、29成為2層構造。 &之，如圖16所示，利用異向性银刻選擇性的蚀刻氮化 矽膜46，在各閘極16、17、1 3、1 8的側面，以分別殘留相 同厚度的側壁7、10、47之方式。 進行側壁殘留如圖17所示，在高電壓pM〇s電晶體75 中，越過第1側壁10進行P-摻雜物之植入，以形成p型低濃 度擴散層77a、77b。此時，以不進行植入之方式，利用光 才几姓劑覆盖έ己憶胞電晶體2以及Ν Μ Ο S電晶體4。 -27- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
裝 玎
550816 A7 B7 五、發明説明（24 ) 在記憶胞電晶體2與高電壓NMOS電晶體4上，分別越過 第1側壁7、47進行N+摻雜物的植入，以個別形成N+擴散 層5 a、5 b、6 a、6 b。此時，以不進行植入之方式，利用光 抗蝕劑覆蓋高電壓PMOS電晶體75。 如圖1 8所示，在基板1上全面沉積約40 nm左右的氮化硬 膜82。該膜82在之後圖13的層間絕緣膜85中，成為加工接 觸孔以形成接觸栓塞1 5時的擋片，同時也成為之後進行 P+植入時所使用第2側壁。 在該膜82上，以約50 nm左右全面沉積用以形成第3側壁 之矽氧化膜12。 如圖19所示，對於碎氧化膜12之自梦氧化膜12全面進行 對於氮化矽膜82可取得選擇比之異方性蝕刻，以形成第3 側壁19。此時，使由氮化矽膜82與矽氧化膜12所形成的第 3側壁19的厚度總合，成為可以充分維持高電壓PMOS電晶 體75的接合（junction)耐壓之低濃度擴散層77a、77b的LDD 長度94之厚度。 以該側壁所殘留的矽氧化膜之第3側壁19作為遮罩，進 行形成P+擴散層76a、76b之離子植入。此時，以不進行植 入之方式，利用光抗蝕劑覆蓋記憶胞2及NMOS電晶體4。 繼之，如圖20所示，例如以氟化铵（ammonium)蚀刻除 去氮化矽膜82上的矽氧膜之第3側壁19。藉此，使所有電 晶體的閘極側壁之形狀與記憶胞、NMOS電晶體及PMOS 電晶體皆成為組合氮化矽膜之相同膜厚的側壁。 然後，如圖13所示，在基板1的全面利用CVD等覆蓋層 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550816 A7 B7 五、發明説明（25 ) 間絕緣膜85之後開孔接觸孔，並於此埋入鎢等導電材，以 形成接觸栓塞1 5，再連接所期望之配線電極81，以獲得 NOR型快閃記憶體。 此外，低電壓PMOS電晶體以及低電壓NMOS電晶體係利 用與第1實施型態相同的製造方法加以製成，所以在此使 用圖示以省略說明。 根據該實施型態，在製造步驟中，閘極側壁變成三層的 高電壓PMOS電晶體75中，由P+擴散層76a、76b至P-擴散 層77a、77b的先端之LDD長度94大於高電壓NMOS電晶體4 的LDD長度。另一方面，記憶胞電晶體2的閘極9與接觸栓 塞1 5間的距離，其側壁的厚度較習知薄，所以僅此部份記 憶胞電晶體2的閘極9與接觸栓塞1 5間的距離縮短，故可以 縮小記憶胞面積。此外，高電壓NMOS電晶體4的N+擴散 層3 6a、36b的部分，為了合計薄的側壁47、82，可以比習 知例還短，所以可抑制寄生電阻，並不會降低電流驅動能 力。 再者，高電壓PMOS電晶體75的實際效果通道長變的比 習知例長，衝穿耐壓以及短通道效果特性也比習知例提 昇。或者，由於可縮小閘極13的長度，故可使面積縮小為 小於習知例的高電壓PMOS電晶體。 相較於習知技術，由於沒有微影步驟的追加，所以步驟 數的增加可以僅被矽氧化膜的沉積與該側壁殘留蝕刻抑 制，相較於具有相同效果之眾所週知的例子，可將步驟數 的增加抑制到最小限度等，即使在本實施型態中也具有與 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 550816 A7 B7 五、發明説明（26 ) 第1實施型態相同的效果。 此外，本實施型態中亦可照樣應用於第1實施型態的變 形例。 上述各實施型態，雖以非揮發性半導體記憶裝置為例加 以說明，然而本發明並不限定於此，若為具有高電壓電晶 體的半導體裝置、則亦可應用在邏輯LSI、或記憶體混載 邏輯LS等。 根據本發明之實施型態，維持高電壓PMOS電晶體的接 合耐壓，且使NMOS電晶體或記憶胞電晶體中接觸與閘極 之距離縮小，則可縮小圖案尺寸。 此外，可抑制高電壓PMOS電晶體的短通道效果，增加 通道長度。 與其他二層側壁步驟相比較，抑制微影術步驟的追加， 可以製造設置二層側壁之半導體裝置。 技術方面，亦歡迎其他優點與變化。因此，在本發明大 致範圍内，並不會限定於詳細的細節與在此所述之代表性 的實施型態。故，在不脫離如附加申請項目與相等物所描 述之大致發明精神與要旨内，亦容許各種變型。 【元件符號說明】 62 PMOS電晶體 63a，b P-擴散層 64a，b P+擴散層 66a，b N+擴散層 1 半導體基板 2 記憶胞電晶體 3 高電壓PMOS電晶體 4 高電壓NMOS電晶體 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 550816 A7 B7 五、發明説明（27 ) 5a，b N+擴散層（區域） 67 閘極氧化膜 6a,b N+擴散層（區域） 68 閘極氧化膜 7 第1側壁 70 記憶胞 8 CVD絕緣膜 71 記憶胞 9 閘極 75 高電壓PMOS電晶體 10 第1側壁 76a，b P+擴散層 lla，b P+擴散層 77a，b P-擴散層 12 矽氧化膜 81 配線電極 13 閘極 82 第2側壁 14 LDD長度 85 層間絕緣膜 15 接觸孔 90 閘極 16 浮閘 91 閘極 17 控制閘極 94 LDD長度 18 閘極 111 第2側壁 19 第3側壁 112 閘極側壁 20 閘極 114 閘極側壁 21 閘極 115 特定厚度 29 矽氧化膜 116 LDD長度 30 淺槽隔離層 117 LDD長度 31 通道氧化膜 118 距離 32 層間聚合物絕緣膜 119 距離 33 閘極氧化膜 120 規定厚度 34 閘極氧化膜 200 浮閘 35a，b P-擴散層 -31 - 201 控制閘極 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A7 B7 五、發明説明（28 ) - 36a，b N-擴散層 202 記憶胞 37 低電壓PMOS電晶體 203 高電壓電晶體 38 低電壓NMOS電晶體 204 低電壓電晶體 39 閘極氧化膜 205 閘極氧化膜 40 閘極氧化膜 206 N-擴散層 41 閘極 207 N+擴散層 42 閘極 208 LDD長度 43a，b源極/汲極 209 閘極側壁 44a，b源極/沒極 209a，b閘極側壁 45 後氧化膜 210 接觸孔 46 氮化矽膜 211 閘極 47 第1側壁 212 閘極 48a，b P+擴散層區域 214 源極/汲極擴散層 49 P型井 215 N+擴散層 50 記憶體區域 216 N-擴散層 51 周邊電晶體區域 217 LDD長度 52 N型井 218 通道氧化膜 53 N型井 219 層間聚合物絕緣膜 54 記憶胞 220 閘極氧化膜 55 向電壓電晶體群 221 淺槽隔離層 56 低電壓電晶體群 223 半導體基板 57 P型井 224 側壁厚度 58 閘極 225 總和餘裕 60 P型井 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 550816 A7 B7 五、發明説明（29 )61 NMOS電晶體 -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. 550816 A8 B8 C8
    550816 A BCD 六、申請專利範圍 作為高電壓電晶體，上述第3、第4電晶體作為低電壓 電晶體而分別動作。 4. 如申請專利範圍第1項半導體裝置，其更進一步具備 有：記憶胞電晶體，其係具有形成於上述半導體基板 上的第3閘極、形成於該第3閘極周圍的上述半導體基 板中之第3高濃度擴散層以及形成於該第3閘極周圍且 具有大致與上述第1、2閘極側壁相同厚度之第3閘極側 壁0 5. 如申請專利範圍第3項半導體裝置，其更進一步具備 有：記憶胞電晶體，其係具有形成於上述半導體基板 上的第3閘極、形成於該第3閘極周圍的上述半導體基 板中之第3高濃度擴散層以及形成於該第3閘極周圍且 具有大致與上述第1、2閘極側壁相同厚度之第3閘極側 壁。 6. 如申請專利範圍第5項半導體裝置，其中上述記憶胞電 晶體的第3閘極具備有：作為電荷儲存層之浮閘、形成 於該浮閘上之控制閘極以及形成於上述浮閘與控制閘 極之間的絕緣層。 7. 如申請專利範圍第5項半導體裝置，其中上述記憶胞電 晶體為非揮發性記憶元件；上述第1電晶體為具有第 1LDD構造之N型MOS電晶體；上述第2電晶體為具有第 2LDD構造之卩型1^03電晶體；上述第2LDD構造之LDD 長度大於第1LDD構造之LDD長度。 8. —種半導體裝置之製造方法，其特徵在於具備有以下 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 550816 A B c D 六、申請專利範圍 步驟： 在半導體基板上形成弟1電晶體的閘極以及弟2電晶 體的閘極； 以上述第1電晶體的閘極作為遮罩，在上述半導體基 板中形成第1低濃度擴散層； 以上述第2電晶體的閘極作為遮罩，在上述半導體基 板中形成第2低濃度擴散層； 在上述第1電晶體以及第2電晶體的各個閘極上，分 別形成相同厚度之閘極側壁； 以上述第1電晶體的閘極側壁作為遮罩，在上述半導 體基板中形成接鄰於第1低濃度擴散層之第1高濃度擴 散層； 在上述第2電晶體的閘極側壁上，形成遮罩側壁； 以上述遮罩側壁作為遮罩，在上述半導體基板中形 成接鄰於第2低濃度擴散層之第2高濃度擴散層；以及 除去上述遮罩側壁。 9. 如申請專利範圍第8項之半導體裝置之製造方法，其中 上述第1低濃度擴散層為N型低濃度擴散層；上述第1高 濃度擴散層為N型高濃度擴散層；上述第1電晶體為N型 電晶體；上述第2低濃度擴散層為P型低濃度擴散層； 上述第2低濃度擴散層為P型高濃度擴散層；上述第2電 晶體為P型電晶體。 10. 如申請專利範圍第8項之半導體裝置之製造方法，其更 進一步具備有以下步驟： -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550816 A BCD 六、申請專利範圍 於上述半導體基板上形成記憶胞電晶體的第3閘極； 於該第3閘極周圍的上述半導體基板中，形成第3高 濃度擴散層；以及 於該第3閘極周圍，形成大致與上述第1、2閘極側壁 相同厚度之第3閘極側壁。 11. 如申請專利範圍第9項之半導體裝置之製造方法，其中 作為上述記憶胞電晶體的第3閘極，形成作為電荷儲存 層之浮閘、形成於該浮閘上之控制閘極以及形成於上 述浮閘與控制閘極之間之絕緣層。 12. 如申請專利範圍第8項之半導體裝置之製造方法，其中 上述記憶胞電晶體為非揮發性記憶元件；上述第1電晶 體為具有第1LDD構造之N型MOS電晶體；上述第2電晶 體為具有第2LDD構造之P型MOS電晶體；上述第2LDD 構造之LDD長度大於第1LDD構造之LDD長度。 13. 如申請專利範圍第8項之半導體裝置之製造方法，其中 具備有以下步驟：在半導體基板上形成作為上述第2電 晶體的高電壓PMOS電晶體的閘極以及作為第1電晶體 的高電壓NMOS電晶體的閘極； 以上述高電壓NMOS電晶體的閘極作為遮罩，在上述 半導體基板中形成N-擴散層； 在上述高電壓PMOS電晶體以及高電壓NMOS電晶體 的各個閘極上，形成大致相同厚度之上述閘極側壁； 以上述高電壓NMOS電晶體的閘極側壁作為遮罩，在 上述半導體基板中形成N+擴散層； -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A BCD 々、申請專利範圍 以上述高電壓PMOS電晶體的閘極側壁作為遮罩，在 上述半導體基板中形成P-擴散層； 在上述高電壓PMOS電晶體以及上述高電壓NMOS電 晶體的第1側壁上，形成相同厚度之上述遮罩側壁； 利用上述高電壓PMOS電晶體的遮罩側壁，於上述半 導體基板中形成P+擴散層。 14. 一種半導體裝置之製造方法，其特徵在於具備有： 於半導體基板上形成高電壓電晶體用的第1閘極絕緣 膜； 形成膜厚薄於上述第1閘極絕緣膜之低電壓電晶體用 的第2閘極絕緣膜； 積層作為閘極的導電材料，利用依序蝕刻選擇性的 圖案化，以形成積層閘極構造； 於半導體基板上導入第1導電型雜質； 沉積第1側壁材； 利用異方性蝕刻選擇性蝕刻上述第1側壁材，並於上 述閘極側面形成第1側壁； 於上述半導體基板的第1MOS電晶體區域上，導入濃 度大於第2導電型雜質擴散層之高濃度雜質； 沉積第2側壁材以及與第2側壁材不同之第3側壁材； 利用異方性蝕刻，選擇性的蝕刻第3側壁材，於上述 第2側壁的側面形成第3側壁； 於上述半導體基板的第2MOS電晶體區域上，以上述 第3側壁作為遮罩，導入第1導電型雜質； -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 六、申請專利範圍 除去第3側壁； 於上述半導體基板全面上，沉積層間絕緣膜；、 於上述層間絕緣膜上，選擇, 15· —種半導體裝置之製造方法， 步驟： 選擇性的形成接觸孔。 「法’其特徵在於具備有 、人L、丄.W ’以及 於半導體基板上形成元件分離區域； 形成記憶胞用的通道氧化膜、浮閘以及層間聚人 絕緣膜； 9氷5物 於半導體基板上形成高電壓電晶體用的第丨閘極絕緣 膜， 形成膜厚薄於上述第1閘極絕緣膜之低電壓電晶體用 的第2閘極絕緣膜； a 積層作為控制閘極以及閘極的導電材料，利用依序 蝕刻選擇性的圖案化上述控制閘極、層間聚合物絕緣 膜與浮閘； ’ 選擇性的圖案化周邊電路區域的閘極； 於記憶胞區域、周邊電路區域的半導體基板上導入 第2導電型雜質； 沉積第1侧壁材； 利用異方性蝕刻，選擇性的蝕刻第丨側壁材，於上述 閘極側面形成第1側壁； 於上述半導體基板的第1M0S電晶體區域上，導入濃 度大於第2導電型雜質擴散層之高濃度雜質； 沉積第2側壁材以及與第2側壁材不同之第3側壁材；
    550816 A B c D 六、申請專利範圍 利用異方性蝕刻，選擇性的蝕刻第3側壁材，於上述 第2側壁的側面形成第3側壁； 於上述半導體基板的第2MOS電晶體區域上，以上述 第3側壁作為遮罩，導入第1導電型雜質； 除去第3側壁； 在上述半導體基板全面上，沉積層間絕緣膜； 於上述層間絕緣膜上，選擇性的形成接觸孔； 形成金屬配線；以及 在金屬配線上形成絕緣膜。 16. —種半導體裝置之製造方法，其特徵在於具備有以下 步驟： 於半導體基板上形成元件分離區域； 於半導體基板上形成高電壓電晶體用的第1閘極絕緣 膜； 形成膜厚薄於上述第1閘極絕緣膜之低電壓電晶體用 的第2閘極絕緣膜； 積層作為閘極的導電材料，利用蝕刻選擇性的圖案 化； 於第1MOS電晶體區域的半導體基板上導入第2導電 型雜質； 沉積第1側壁材； 利用異方性蝕刻，選擇性的蝕刻上述第1側壁材，於 上述閘極側面形成第1側壁； 於半導體基板的第2MOS電晶體區域上，以上述第1 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550816 A B c D 六、申請專利範圍 側壁作為遮罩，導入第1導電型雜質； 於半導體基板的第1MOS電晶體區域上，導入濃度大 於第2導電型雜質擴散層之高濃度雜質； 沉積第2側壁材以及與第2側壁材不同之第3側壁材； 利用異方性蝕刻，選擇性的蝕刻第3側壁材，於上述 第2側壁的側面形成第3側壁； 於半導體基板的第2MOS電晶體區域上，導入濃度大 於上述第1導電型雜質擴散層之高濃度的第1導電型雜 質； 除去第3側壁； 在基板全面上，沉積層間絕緣膜；以及 在上述層間絕緣膜上選擇性形成接觸孔。 17. 如申請專利範圍第16項之半導體裝置之製造方法，其 更進一步具備有以下步騾： 於上述半導體基板上形成元件分離區域、記憶胞用 的通道氧化膜、浮閘以及層間聚合物絕緣膜； 於上述接觸孔上，至少形成一層金屬配線；以及 於金屬配線上形成絕緣膜。 18. —種半導體裝置之製造方法，其特徵在於具備有以下 步驟： 於半導體基板上導入第1導電型的雜質； 於記憶胞區域上，形成通道氧化膜、浮閘； 於周邊電路區域上’形成向電壓用電晶體的弟1閘極 絕緣膜； -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A B c D 550816 六、申請專利範圍 形成膜厚薄於上述第1閘極絕緣膜之低電壓電晶體用 的第2閘極絕緣膜； 形成記憶胞用的層間聚合物絕緣膜； 積層作為控制閘極以及閘極的導電材料，利用依序 蝕刻選擇性的圖案化上述控制閘極、層間聚合物絕緣 膜以及浮閘； 選擇性的圖案化周邊電路區域的閘極； 於記憶胞區域、周邊電路的第1MOS電晶體區域的半 導體基板上，導入第2導電型雜質； 沉積第1側壁材； 利用異方性蝕刻，選擇性的蝕刻第1側壁材，於上述 閘極側面形成第1側壁； 於上述半導體基板的第2MOS電晶體區域上，導入第 1導電型雜質； 於上述半導體基板的第1MOS電晶體區域上，導入濃 度大於上述第2導電型雜質擴散層之高濃度雜質； 沉積第2側壁材以及與第2側壁材不同之第3側壁材； 利用異方性蝕刻，選擇性的蝕刻第3側壁材，於上述 第2側壁的側面形成第3側壁； 於半導體基板的第2MOS電晶體區域上，導入濃度大 於前述第1導電型雜質擴散層之高濃度雜質； 除去第3側壁； 在基板全面上，沉積層間絕緣膜； 於上述絕緣膜上，選擇性的形成接觸孔； 至少形成一層的金屬配線；以及 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    550816 A8 B8 C8 D8 申請專利範圍 於上述金屬配線上形成絕緣膜。 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
TW090124972A 2000-10-11 2001-10-09 Semiconductor device and manufacturing method thereof TW550816B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000310155A JP2002118177A (ja) 2000-10-11 2000-10-11 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
TW550816B true TW550816B (en) 2003-09-01

Family

ID=18790166

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090124972A TW550816B (en) 2000-10-11 2001-10-09 Semiconductor device and manufacturing method thereof

Country Status (4)

Country Link
US (2) US6806540B2 (zh)
JP (1) JP2002118177A (zh)
CN (1) CN1181554C (zh)
TW (1) TW550816B (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3256084B2 (ja) 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US20020123180A1 (en) * 2001-03-01 2002-09-05 Peter Rabkin Transistor and memory cell with ultra-short gate feature and method of fabricating the same
KR100488540B1 (ko) * 2002-08-29 2005-05-11 삼성전자주식회사 반도체소자 및 이를 제조하는 방법
US6841824B2 (en) 2002-09-04 2005-01-11 Infineon Technologies Ag Flash memory cell and the method of making separate sidewall oxidation
JP4040625B2 (ja) * 2002-09-12 2008-01-30 松下電器産業株式会社 画像処理装置、プリンタ装置、撮影装置、及びテレビ受像装置
JP4866609B2 (ja) * 2003-10-23 2012-02-01 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100575333B1 (ko) * 2003-12-15 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리소자의 제조방법
KR100634168B1 (ko) * 2004-03-03 2006-10-16 삼성전자주식회사 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치
US7019356B2 (en) * 2004-08-02 2006-03-28 Texas Instruments Incorporated Memory device with reduced cell area
KR100624912B1 (ko) * 2005-03-22 2006-09-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP4619190B2 (ja) 2005-04-28 2011-01-26 ルネサスエレクトロニクス株式会社 プログラム可能な不揮発性メモリ
US7679130B2 (en) * 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
DE102005046974B3 (de) * 2005-09-30 2007-04-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen einer unterschiedlichen mechanischen Formung in unterschiedlichen Substratgebieten durch bilden einer Schicht mit verschieden modifizierter innerer Spannung und mit dem Verfahren hergestelltes Bauteil
US20070170979A1 (en) * 2005-11-25 2007-07-26 Giovanni Campardo Charge pump systems and methods
DE602006016230D1 (de) * 2006-03-17 2010-09-30 St Microelectronics Srl Mit Niederspannungstransistoren implementierter Pegelschieber für eine Halbleiterspeichervorrichtung
DE102007025326B4 (de) * 2007-05-31 2011-01-20 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur, das eine Implantation von Ionen in eine zu ätzende Materialschicht umfasst
JP2009016444A (ja) * 2007-07-02 2009-01-22 Toshiba Corp 半導体メモリ
US8125044B2 (en) * 2007-10-26 2012-02-28 Hvvi Semiconductors, Inc. Semiconductor structure having a unidirectional and a bidirectional device and method of manufacture
US8133783B2 (en) * 2007-10-26 2012-03-13 Hvvi Semiconductors, Inc. Semiconductor device having different structures formed simultaneously
US7919801B2 (en) * 2007-10-26 2011-04-05 Hvvi Semiconductors, Inc. RF power transistor structure and a method of forming the same
US20090267130A1 (en) * 2008-04-28 2009-10-29 International Business Machines Corporation Structure and process integration for flash storage element and dual conductor complementary mosfets
US8213227B2 (en) 2010-03-31 2012-07-03 National Semiconductor Corporation 4-transistor non-volatile memory cell with PMOS-NMOS-PMOS-NMOS structure
US20120014183A1 (en) * 2010-07-16 2012-01-19 Pavel Poplevine 3 transistor (n/p/n) non-volatile memory cell without program disturb
US20120086068A1 (en) * 2010-10-06 2012-04-12 Synopsys Inc. Method for depositing a dielectric onto a floating gate for strained semiconductor devices
JP5605182B2 (ja) * 2010-11-17 2014-10-15 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
CN102184896B (zh) * 2011-04-06 2012-08-29 北京大学 一种抑制闪存编程干扰的工艺方法
CN103107076B (zh) * 2011-11-11 2015-04-29 中芯国际集成电路制造(上海)有限公司 分离栅极式快闪存储器及存储器组的制作方法
US20140210012A1 (en) 2013-01-31 2014-07-31 Spansion Llc Manufacturing of FET Devices Having Lightly Doped Drain and Source Regions
KR20150061924A (ko) * 2013-11-28 2015-06-05 삼성전자주식회사 고전압 소자 및 이의 제조방법
JP6723775B2 (ja) * 2016-03-16 2020-07-15 エイブリック株式会社 半導体装置および半導体装置の製造方法
CN106298795A (zh) * 2016-10-10 2017-01-04 上海华虹宏力半导体制造有限公司 改善存储器装置中记忆体单元和高压器件漏电的方法
US11114348B2 (en) * 2017-12-04 2021-09-07 Microsemi Soc Corp. Hybrid high-voltage low-voltage FinFET device
CN107994025B (zh) * 2017-12-06 2019-01-18 武汉新芯集成电路制造有限公司 增加浮栅型闪存侧墙宽度的方法以及浮栅型闪存结构
CN111293114B (zh) * 2020-03-13 2022-07-01 上海晶丰明源半导体股份有限公司 源漏完全硅金属化的场效应晶体管及其制造方法
CN113097138B (zh) * 2021-03-27 2023-04-18 长江存储科技有限责任公司 半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
JP3059442B2 (ja) * 1988-11-09 2000-07-04 株式会社日立製作所 半導体記憶装置
JPH02243926A (ja) 1989-03-16 1990-09-28 Kubota Ltd トラックスケール用処理装置
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
JPH04218925A (ja) 1990-04-03 1992-08-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
KR930010124B1 (ko) * 1991-02-27 1993-10-14 삼성전자 주식회사 반도체 트랜지스터의 제조방법 및 그 구조
JPH05110003A (ja) 1991-10-16 1993-04-30 Nec Corp 半導体集積回路装置およびその製造方法
JPH0878535A (ja) 1994-09-01 1996-03-22 Fujitsu Ltd 半導体装置の製造方法
JP3334416B2 (ja) 1995-03-13 2002-10-15 ソニー株式会社 Ｃｍｏｓトランジスタ及びその作製方法
JPH10178172A (ja) 1996-12-17 1998-06-30 Toshiba Corp 半導体装置及びその製造方法
US6221709B1 (en) 1997-06-30 2001-04-24 Stmicroelectronics, Inc. Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor
JPH11354783A (ja) 1998-06-08 1999-12-24 Toshiba Corp 半導体装置
JP3113240B2 (ja) 1999-02-24 2000-11-27 株式会社東芝 不揮発性半導体記憶装置とその製造方法
JP2000200903A (ja) 1999-01-06 2000-07-18 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1354522A (zh) 2002-06-19
JP2002118177A (ja) 2002-04-19
US20040203207A1 (en) 2004-10-14
US7094652B2 (en) 2006-08-22
US6806540B2 (en) 2004-10-19
CN1181554C (zh) 2004-12-22
US20020041000A1 (en) 2002-04-11

Similar Documents

Publication Publication Date Title
TW550816B (en) Semiconductor device and manufacturing method thereof
US6174758B1 (en) Semiconductor chip having fieldless array with salicide gates and methods for making same
US7754564B2 (en) Method for fabricating three-dimensional control-gate architecture for single poly EPROM memory devices in planar CMOS technology
TW530391B (en) Method for manufacturing semiconductor integrated circuit device having non-volatile semiconductor memory
US7560329B2 (en) Semiconductor device and method for fabricating the same
US6074914A (en) Integration method for sidewall split gate flash transistor
US20080050875A1 (en) Methods of fabricating embedded flash memory devices
US9093319B2 (en) Semiconductor device and manufacturing method thereof
JP2002064157A (ja) 半導体メモリ集積回路及びその製造方法
US8957470B2 (en) Integration of memory, high voltage and logic devices
TW558828B (en) Semiconductor device and method of fabricating the same
JP2004289132A (ja) 非揮発性メモリーとその製造方法
US20070187752A1 (en) Memory cell with a vertical transistor and fabrication method thereof
US8093663B2 (en) Semiconductor device, method of fabricating the same, and patterning mask utilized by the method
US6380584B1 (en) Semiconductor memory device with single and double sidewall spacers
JP4266089B2 (ja) 半導体記憶装置の製造方法
KR20030006997A (ko) 비휘발성 반도체 기억 장치 및 그 제조 방법
US7250339B2 (en) Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof
JP2009164504A (ja) 容量素子、容量素子を含む不揮発性記憶装置およびその製造方法
US20040217411A1 (en) Non-volatile semiconductor memory device and manufacturing method therefor
US7408221B2 (en) Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof
JP2003197781A (ja) 半導体装置およびその製造方法
JPH1084051A (ja) 半導体集積回路装置およびその製造方法
KR100610000B1 (ko) 이이피롬 소자의 제조방법
KR20020046916A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees