CN111293114B - 源漏完全硅金属化的场效应晶体管及其制造方法 - Google Patents

源漏完全硅金属化的场效应晶体管及其制造方法 Download PDF

Info

Publication number
CN111293114B
CN111293114B CN202010174767.1A CN202010174767A CN111293114B CN 111293114 B CN111293114 B CN 111293114B CN 202010174767 A CN202010174767 A CN 202010174767A CN 111293114 B CN111293114 B CN 111293114B
Authority
CN
China
Prior art keywords
doped region
layer
voltage device
region
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010174767.1A
Other languages
English (en)
Other versions
CN111293114A (zh
Inventor
吴健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Bright Power Semiconductor Co Ltd
Original Assignee
Shanghai Bright Power Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Bright Power Semiconductor Co Ltd filed Critical Shanghai Bright Power Semiconductor Co Ltd
Priority to CN202010174767.1A priority Critical patent/CN111293114B/zh
Publication of CN111293114A publication Critical patent/CN111293114A/zh
Application granted granted Critical
Publication of CN111293114B publication Critical patent/CN111293114B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681Lateral DMOS transistors, i.e. LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors

Abstract

本发明涉及一种源漏完全硅金属化的场效应晶体管及其制造方法,属于涉及半导体技术领域。采用了该发明的源漏完全硅金属化的场效应晶体管,其高压器件源极侧N+掺杂区的大小由制程中所采用的第二侧墙层的大小决定,因此,其Lnp可足够小且尺寸均匀,同时,源极侧也可被硅金属化,电阻更小,且本发明的源漏完全硅金属化的场效应晶体管的制造方法可通过采用标准制程实现,制造过程简便,应用范围十分广泛。

Description

源漏完全硅金属化的场效应晶体管及其制造方法
技术领域
本发明涉及半导体技术领域,特别涉及场效应晶体管技术领域,具体是指一种源漏完全硅金属化的场效应晶体管及其制造方法。
背景技术
如图1所述,为现有技术中的源漏完全硅金属化器件100的结构示意图。由于其源极侧和漏极侧都经过了硅金属化制程,因此,源极和漏极的电阻都能够足够得小,从而满足实际使用的需要。
然而其缺点在于,源极侧的N+掺杂区由光刻胶(PR)决定,光刻胶覆盖区域的变化带来左右通道不同的N+掺杂区大小(Lnp)。受限于光刻胶的尺寸,Lnp不可能做到非常的小。而较大Lnp造成电阻Rb比较大,由此造成Rb上较大的压降,由此打开寄生NPN晶体管,一旦NPN打开,器件被烧毁之前都不能通过栅极关断。
因此,如何提供一种Lnp更小的器件成为本领域亟待解决的问题。
发明内容
本发明的目的是克服了上述现有技术中的缺点,提供一种采用不同制程,使Lnp更小更均匀的源漏完全硅金属化的场效应晶体管及其制造方法。
为了实现上述的目的,本发明的源漏完全硅金属化的场效应晶体管包括以下结构:
衬底;
浅沟槽隔离,包括:位于所述衬底顶部两侧及中间的浅沟槽隔离,该中间的浅沟槽隔离将器件分为高压器件和低压器件,还包括:位于所述低压器件顶部的低压侧浅沟槽隔离;
N型漂移漏极区域,设置于所述高压器件的衬底顶部;
P阱,设置于所述低压器件的衬底顶部;
P-体区,设置于所述的N型漂移漏极区域的顶部,所述P-体区的顶部设置有浅槽;
N+掺杂区,包括位于所述N型漂移漏极区域顶部两侧的第一N+掺杂区及第二N+掺杂区,位于所述P-体区顶部的浅槽两侧的第三N+掺杂区,以及位于所述P阱顶部的第四N+掺杂区及第五N+掺杂区;所述第一N+掺杂区及第二N+掺杂区为所述高压器件的漏极,所述第四N+掺杂区及第五N+掺杂区为所述低压器件的漏极和源极;
P+掺杂区,包括位于所述的浅槽底部的第一P+掺杂区,以及位于所述P阱顶部的第二P+掺杂区;所述第一P+掺杂区与所述第三N+掺杂区为所述高压器件的源极;所述第二P+掺杂区为所述低压器件的P阱引出端;
栅极氧化层,包括覆盖于所述P-体区的部分区域及所述N型漂移漏极区域的部分区域之上的第一栅极氧化层和第二栅极氧化层,以及覆盖于所述P阱之上的第三栅极氧化层;
多晶硅沉积层,包括覆盖于所述第一栅极氧化层之上的第一多晶硅沉积层和覆盖于所述第二栅极氧化层之上的第二多晶硅沉积层,所述第一多晶硅沉积层及第二多晶硅沉积层为所述高压器件的栅极;还包括覆盖于所述第三栅极氧化层之上的第三多晶硅沉积层,为所述低压器件的栅极;
硅化层,包括:覆盖于所述第一N+掺杂区之上的第一硅化层;覆盖于所述的第一多晶硅沉积层之上的第二硅化层;覆盖于所述的第三N+掺杂区和第一P+掺杂区之上的第三硅化层;覆盖于第二多晶硅沉积层所述的之上的第四硅化层;覆盖于所述的第二N+掺杂区之上的第五硅化层;覆盖于所述的第四N+掺杂区之上的第六硅化层;覆盖于所述的第三多晶硅沉积层之上的第七硅化层;覆盖于所述的第五N+掺杂区之上的第八硅化层;以及覆盖于所述的第二P+掺杂区之上的第九硅化层;
第一侧墙层,设置于所述的第一多晶硅沉积层、第二多晶硅沉积层及第三多晶硅沉积层的两侧;
第二侧墙层,设置于所述的第一多晶硅沉积层和第二多晶硅沉积层远离所述的浅槽的第一侧墙层的外侧;
轻掺杂区,设置于所述的第一侧墙层及所述的第二侧墙层之下,包括:位于所述第一N+掺杂区与N型漂移漏极区域之间的第一轻掺杂区;位于所述第三N+掺杂区两侧与P-体区之间的第二轻掺杂区和第三轻掺杂区,位于所述的第二N+掺杂区与所述的N型漂移漏极区域之间的第四轻掺杂区;位于所述的第四N+掺杂区与所述P阱之间的第五轻掺杂区;以及位于所述的第五N+掺杂区与所述P阱之间的第六轻掺杂区。
该源漏完全硅金属化的场效应晶体管还包括:
连接线,设置于所述的第一硅化层、第三硅化层、第五硅化层、第六硅化层、第八硅化层和第九硅化层之上;
介质层,设置于各所述连接线之间。
该源漏完全硅金属化的场效应晶体管中,设置于所述的第三硅化层之上的高压器件源极连接线仅连接所述浅槽底部及一个侧壁的第三硅化层。
该源漏完全硅金属化的场效应晶体管中,设置于所述的第三硅化层之上的高压器件源极连接线仅连接所述浅槽底部的第三硅化层。
本发明还提供一种源漏完全硅金属化的场效应晶体管的制造方法,其包括:
在衬底顶部的两侧及中间形成浅沟槽隔离,中间的浅沟槽隔离将器件分为高压器件和低压器件,并在所述低压器件顶部形成低压侧浅沟槽隔离;
在所述高压器件的衬底顶部形成N型漂移漏极区域;在所述低压器件的衬底顶部形成P阱;
在所述的N型漂移漏极区域的部分区域之上形成第一栅极氧化层和第二栅极氧化层,并在所述P阱之上形成第三栅极氧化层;
在所述第一栅极氧化层之上形成第一多晶硅沉积层,在所述第二栅极氧化层之上形成第二多晶硅沉积层,所述第一多晶硅沉积层和第二多晶硅沉积层作为所述高压器件的栅极;并在所述第三栅极氧化层之上形成第三多晶硅沉积层,作为所述低压器件的栅极;
在所述的多晶硅沉积层两侧形成轻掺杂区,包括:位于所述浅沟槽隔离与所述N型漂移漏极区域之间的第一轻掺杂区和第四轻掺杂区;位于所述第三N+掺杂区两侧与P-体区之间的第二轻掺杂区和第三轻掺杂区,位于所述的第四N+掺杂区与所述P阱之间的第五轻掺杂区;以及位于所述的第五N+掺杂区与所述P阱之间的第六轻掺杂区;
在所述的N型漂移漏极区域的顶部形成P-体区;
在所述第一多晶硅沉积层、第二多晶硅沉积层及第三多晶硅沉积层的两侧形成第一侧墙层;
在所述P-体区顶部形成第三N+掺杂区;
在所述P阱顶部形成的第四N+掺杂区及第五N+掺杂区,作为所述低压器件的漏极和源极;
在所述P阱顶部形成第二P+掺杂区,作为所述低压器件的P阱引出端;
在所述第一侧墙层外侧形成第二侧墙层;
在所述低压器件上设置光刻胶,并在所述N型漂移漏极区域顶部两侧形成第一N+掺杂区及第二N+掺杂区,作为所述高压器件的漏极;
在除所述第三N+掺杂区以外的所述高压器件上设置光刻胶,在所述的第三N+掺杂区中间进行刻蚀形成浅槽,并在所述浅槽底部注入形成第一P+掺杂区,该第一P+掺杂区与所述第三N+掺杂区为所述高压器件的源极;
去除位于所述浅槽两侧及低压器件上的第二侧墙层,去除所述光刻胶;
生成硅化层,包括:覆盖于所述第一N+掺杂区之上的第一硅化层;覆盖于所述的第一多晶硅沉积层之上的第二硅化层;覆盖于所述的第三N+掺杂区和第一P+掺杂区之上的第三硅化层;覆盖于第二多晶硅沉积层所述的之上的第四硅化层;覆盖于所述的第二N+掺杂区之上的第五硅化层;覆盖于所述的第四N+掺杂区之上的第六硅化层;覆盖于所述的第三多晶硅沉积层之上的第七硅化层;覆盖于所述的第五N+掺杂区之上的第八硅化层;以及覆盖于所述的第二P+掺杂区之上的第九硅化层。
该源漏完全硅金属化的场效应晶体管的制造方法,还包括:
后段工艺,生成连接线及位于各所述连接线之间的介质层,所述连接线设置于所述的第一硅化层、第三硅化层、第五硅化层、第六硅化层、第八硅化层和第九硅化层之上。
该源漏完全硅金属化的场效应晶体管的制造方法中,设置于所述的第三硅化层之上的高压器件源极连接线仅连接所述浅槽底部及一个侧壁的第三硅化层。
该源漏完全硅金属化的场效应晶体管的制造方法中,设置于所述的第三硅化层之上的高压器件源极连接线仅连接所述浅槽底部的第三硅化层。
采用了该发明的源漏完全硅金属化的场效应晶体管,其高压器件源极侧N+掺杂区的大小由制程中所采用的第二侧墙层的大小决定,因此,其Lnp可足够小且尺寸均匀,同时,源极侧也可被硅金属化,电阻更小,且本发明的源漏完全硅金属化的场效应晶体管的制造方法可通过采用标准制程实现,制造过程简便,应用范围十分广泛。
附图说明
图1为现有技术中源漏硅金属化场效应晶体管的结构示意图。
图2为本发明的源漏完全硅金属化的场效应晶体管的制造方法步骤一示意图。
图3为本发明的源漏完全硅金属化的场效应晶体管的制造方法步骤二示意图。
图4为本发明的源漏完全硅金属化的场效应晶体管的制造方法步骤三示意图。
图5为本发明的源漏完全硅金属化的场效应晶体管的制造方法步骤四示意图。
图6为本发明的源漏完全硅金属化的场效应晶体管的制造方法步骤五示意图。
图7为本发明的源漏完全硅金属化的场效应晶体管的制造方法步骤六示意图。
图8为本发明的源漏完全硅金属化的场效应晶体管的结构示意图。
图9为本发明的源漏完全硅金属化的场效应晶体管的一种可替代的方案。
图10为本发明的源漏完全硅金属化的场效应晶体管的另一种可替代的方案。
具体实施方式
为了能够更清楚地理解本发明的技术内容,特举以下实施例详细说明。
附图中“N”或“P”为掺杂类型,紧接掺杂类型之后的“-”或“+”表示相对掺杂浓度。例如“N+”表示掺杂浓度高于“N”掺杂区的掺杂浓度,相应的“N-”表示掺杂浓度低于“N”掺杂区的掺杂浓度。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如,两个不同的“N+”掺杂区域可以具有相同或者不同的掺杂浓度。
请参阅图8所示,为本发明的源漏完全硅金属化的场效应晶体管的结构示意图。
在一种实施方式中,该源漏完全硅金属化的场效应晶体管800,包括:
衬底201;
浅沟槽隔离205,包括:位于所述衬底201顶部两侧及中间的浅沟槽隔离205,该中间的浅沟槽隔离将器件分为图中左侧的高压器件HV-MOS和右侧的低压器件LV-MOS,还包括:位于所述低压器件顶部的低压侧浅沟槽隔离;
N型漂移漏极区域202,设置于所述高压器件的衬底201顶部;
P阱203,设置于所述低压器件的衬底201顶部;
P-体区204,设置于所述的N型漂移漏极区域202的顶部,所述P-体区204的顶部设置有浅槽;
N+掺杂区,包括位于所述N型漂移漏极区域顶部两侧的第一N+掺杂区401及第二N+掺杂区402,位于所述P-体区204顶部的浅槽两侧的第三N+掺杂区501、503,以及位于所述P阱203顶部的第四N+掺杂区209及第五N+掺杂区210;所述第一N+掺杂区401及第二N+掺杂区402为所述高压器件的漏极,所述第四N+掺杂区209及第五N+掺杂区210为所述低压器件的漏极和源极;
P+掺杂区,包括位于所述的浅槽底部的第一P+掺杂区502,以及位于所述P阱203顶部的第二P+掺杂区211;所述第一P+掺杂区502与所述第三N+掺杂区501、503为所述高压器件的源极;所述第二P+掺杂区211为所述低压器件的P阱引出端;
栅极氧化层,包括覆盖于所述P-体区204的部分区域及所述N型漂移漏极区域202的部分区域之上的第一栅极氧化层215a和第二栅极氧化层215b,以及覆盖于所述P阱203之上的第三栅极氧化层215c;
多晶硅沉积层,包括覆盖于所述第一栅极氧化层215a之上的第一多晶硅沉积层212和覆盖于所述第二栅极氧化层215b之上的第二多晶硅沉积层213,所述第一多晶硅沉积层212及第二多晶硅沉积层213为所述高压器件的栅极;还包括覆盖于所述第三栅极氧化层215c之上的第三多晶硅沉积层214,为所述低压器件的栅极;
硅化层,包括:覆盖于所述第一N+掺杂区401之上的第一硅化层701a;覆盖于所述的第一多晶硅沉积层212之上的第二硅化层701b;覆盖于所述的第三N+掺杂区501、503和第一P+掺杂区502之上的第三硅化层701c;覆盖于第二多晶硅沉积层213所述的之上的第四硅化层701d;覆盖于所述的第二N+掺杂区402之上的第五硅化层701e;覆盖于所述的第四N+掺杂区209之上的第六硅化层701f;覆盖于所述的第三多晶硅沉积层214之上的第七硅化层701g;覆盖于所述的第五N+掺杂区210之上的第八硅化层701h;以及覆盖于所述的第二P+掺杂区211之上的第九硅化层701i;
第一侧墙层,包括设置于第一多晶硅沉积层212两侧的第一侧墙层216a、216b,设置于第二多晶硅沉积层213两侧的第一侧墙层216c、216d及设置于第三多晶硅沉积层214两侧的第一侧墙层216e、216f;
第二侧墙层301a、301d,包括设置于所述的第一多晶硅沉积层212和第二多晶硅沉积层213远离所述的浅槽的第一侧墙层216a、216d的外侧,即图8所示器件800中,设置于第一多晶硅沉积层212左侧的第一侧墙层216a的外侧的第二侧墙层301a,以及设置于第二多晶硅沉积层213右侧的第一侧墙层216d的外侧的第二侧墙层301d;
轻掺杂区,设置于所述的第一侧墙层216a、216b、216c、216d、216e、216f及所述的第二侧墙层之下301a、301d,包括:位于所述第一N+掺杂区401与N型漂移漏极区域202之间的第一轻掺杂区281a;位于所述第三N+掺杂区501、503两侧与P-体区204之间的第二轻掺杂区281b和第三轻掺杂区281c,位于所述的第二N+掺杂区402与所述的N型漂移漏极区域202之间的第四轻掺杂区281d;位于所述的第四N+掺杂区209与所述P阱之间的第五轻掺杂区281e;以及位于所述的第五N+掺杂区210与所述P阱之间的第六轻掺杂区281f。
另外,该源漏完全硅金属化的场效应晶体管800还包括:
连接线,包括设置于第一硅化层701a之上的连接线802a、设置于第三硅化层701c之上的连接线802b、设置于第五硅化层701e之上的连接线802c、设置于第六硅化层701f之上的连接线802d、设置于第八硅化层701h之上的连接线802e和设置于第九硅化层701i之上的连接线802f;
介质层801,设置于各所述连接线之间。
以下,以器件800为例,结合图2至图8,说明本发明的源漏完全硅金属化的场效应晶体管的制造方法。该方法包括以下步骤:
如图2所示,在衬底201顶部的两侧及中间形成浅沟槽隔离205,位于中间的浅沟槽隔离205将器件分为图2中左侧的高压器件和右侧的低压器件,并在所述低压器件顶部形成低压侧浅沟槽隔离;
在所述高压器件的衬底201顶部形成N型漂移漏极区域202;在所述低压器件的衬底201顶部形成P阱203;
在所述的P-体区204的部分区域及所述N型漂移漏极区域202的部分区域之上形成第一栅极氧化层215a和第二栅极氧化层215b,并在所述P阱之上形成第三栅极氧化层215c;
在所述第一栅极氧化层215a之上形成第一多晶硅沉积层212,在所述第二栅极氧化层215b之上形成第二多晶硅沉积层213,所述第一多晶硅沉积层212和第二多晶硅沉积层213作为所述高压器件的栅极;并在所述第三栅极氧化层215c之上形成第三多晶硅沉积层214,作为所述低压器件的栅极;
在所述的多晶硅沉积层212、213、214两侧形成轻掺杂区,包括:位于所述浅沟槽隔离205与所述N型漂移漏极区域202之间的第一轻掺杂区218a和第四轻掺杂区218d;位于所述第三N+掺杂区207两侧与P-体区204之间的第二轻掺杂区218b和第三轻掺杂区218c,位于所述的第四N+掺杂区209与所述P阱203之间的第五轻掺杂区218e;以及位于所述的第五N+掺杂区210与所述P阱203之间的第六轻掺杂区218f;
在所述的N型漂移漏极区域202的顶部形成P-体区204;
在所述第一多晶硅沉积层212的两侧形成第一侧墙层216a、216b,在第二多晶硅沉积层213的两侧形成第一侧墙层216c、216d,并在第三多晶硅沉积层214的两侧形成第一侧墙层216e、216f;
在所述P-体区204顶部形成第三N+掺杂区207;
在所述P阱203顶部形成的第四N+掺杂区209及第五N+掺杂区210,作为所述低压器件的漏极和源极;
在所述P阱203顶部形成第二P+掺杂区211,作为所述低压器件的P阱引出端,由此形成器件200。
如图3所示,在所述第一侧墙层外侧形成第二侧墙层,包括:设置于第一多晶硅沉积层212两侧的第一侧墙层216a、216b的外侧的第二侧墙层301a、301b,设置于第二多晶硅沉积层213两侧的第一侧墙层216c、216d的外侧的第二侧墙层301c、301d,以及设置于第三多晶硅沉积层214两侧的第一侧墙层216e、216f的外侧的第二侧墙层301e、301f,由此形成器件300。
如图4所示,在所述低压器件上设置光刻胶掩膜402,并在所述N型漂移漏极区域202顶部两侧形成第一N+掺杂区401及第二N+掺杂区402,作为所述高压器件的漏极,由此形成器件400。
如图5所示,在除所述第三N+掺杂区以外的器件上设置光刻胶掩膜504a、504b,在所述的第三N+掺杂区207中间进行刻蚀形成浅槽,将第三N+掺杂区分为左右两个部分501、503并在所述浅槽底部注入形成第一P+掺杂区502,该第一P+掺杂区502与所述第三N+掺杂区501、503为所述高压器件的源极,形成器件500。由此可见,高压器件源极N+掺杂区(第三N+掺杂区501、503)由其上的第二侧墙层301b、301c的大小决定,可以使源极N+掺杂区足够小,从而保证Lnp小而尺寸均匀。
如图6所示,去除低压器件上及高压器件源极区域上的光刻胶掩膜,保留高压器件其它区域上的光刻胶掩膜601a、601b。去除位于所述浅槽两侧及低压器件上的第二侧墙层,即去除图3、4、5中所示的第二侧墙层301b、301c、301e、301f,保留设置于第一多晶硅沉积层212左侧的第一侧墙层216a的外侧的第二侧墙层301a,以及设置于第二多晶硅沉积层213右侧的第一侧墙层216d的外侧的第二侧墙层301d,形成器件600。而后去除所有光刻胶掩膜。
如图7所示,生成硅化层,包括:覆盖于所述第一N+掺杂区401之上的第一硅化层701a;覆盖于所述的第一多晶硅沉积层212之上的第二硅化层701b;覆盖于所述的第三N+掺杂区501、503和第一P+掺杂区502之上的第三硅化层701c;覆盖于第二多晶硅沉积层213所述的之上的第四硅化层701d;覆盖于所述的第二N+掺杂区402之上的第五硅化层701e;覆盖于所述的第四N+掺杂区209之上的第六硅化层701f;覆盖于所述的第三多晶硅沉积层214之上的第七硅化层701g;覆盖于所述的第五N+掺杂区210之上的第八硅化层701h;以及覆盖于所述的第二P+掺杂区211之上的第九硅化层701i,由此形成器件700。高压器件源极侧501、502、503被贵金属化,可使电阻更小。
如图8所示,利用后段工艺,生成连接线及位于各所述连接线之间的介质层801,所述连接线包括设置于第一硅化层701a之上的连接线802a、设置于第三硅化层701c之上的连接线802b、设置于第五硅化层701e之上的连接线802c、设置于第六硅化层701f之上的连接线802d、设置于第八硅化层701h之上的连接线802e和设置于第九硅化层701i之上的连接线802f。
利用上述工艺生产的源漏完全硅金属化的场效应晶体管,其高压器件源极侧N+掺杂区的大小由源极侧所采用的第二侧墙层的大小决定,因此,其Lnp可足够小且尺寸均匀,同时,源极侧也可被硅金属化,保证电阻更小。
另外,本发明的源漏完全硅金属化的场效应晶体管也可以采用以下可替代的技术方案。
如图9所述为本发明的一种可替代的方案。器件900中,设置于所述的第三硅化层701c之上的高压器件源极连接线901仅连接所述浅槽底部及一个侧壁的第三硅化层701c。因为在本发明中,源极侧完全硅金属化,因此即便发生连接掩模覆盖移位也不会导致高压器件中左右器件与源极侧短接。
如图10所述为本发明的另一种可替代的方案。器件1000中,设置于所述的第三硅化层701c之上的高压器件源极连接线901b仅连接所述浅槽底部的第三硅化层701c。本发明既适用于成熟的工艺节点,也可适用于改进的流程节点。对于改进的工艺节点,连接线的接触尺寸通常非常小。因此在本发明中,如果接触尺寸小于P-体拾取(第一P+掺杂区502)的尺寸,该器件仍可工作。
采用了该发明的源漏完全硅金属化的场效应晶体管,其高压器件源极侧N+掺杂区的大小由制程中所采用的第二侧墙层的大小决定,因此,其Lnp可足够小且尺寸均匀,同时,源极侧也可被硅金属化,电阻更小,且本发明的源漏完全硅金属化的场效应晶体管的制造方法可通过采用标准制程实现,制造过程简便,应用范围十分广泛。
在此说明书中,本发明已参照其特定的实施例作了描述。但是,很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此,说明书和附图应被认为是说明性的而非限制性的。

Claims (8)

1.一种源漏完全硅金属化的场效应晶体管,其特征在于,包括:
衬底;
浅沟槽隔离,包括:位于所述衬底顶部两侧及中间的浅沟槽隔离,该中间的浅沟槽隔离将器件分为高压器件和低压器件,还包括:位于所述低压器件顶部的低压侧浅沟槽隔离;
N型漂移漏极区域,设置于所述高压器件的衬底顶部;
P阱,设置于所述低压器件的衬底顶部;
P-体区,设置于所述的N型漂移漏极区域的顶部,所述P-体区的顶部设置有浅槽;
N+掺杂区,包括位于所述N型漂移漏极区域顶部两侧的第一N+掺杂区及第二N+掺杂区,位于所述P-体区顶部的浅槽两侧的第三N+掺杂区,以及位于所述P阱顶部的第四N+掺杂区及第五N+掺杂区;所述第一N+掺杂区及第二N+掺杂区为所述高压器件的漏极,所述第四N+掺杂区及第五N+掺杂区为所述低压器件的漏极和源极;
P+掺杂区,包括位于所述的浅槽底部的第一P+掺杂区,以及位于所述P阱顶部的第二P+掺杂区;所述第一P+掺杂区与所述第三N+掺杂区为所述高压器件的源极;所述第二P+掺杂区为所述低压器件的P阱引出端;
栅极氧化层,包括覆盖于所述P-体区的部分区域及所述N型漂移漏极区域的部分区域之上的第一栅极氧化层和第二栅极氧化层,以及覆盖于所述P阱之上的第三栅极氧化层;
多晶硅沉积层,包括覆盖于所述第一栅极氧化层之上的第一多晶硅沉积层和覆盖于所述第二栅极氧化层之上的第二多晶硅沉积层,所述第一多晶硅沉积层及第二多晶硅沉积层为所述高压器件的栅极;还包括覆盖于所述第三栅极氧化层之上的第三多晶硅沉积层,为所述低压器件的栅极;
硅化层,包括:覆盖于所述第一N+掺杂区之上的第一硅化层;覆盖于所述的第一多晶硅沉积层之上的第二硅化层;覆盖于所述的第三N+掺杂区和第一P+掺杂区之上的第三硅化层;覆盖于第二多晶硅沉积层所述的之上的第四硅化层;覆盖于所述的第二N+掺杂区之上的第五硅化层;覆盖于所述的第四N+掺杂区之上的第六硅化层;覆盖于所述的第三多晶硅沉积层之上的第七硅化层;覆盖于所述的第五N+掺杂区之上的第八硅化层;以及覆盖于所述的第二P+掺杂区之上的第九硅化层;
第一侧墙层,设置于所述的第一多晶硅沉积层、第二多晶硅沉积层及第三多晶硅沉积层的两侧;
第二侧墙层,设置于所述的第一多晶硅沉积层和第二多晶硅沉积层远离所述的浅槽的第一侧墙层的外侧;
轻掺杂区,设置于所述的第一侧墙层及所述的第二侧墙层之下,包括:位于所述第一N+掺杂区与N型漂移漏极区域之间的第一轻掺杂区;位于所述第三N+掺杂区两侧与P-体区之间的第二轻掺杂区和第三轻掺杂区,位于所述的第二N+掺杂区与所述的N型漂移漏极区域之间的第四轻掺杂区;位于所述的第四N+掺杂区与所述P阱之间的第五轻掺杂区;以及位于所述的第五N+掺杂区与所述P阱之间的第六轻掺杂区。
2.根据权利要求1所述的源漏完全硅金属化的场效应晶体管,其特征在于,还包括:
连接线,设置于所述的第一硅化层、第三硅化层、第五硅化层、第六硅化层、第八硅化层和第九硅化层之上;
介质层,设置于各所述连接线之间。
3.根据权利要求2所述的源漏完全硅金属化的场效应晶体管,其特征在于,设置于所述的第三硅化层之上的高压器件源极连接线仅连接所述浅槽底部及一个侧壁的第三硅化层。
4.根据权利要求2所述的源漏完全硅金属化的场效应晶体管,其特征在于,设置于所述的第三硅化层之上的高压器件源极连接线仅连接所述浅槽底部的第三硅化层。
5.一种源漏完全硅金属化的场效应晶体管的制造方法,其特征在于,包括:
在衬底顶部的两侧及中间形成浅沟槽隔离,中间的浅沟槽隔离将器件分为高压器件和低压器件,并在所述低压器件顶部形成低压侧浅沟槽隔离;
在所述高压器件的衬底顶部形成N型漂移漏极区域;在所述低压器件的衬底顶部形成P阱;
在所述的N型漂移漏极区域的顶部形成P-体区;
在所述P-体区顶部形成第三N+掺杂区;
在所述P阱顶部形成的第四N+掺杂区及第五N+掺杂区,作为所述低压器件的漏极和源极;
在所述的N型漂移漏极区域的部分区域之上形成第一栅极氧化层和第二栅极氧化层,并在所述P阱之上形成第三栅极氧化层;
在所述第一栅极氧化层之上形成第一多晶硅沉积层,在所述第二栅极氧化层之上形成第二多晶硅沉积层,所述第一多晶硅沉积层和第二多晶硅沉积层作为所述高压器件的栅极;并在所述第三栅极氧化层之上形成第三多晶硅沉积层,作为所述低压器件的栅极;
在所述的多晶硅沉积层两侧形成轻掺杂区,包括:位于所述浅沟槽隔离与所述N型漂移漏极区域之间的第一轻掺杂区和第四轻掺杂区;位于所述第三N+掺杂区两侧与P-体区之间的第二轻掺杂区和第三轻掺杂区,位于所述的第四N+掺杂区与所述P阱之间的第五轻掺杂区;以及位于所述的第五N+掺杂区与所述P阱之间的第六轻掺杂区;
在所述第一多晶硅沉积层、第二多晶硅沉积层及第三多晶硅沉积层的两侧形成第一侧墙层;
在所述P阱顶部形成第二P+掺杂区,作为所述低压器件的P阱引出端;
在所述第一侧墙层外侧形成第二侧墙层;
在所述低压器件上设置光刻胶,并在所述N型漂移漏极区域顶部两侧形成第一N+掺杂区及第二N+掺杂区,作为所述高压器件的漏极;
在除所述第三N+掺杂区以外的所述高压器件上设置光刻胶,在所述的第三N+掺杂区中间进行刻蚀形成浅槽,并在所述浅槽底部注入形成第一P+掺杂区,该第一P+掺杂区与所述第三N+掺杂区为所述高压器件的源极;
去除位于所述浅槽两侧及低压器件上的第二侧墙层,去除所述光刻胶;
生成硅化层,包括:覆盖于所述第一N+掺杂区之上的第一硅化层;覆盖于所述的第一多晶硅沉积层之上的第二硅化层;覆盖于所述的第三N+掺杂区和第一P+掺杂区之上的第三硅化层;覆盖于第二多晶硅沉积层所述的之上的第四硅化层;覆盖于所述的第二N+掺杂区之上的第五硅化层;覆盖于所述的第四N+掺杂区之上的第六硅化层;覆盖于所述的第三多晶硅沉积层之上的第七硅化层;覆盖于所述的第五N+掺杂区之上的第八硅化层;以及覆盖于所述的第二P+掺杂区之上的第九硅化层。
6.根据权利要求5所述的源漏完全硅金属化的场效应晶体管的制造方法,其特征在于,还包括:
后段工艺,生成连接线及位于各所述连接线之间的介质层,所述连接线设置于所述的第一硅化层、第三硅化层、第五硅化层、第六硅化层、第八硅化层和第九硅化层之上。
7.根据权利要求6所述的源漏完全硅金属化的场效应晶体管的制造方法,其特征在于,设置于所述的第三硅化层之上的高压器件源极连接线仅连接所述浅槽底部及一个侧壁的第三硅化层。
8.根据权利要求6所述的源漏完全硅金属化的场效应晶体管的制造方法,其特征在于,设置于所述的第三硅化层之上的高压器件源极连接线仅连接所述浅槽底部的第三硅化层。
CN202010174767.1A 2020-03-13 2020-03-13 源漏完全硅金属化的场效应晶体管及其制造方法 Active CN111293114B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010174767.1A CN111293114B (zh) 2020-03-13 2020-03-13 源漏完全硅金属化的场效应晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010174767.1A CN111293114B (zh) 2020-03-13 2020-03-13 源漏完全硅金属化的场效应晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN111293114A CN111293114A (zh) 2020-06-16
CN111293114B true CN111293114B (zh) 2022-07-01

Family

ID=71030237

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010174767.1A Active CN111293114B (zh) 2020-03-13 2020-03-13 源漏完全硅金属化的场效应晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN111293114B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1354522A (zh) * 2000-10-11 2002-06-19 株式会社东芝 半导体器件及其制造方法
CN101842902A (zh) * 2007-10-26 2010-09-22 HVVi半导体股份有限公司 半导体结构及其制造方法
CN101930945A (zh) * 2009-06-18 2010-12-29 上海华虹Nec电子有限公司 Bcd工艺中自对准沟道的dmos的制备方法
CN103594469A (zh) * 2012-08-17 2014-02-19 台湾积体电路制造股份有限公司 垂直功率mosfet晶体管及其形成方法
US20140131735A1 (en) * 2012-11-15 2014-05-15 Globalfoundries Inc. Source and drain doping using doped raised source and drain regions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1354522A (zh) * 2000-10-11 2002-06-19 株式会社东芝 半导体器件及其制造方法
CN101842902A (zh) * 2007-10-26 2010-09-22 HVVi半导体股份有限公司 半导体结构及其制造方法
CN101930945A (zh) * 2009-06-18 2010-12-29 上海华虹Nec电子有限公司 Bcd工艺中自对准沟道的dmos的制备方法
CN103594469A (zh) * 2012-08-17 2014-02-19 台湾积体电路制造股份有限公司 垂直功率mosfet晶体管及其形成方法
US20140131735A1 (en) * 2012-11-15 2014-05-15 Globalfoundries Inc. Source and drain doping using doped raised source and drain regions

Also Published As

Publication number Publication date
CN111293114A (zh) 2020-06-16

Similar Documents

Publication Publication Date Title
KR100491853B1 (ko) 반도체장치 및 그 제조방법
US6207484B1 (en) Method for fabricating BiCDMOS device and BiCDMOS device fabricated by the same
KR100731054B1 (ko) 전력용 반도체 소자 및 그의 제조방법
KR100368083B1 (ko) 수직 채널 전계 효과 트랜지스터 및 그 제조 방법
US20080001186A1 (en) Integrated filter structure having improved interchannel isolation and method of manufacture
US8338863B2 (en) Vertical heterojunction bipolar transistors with reduced base-collector junction capacitance
US6160288A (en) Vertical type misfet having improved pressure resistance
US5882966A (en) BiDMOS semiconductor device and method of fabricating the same
KR20110055459A (ko) 게이트로서 비대칭 스페이서를 갖는 ldmos 트랜지스터
CN104377244A (zh) 一种降低ldmos导通电阻的器件结构
CN111696984B (zh) 半导体器件及其制作方法
KR100233286B1 (ko) 반도체 장치 및 그 제조방법
CN111293114B (zh) 源漏完全硅金属化的场效应晶体管及其制造方法
US7466212B2 (en) Semiconductor filter structure and method of manufacture
CN110323138B (zh) 一种ldmos器件的制造方法
US20220352307A1 (en) Semiconductor device with air-void in spacer
JP2023036057A (ja) スタンダードセル構造
CN111199970B (zh) 用于静电防护的晶体管结构及其制造方法
KR100308072B1 (ko) 반도체소자의 제조방법
KR20040081048A (ko) 반도체 장치 및 그 제조 방법
JPH0251264A (ja) 接合電界効果トランジスタとキャパシタを形成する方法
CN117476645B (zh) 半导体器件及其制造方法、集成电路
US20050133831A1 (en) Body contact formation in partially depleted silicon on insulator device
CN109830527B (zh) 半导体结构及其制造方法与半导体器件
JP2023051826A (ja) スタンダードセル構造

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20211207

Address after: 201306 building C, No. 888, Huanhu West 2nd Road, Lingang New District, China (Shanghai) pilot Free Trade Zone, Pudong New Area, Shanghai

Applicant after: Lilaito semiconductor (Shanghai) Co.,Ltd.

Address before: 200052 No. 900, Changning District, Shanghai, West Yan'an Road

Applicant before: Wu Jian

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220524

Address after: 201206 unit 102, floor 9-12, No.3, Lane 5005, Shenjiang Road, China (Shanghai) pilot Free Trade Zone, Pudong New Area, Shanghai

Applicant after: SHANGHAI BRIGHT POWER SEMICONDUCTOR Co.,Ltd.

Address before: 201306 building C, No. 888, Huanhu West 2nd Road, Lingang New District, China (Shanghai) pilot Free Trade Zone, Pudong New Area, Shanghai

Applicant before: Lilaito semiconductor (Shanghai) Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: Source-drain fully silicon metallized field effect transistor and its manufacturing method

Effective date of registration: 20220829

Granted publication date: 20220701

Pledgee: CITIC Bank Limited by Share Ltd. Shanghai branch

Pledgor: SHANGHAI BRIGHT POWER SEMICONDUCTOR Co.,Ltd.

Registration number: Y2022310000210

PE01 Entry into force of the registration of the contract for pledge of patent right