CN101930945A - Bcd工艺中自对准沟道的dmos的制备方法 - Google Patents

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Abstract

本发明公开了一种BCD工艺中自对准沟道的DMOS的制备方法,其采用先光刻刻蚀完成低压区的工艺,接着淀积氧化沉淀层,而后光刻刻蚀完成高压区的工艺,离子注入形成第一注入区和第二注入区,从而避免面内产生的光刻胶涂布不均一性的问题。

Description

BCD工艺中自对准沟道的DMOS的制备方法
技术领域
本发明涉及一种BCD工艺中自对准沟道的DMOS的制备方法。
背景技术
BCD(Bipolar CMOS)工艺通常为集成有高压器件、低压器件和双极性晶体管这三种器件的制备。目前的BCD工艺中,对于自对准沟道SAC(selfalignment channel)DMOS(字母D形MOS管)的制作工艺,一直是采用先进行高压器件的注入,后进行低压器件的注入。其制作工艺流程为(见图1):
1)在多晶硅淀积完成后,利用光刻工艺定义出高压区(高压器件区域)的第一注入区位置(见图1a,图中STI区为浅沟槽隔离区域);
2)刻蚀第一注入区位置处的多晶硅至硅衬底表面,而后离子注入形成第一次注入区(见图1b);
3)去除光刻胶,后利用光刻工艺定义出高压区的第二注入区位置(见图1c);
4)刻蚀第二注入区位置处的多晶硅至硅衬底表面,而后离子注入形成第二次注入区(见图1d);
5)去除光刻胶,后利用光刻工艺定义出低压区(低压器件区域)源漏注入区的位置(即第三注入区,见图1e);
6)刻蚀第三注入区位置处的多晶硅至硅衬底表面,而后去除光刻胶(见图1f);
7)重新利用光刻工艺定义出低压区源漏注入区的位置(见图1g);
8)进行低压区的源漏离子注入,形成源区和漏区(见图1h);
上述工艺流程的缺点在于:由于高压区的CD(critical dimension,工艺中所要达到的最小尺寸)与低压区的CD相比大很多,因此做完高压区的工艺之后,再做低压区的光刻胶涂布和光刻,会产生面内的不均一性(因为光刻胶在大片的空旷区域和密集的线宽区域,实际的光刻胶厚度不同)。
发明内容
本发明要解决的技术问题是BCD工艺中自对准沟道的DMOS的制备方法,其能避免面内产生光刻胶涂布不均一性的问题。
为解决上述技术问题,本发明的BCD工艺中自对准沟道的DMOS的制备方法,包括如下步骤:
1)在多晶硅淀积完成之后,利用光刻工艺定义出低压区的源漏注入区的位置;
2)刻蚀位于所述源漏注入区的位置处的多晶硅至硅衬底表面,之后去除光刻胶;
3)在上述整个结构表面淀积氧化衬垫层;
4)利用光刻工艺定义出高压区的第一注入区的位置;
5)刻蚀第一注入区的位置处的多晶硅至硅衬底表面,之后进行离子注入形成第一注入区;
6)去除剩余的光刻胶,再次利用光刻工艺定义出高压区的第二注入区的位置;
7)刻蚀第二注入区位置处的多晶硅至硅衬底表面,而后离子注入形成第二注入区;
8)去除剩余的光刻胶,再次利用光刻工艺定义出低压区的源漏注入区的位置;
9)进行低压区的源漏离子注入,形成源区和漏区。
利用本发明的制备方法,先制备低压器件区域的,并采用氧化衬垫层以防止注入损伤衬底,后制备高压器件,这样因为低压器件的线宽小,间隙小,而高压器件的线宽大,间隙大,最终使光刻胶涂布的均一性得到改善。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1为与现有工艺中实施步骤相应的截面结构示意图;
图2为本发明的制备方法流程示意图;
图3为与本发明的制备方法相应的截面结构示意图。
具体实施方式
本发明的BCD工艺中自对准沟道的DMOS的制备方法,包括如下步骤(见图2):
1)在多晶硅淀积完成之后,利用光刻工艺(涂光刻胶,而后采用光刻掩膜版进行光刻,之后显影即形成光刻胶图形)定义出低压区的源漏注入区的位置,使光刻后位于源漏注入区的多晶硅暴露出来,而其它位置被光刻胶所覆盖(见图3a);
2)刻蚀位于源漏注入区的位置处(也即图3i中所示的第三注入区的位置)的多晶硅至硅衬底表面,之后去除剩余的光刻胶(见图3b);
3)在上述整个结构表面淀积氧化衬垫层,使多晶硅上及暴露出的硅衬底表面均为氧化层所覆盖(见图3c),氧化衬垫层的淀积可采用化学气相淀积(CVD)工艺,厚度范围为:1埃-10000埃;
4)再次利用光刻工艺定义出高压区的第一注入区(一般为P型DMOS的源漏区)的位置(见图3d);
5)刻蚀第一注入区的位置处的多晶硅至硅衬底表面,之后进行离子注入形成第一注入区(见图3e);
6)去除剩余的光刻胶,再次利用光刻工艺定义出高压区的第二注入区(一般为N型DMOS的源漏区)的位置(见图3f);
7)刻蚀第二注入区位置处的多晶硅至硅衬底表面,而后离子注入形成第二注入区(见图3g);
8)去除剩余的光刻胶,再次利用光刻工艺定义出低压区的源漏注入区的位置(见图3h);
9)进行低压区的源漏离子注入,形成源区和漏区,即为图3i中所述的第三注入区。最后去除光刻胶和氧化衬垫层。

Claims (2)

1.一种BCD工艺中自对准沟道的DMOS的制备方法,其特征在于,包括如下步骤:
1)在多晶硅淀积完成之后,利用光刻工艺定义出低压区的源漏注入区的位置;
2)刻蚀位于所述源漏注入区的位置处的多晶硅至硅衬底表面,之后去除光刻胶;
3)在上述整个结构表面淀积氧化衬垫层;
4)利用光刻工艺定义出高压区的第一注入区的位置;
5)刻蚀第一注入区的位置处的多晶硅至硅衬底表面,之后进行离子注入形成第一注入区;
6)去除剩余的光刻胶,再次利用光刻工艺定义出高压区的第二注入区的位置;
7)刻蚀第二注入区位置处的多晶硅至硅衬底表面,而后离子注入形成第二注入区;
8)去除剩余的光刻胶,再次利用光刻工艺定义出低压区的源漏注入区的位置;
9)进行低压区的源漏离子注入,形成源区和漏区。
2.按照权利要求1所述的制备方法,其特征在于:所述步骤三中氧化衬垫层的淀积方法为:化学气相淀积法,氧化衬垫层的厚度范围为:1埃-10000埃。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377131A (zh) * 2013-08-12 2015-02-25 无锡华润上华科技有限公司 一种高压器件的低压区的制备方法
CN111293114A (zh) * 2020-03-13 2020-06-16 吴健 源漏完全硅金属化的场效应晶体管及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157062A (en) * 1998-04-13 2000-12-05 Texas Instruments Incorporated Integrating dual supply voltage by removing the drain extender implant from the high voltage device
US20030001206A1 (en) * 2001-06-27 2003-01-02 Takaaki Negoro Semiconductor device and method for fabricating such device
CN1638088A (zh) * 2003-12-26 2005-07-13 恩益禧电子股份有限公司 半导体器件的制造方法
CN101226962A (zh) * 2008-02-22 2008-07-23 谭健 Hvmos及集成hvmos与cmos的半导体器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157062A (en) * 1998-04-13 2000-12-05 Texas Instruments Incorporated Integrating dual supply voltage by removing the drain extender implant from the high voltage device
US20030001206A1 (en) * 2001-06-27 2003-01-02 Takaaki Negoro Semiconductor device and method for fabricating such device
CN1638088A (zh) * 2003-12-26 2005-07-13 恩益禧电子股份有限公司 半导体器件的制造方法
CN101226962A (zh) * 2008-02-22 2008-07-23 谭健 Hvmos及集成hvmos与cmos的半导体器件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377131A (zh) * 2013-08-12 2015-02-25 无锡华润上华科技有限公司 一种高压器件的低压区的制备方法
CN104377131B (zh) * 2013-08-12 2017-04-12 无锡华润上华科技有限公司 一种高压器件的低压区的制备方法
CN111293114A (zh) * 2020-03-13 2020-06-16 吴健 源漏完全硅金属化的场效应晶体管及其制造方法
CN111293114B (zh) * 2020-03-13 2022-07-01 上海晶丰明源半导体股份有限公司 源漏完全硅金属化的场效应晶体管及其制造方法

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