TW202345306A - 積體電路封裝及其形成方法 - Google Patents

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吳俊毅
余振華
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例的一種封裝包括：封裝基底，包括具有溝渠的絕緣層；及封裝組件，接合至封裝基底。封裝組件包括：重佈線結構；光學晶粒，接合至重佈線結構，光學晶粒包括位於光學晶粒的側壁附近的邊緣耦合器；壩結構，在光學晶粒的側壁附近位於重佈線結構上；第一底部填充劑，位於光學晶粒與重佈線結構之間；包封體，包封光學晶粒；以及光學膠，與光學晶粒的側壁實體接觸。第一底部填充劑不沿著光學晶粒的側壁延伸。光學膠將壩結構與包封體分離。所述封裝更包括位於絕緣層與封裝組件之間的第二底部填充劑。第二底部填充劑部分地設置於溝渠中。

Description

積體電路封裝及其形成方法
由於各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度的不斷提高，半導體行業已經歷快速發展。在很大程度上，積體密度的提高源於最小特徵大小（minimum feature size）的迭代減小，此使得能夠將更多的組件整合至給定的面積中。隨著對日益縮小的電子元件的需求的增長，出現了對更小且更具創造性的半導體晶粒封裝技術的需要。
以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於……之下（beneath）」、「位於……下方（below）」、「下部的（lower）」、「位於……上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。
將針對特定上下文中的實施例來闡述實施例，即積體電路封裝及其形成方法。在本文呈現的各種實施例中，封裝包括安裝於封裝基底上的封裝組件。封裝組件可包括附接至重佈線結構或中介層的光學積體電路晶粒。光學積體電路晶粒可包括光學耦合器（例如邊緣耦合器）。可在封裝組件的邊緣附近在重佈線結構或中介層上形成壩結構（dam structure），使得壩位於光學積體電路晶粒的邊緣耦合器附近。所述壩防止在封裝組件與重佈線結構或中介層之間形成的底部填充劑沿著光學積體電路晶粒的側壁延伸，且防止屏蔽邊緣耦合器。可在壩之上形成光學膠層且光學膠層可覆蓋光學積體電路晶粒在邊緣耦合器附近的側壁。光學膠層防止對光學積體電路晶粒進行包封的包封體沿著光學積體電路晶粒的側壁延伸，且防止屏蔽邊緣耦合器。可在封裝組件的邊緣附近在封裝基底之上的阻焊層中形成阻焊溝渠（solder resist trench）。阻焊溝渠使得形成於封裝組件與封裝基底之間的底部填充劑能夠至少部分地填充阻焊溝渠，且防止底部填充劑沿著封裝組件的側壁延伸，且防止屏蔽光學積體電路晶粒的設置於封裝組件的側壁附近的邊緣耦合器。本文中呈現的各種實施例使得能夠對包括邊緣耦合器或光柵耦合器的光學積體電路晶粒進行整合，藉由邊緣耦合器達成具有超低功耗的高頻寬，達成共同封裝光學裝置（co-package optic）的廣泛整合，且不存在用於增加壩的額外成本。
圖1示出根據一些實施例的積體電路晶粒50的剖視圖。積體電路晶粒50將在隨後的處理中被封裝以形成積體電路封裝。每一積體電路晶粒50可為邏輯裝置（例如，應用專用積體電路（application-specific integrated circuit，ASIC）晶粒，中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、微控制器等）、記憶體裝置（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒等）、電源管理裝置（例如，電源管理積體電路（power management integrated circuit，PMIC）晶粒）、射頻（radio frequency，RF）裝置、感測器裝置、微機電系統（micro-electro-mechanical-system，MEMS）裝置、訊號處理裝置（例如，數位訊號處理（digital signal processing，DSP）晶粒）、前端裝置（例如，類比前端（analog front-end，AFE）晶粒）、類似晶粒或其組合（例如，系統晶片（system-on-chip，SoC）晶粒）。積體電路晶粒50可形成於晶圓中，所述晶圓可包括在隨後的步驟中被單體化以形成多個積體電路晶粒50的不同晶粒區。積體電路晶粒50包括半導體基底52、內連線結構54及導電連接件56。
半導體基底52可為經摻雜或未經摻雜的矽基底或者絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。半導體基底52可包含其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。亦可使用例如多層式基底（multi-layered substrate）或梯度基底（gradient substrate）等其他基底。半導體基底52具有主動表面或前側表面（例如，面朝上的表面）及非主動表面或背側表面（例如，面朝下的表面）。半導體基底52的主動表面處形成有裝置。裝置可為主動裝置（例如，電晶體、二極體等）及/或被動裝置（電容器、電阻器、電感器等）。非主動表面可不包括裝置。
半導體基底52的主動表面之上具有內連線結構54，且內連線結構54用於將半導體基底52的裝置電性連接以形成積體電路。內連線結構54可包括一或多個介電層及位於介電層中的相應金屬化層。用於介電層的可接受的介電材料包括低介電常數（low-k）介電材料，例如磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phospho-silicate glass，BPSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、或類似材料。用於介電層的可接受的介電材料更包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽或類似材料。亦可使用其他介電材料，例如聚合物（例如，聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）系聚合物或類似材料）。金屬化層可包括導通孔及/或導電線，以將半導體基底52的裝置內連。金屬化層可由導電材料（例如金屬（例如銅、鈷、鋁、金、其組合或類似材料））形成。內連線結構54可藉由鑲嵌製程（例如單鑲嵌製程（single damascene process）、雙鑲嵌製程（dual damascene process）或類似製程）形成。
在積體電路晶粒50的前側50F處形成有導電連接件56。導電連接件56可包括凸塊下金屬化結構（underbump metallization，UBM）56A及位於UBM 56A之上的焊料區56B。UBM 56A可為導電柱、接墊或類似結構。在一些實施例中，UBM 56A可藉由在內連線結構54之上形成晶種層來形成。晶種層可為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於鈦層之上的銅層。晶種層可使用例如物理氣相沉積（physical vapor deposition，PVD）或類似製程來形成。然後在晶種層上形成光阻並將所述光阻圖案化。光阻可藉由旋轉塗佈或類似方法形成，且可被暴露於光以進行圖案化。光阻的圖案對應於UBM 56A。圖案化形成穿過光阻以暴露出晶種層的開口。然後在光阻的開口中以及在晶種層的暴露部分上形成導電材料。導電材料可藉由鍍覆（例如電鍍或無電鍍覆或類似方法）形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁、鎳或類似金屬。然後，移除光阻及晶種層上並未形成導電材料的部分。光阻可藉由可接受的灰化或剝離製程（例如使用氧電漿或類似物）移除。一旦移除光阻，則例如藉由使用可接受的蝕刻製程移除晶種層的暴露部分。晶種層及導電材料的剩餘部分形成UBM 56A。
在一些實施例中，UBM 56A可包括三個導電材料層（例如鈦層、銅層及鎳層）。材料及層的其他佈置（例如鉻/鉻銅合金/銅/金的佈置、鈦/鈦鎢/銅的佈置或銅/鎳/金的佈置）可用於形成UBM 56A。可用於UBM 56A的任何合適的材料或材料層完全旨在包括於本申請案的範圍內。
焊料區56B可包含焊料材料且可藉由浸漬、印刷、鍍覆或類似方法形成於UBM 56A之上。焊料材料可包括：例如鉛系及無鉛焊料，例如用於鉛系焊料的Pb-Sn組分；包括InSb的無鉛焊料；錫、銀及銅（tin, silver, and copper，SAC）組分；以及具有共同熔點並在電氣應用中形成導電焊料連接的其他共晶材料。對於無鉛焊料，作為實例可使用不同組分的SAC焊料，例如SAC 105（Sn 98.5%，Ag 1.0%，Cu 0.5%）、SAC 305及SAC 405。無鉛焊料亦可更包括SnCu化合物而不使用銀（Ag）。無鉛焊料亦可包括錫及銀（Sn-Ag）而不使用銅。在一些實施例中，可執行回焊製程，在一些實施例中給予焊料區56B部分球形的形狀。在其他實施例中，焊料區56B可具有其他形狀（例如非球形形狀）。
在一些實施例中，焊料區56B可用於對積體電路晶粒50執行晶片探針（chip probe，CP）測試。舉例而言，焊料區可為用於將晶片探針附接至導電連接件56的焊料球、焊料凸塊或類似結構。可對積體電路晶粒50執行晶片探針測試，以確定積體電路晶粒50是否是已知良好晶粒（known good die，KGD）。因此，僅作為KGD的積體電路晶粒50經歷隨後的處理並被封裝，而沒有通過晶片探針測試的晶粒不被封裝。在一些實施例中，在測試之後，焊料區56B可在隨後的處理步驟中被移除。
圖2示出根據一些實施例的積體電路晶粒60的剖視圖。積體電路晶粒60是包括多個半導體基底52的堆疊裝置。舉例而言，積體電路晶粒60可為包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方體（hybrid memory cube，HMC）裝置、高頻寬記憶體（high bandwidth memory，HBM）裝置或類似裝置。在此種實施例中，積體電路晶粒60包括藉由基底穿孔（through-substrate via，TSV）（例如矽穿孔（未示出））進行內連的多個半導體基底52。半導體基底52中的每一者可（或者可不）具有單獨的內連線結構。
圖3示出根據一些實施例的積體電路晶粒70的剖視圖。積體電路晶粒70可為光學積體電路晶粒（例如光學引擎晶粒）。積體電路晶粒70可包括接合至光子積體電路（photonic integrated circuit，PIC）70B的電性積體電路（electrical integrated circuit，EIC）70A。EIC 70A可包括半導體基底52、位於半導體基底52的主動側上的主動電子裝置及/或被動電子裝置、以及位於半導體基底52的主動側上的內連線結構54。EIC 70A可以與上文參照圖1闡述的積體電路晶粒50相似的方式形成，且在本文中不再重複說明。PIC 70B可包括光學裝置，例如波導、調變器或類似裝置。PIC 70B亦可包括光學耦合器，例如邊緣耦合器72。在一些實施例中，邊緣耦合器72可包含介電材料（例如，氮化矽或類似材料），且可使用物理氣相沉積（PVD）、化學氣相沉積（chemical vapor deposition，CVD）或類似製程來形成。在其他實施例中，邊緣耦合器72可包括半導體層（例如矽層或類似層），且可由SOI基底形成。邊緣耦合器72可設置於PIC 70B內且位於積體電路晶粒70的側壁（或邊緣）70E附近。如下文更詳細闡述，邊緣耦合器72提供積體電路晶粒70與耦合至積體電路晶粒70的光纖之間的光學耦合。
積體電路晶粒70可形成於晶圓中，所述晶圓可包括在隨後的步驟中被單體化以形成多個積體電路晶粒70的不同晶粒區。在一些實施例中，可藉由將EIC晶圓（包括多個EIC 70A）混合（hybrid）接合至PIC晶圓（包括多個PIC 70B）來形成晶圓。
圖4至圖7、圖8A、圖8B、圖9、圖10、圖11A及圖11B示出根據一些實施例的製造封裝組件400的中間階段的俯視圖及剖視圖。圖4至圖7、圖8A、圖8B、圖9、圖10及圖11A示出剖視圖，且圖11B示出俯視圖。具體而言，圖4至圖7、圖8A、圖8B、圖9及圖10示出根據一些實施例的晶圓級封裝組件200的形成。在一些實施例中，晶圓級封裝組件200包括與晶粒級封裝組件（例如封裝組件400）對應的多個晶粒級區（例如區200A）。對晶圓級封裝組件200的所述多個晶粒級區進行單體化以形成各別晶粒級封裝組件400，如下文圖11A及圖11B中所述。
在圖4中，提供或形成載體晶圓100。載體晶圓100用作用於下述封裝製程的平台或支撐件。在一些實施例中，載體晶圓100包含半導體材料（例如矽或類似材料）、介電材料（例如玻璃、陶瓷材料、石英或類似材料）、其組合或類似材料。
在一些實施例中，在載體晶圓100上形成導通孔102。導通孔102亦可被稱為貫穿孔、模塑穿孔（through molding via）或包封體穿孔（through encapsulant via）。作為形成導通孔102的實例，在載體晶圓100之上形成晶種層（未示出）。在一些實施例中，晶種層是金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在具體實施例中，晶種層包括鈦層及位於鈦層之上的銅層。晶種層可使用例如PVD或類似製程來形成。在晶種層上形成光阻並將所述光阻圖案化。光阻可藉由旋轉塗佈或類似方法形成，且可被暴露於光以進行圖案化。光阻的圖案對應於導通孔。圖案化形成穿過光阻以暴露出晶種層的開口。在光阻的開口中以及在晶種層的暴露部分上形成導電材料。導電材料可藉由鍍覆（例如電鍍或無電鍍覆或類似方法）形成。導電材料可包括金屬，類似於銅、鈦、鎢、鋁或類似金屬。移除光阻及晶種層上並未形成導電材料的部分。光阻可藉由可接受的灰化或剝離製程（例如使用氧電漿或類似物）移除。一旦移除光阻，則例如藉由使用可接受的蝕刻製程（例如藉由濕式蝕刻或乾式蝕刻）移除晶種層的暴露部分。晶種層及導電材料的剩餘部分形成導通孔102。
在一些實施例中，將積體電路晶粒104附接至載體晶圓。積體電路晶粒104可為嵌入式局部內連（embedded local interconnect，eLSI）晶粒。積體電路晶粒104可具有與上面參照圖1闡述的積體電路晶粒50相似的結構，且在本文中不再重複說明。在一些實施例中，積體電路晶粒104包括被動電子裝置且不包括主動電子裝置。在一些實施例中，積體電路晶粒104包括主動電子裝置及被動電子裝置二者。
在一些實施例中，將積體電路晶粒104的背側104B附接至載體晶圓100，使得積體電路晶粒104的前側104F（例如其上形成有電子裝置及導電內連線的側）背對載體晶圓100。在一些實施例中，使用黏合劑106將積體電路晶粒104附接至載體晶圓100。黏合劑106可為任何合適的黏合劑、環氧樹脂、晶粒附接膜（die attach film，DAF）或類似物。黏合劑106可施加至積體電路晶粒104的背側104B，或者可施加在載體晶圓100的表面之上。
在圖5中，在積體電路晶粒104及導通孔102上以及積體電路晶粒104及導通孔102周圍形成包封體108。在形成之後，包封體108對積體電路晶粒104及導通孔102進行包封。包封體108可為模塑化合物、環氧樹脂或類似物。包封體108可藉由壓縮模塑、傳遞模塑或類似方法來施加且形成於載體晶圓100之上，使得積體電路晶粒104及導通孔102被包埋或覆蓋。可以液體或半液體形式施加包封體108且隨後使包封體108固化。可對包封體108進行減薄以暴露出積體電路晶粒104。減薄製程可為研磨製程、化學機械拋光（chemical mechanical polishing，CMP）、回蝕、其組合或類似製程。在減薄製程之後，積體電路晶粒104的前側104F的表面、導通孔102的頂表面及包封體108的頂表面共面（在製程變化內），使得它們彼此齊平。執行減薄直至已移除所期望的量的積體電路晶粒104、包封體108及/或導通孔102。
在圖6中，在積體電路晶粒104、包封體108及導通孔102之上形成重佈線結構110。在所示的實施例中，重佈線結構110包括金屬化圖案112及116（有時被稱為重佈線層或重佈線線）以及絕緣層114及118。
可在積體電路晶粒104、包封體108及導通孔102上形成金屬化圖案112。作為形成金屬化圖案112的實例，在積體電路晶粒104、包封體108及導通孔102之上形成晶種層。在一些實施例中，晶種層是金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於鈦層之上的銅層。晶種層可使用例如PVD或類似製程來形成。然後在晶種層上形成光阻（未示出）並將所述光阻圖案化。光阻可藉由旋轉塗佈或類似方法形成，且可被暴露於光以進行圖案化。光阻的圖案對應於金屬化圖案112。圖案化形成穿過光阻以暴露出晶種層的開口。在光阻的開口中以及在晶種層的暴露部分上形成導電材料。導電材料可藉由鍍覆（例如電鍍或無電鍍覆或類似方法）形成。導電材料可包括金屬，類似於銅、鈦、鎢、鋁或類似金屬。然後，移除光阻及晶種層上並未形成導電材料的部分。光阻可藉由可接受的灰化或剝離製程（例如使用氧電漿或類似物）移除。一旦移除光阻，則例如藉由使用可接受的蝕刻製程（例如藉由濕式蝕刻或乾式蝕刻）移除晶種層的暴露部分。晶種層及導電材料的剩餘部分形成金屬化圖案112。
可在金屬化圖案112上形成絕緣層114。在一些實施例中，絕緣層114由聚合物形成，所述聚合物可為可使用微影罩幕進行圖案化的光敏材料（例如PBO、聚醯亞胺、BCB或類似材料）。在其他實施例中，絕緣層114由氮化物（例如氮化矽）、氧化物（例如氧化矽、PSG、BSG、BPSG）或類似材料形成。絕緣層114可藉由旋轉塗佈、積層、CVD、類似製程或其組合來形成。然後可對絕緣層114進行圖案化以形成暴露出金屬化圖案112的部分的開口。可藉由可接受的製程來執行圖案化，例如當絕緣層114是光敏材料時藉由將絕緣層114暴露於光或者藉由使用例如非等向性蝕刻進行蝕刻來執行圖案化。若絕緣層114是光敏材料，則絕緣層114可在曝光後顯影。
然後形成金屬化圖案116。金屬化圖案116包括導電元件，所述導電元件沿著絕緣層114的主表面延伸且延伸穿過絕緣層114以實體耦合且電性耦合至金屬化圖案112。作為形成金屬化圖案116的實例，在絕緣層114之上且在延伸穿過絕緣層114的開口中形成晶種層。在一些實施例中，晶種層是金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於鈦層之上的銅層。晶種層可使用例如PVD或類似製程來形成。然後在晶種層上形成光阻並將所述光阻圖案化。光阻可藉由旋轉塗佈或類似方法形成，且可被暴露於光以進行圖案化。光阻的圖案對應於金屬化圖案116。圖案化形成穿過光阻以暴露出晶種層的開口。然後在光阻的開口中以及在晶種層的暴露部分上形成導電材料。導電材料可藉由鍍覆（例如電鍍或無電鍍覆或類似方法）形成。導電材料可包括金屬，類似於銅、鈦、鎢、鋁或類似金屬。導電材料與晶種層的下伏部分的組合形成金屬化圖案116。移除光阻及晶種層上並未形成導電材料的部分。光阻可藉由可接受的灰化或剝離製程（例如使用氧電漿或類似物）移除。一旦移除光阻，則例如藉由使用可接受的蝕刻製程（例如藉由濕式蝕刻或乾式蝕刻）移除晶種層的暴露部分。
在形成金屬化圖案116之後，在金屬化圖案116及絕緣層114之上形成絕緣層118。絕緣層118可使用與絕緣層114相似的材料及方法形成。在示出的實施例中，重佈線結構110包括兩個金屬化圖案（例如金屬化圖案112及116）以及兩個絕緣層（例如絕緣層114及118）。在一些實施例中，重佈線結構110可包括任意數目的絕緣層及金屬化圖案。若將形成更多的絕緣層及金屬化圖案，可重複以上論述的步驟及製程。
此外，在圖6中，在重佈線結構110上形成與重佈線結構110電性接觸的導電連接件120。導電連接件120可為球柵陣列（ball grid array，BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、無電鍍鎳鈀-浸金（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）技術形成的凸塊或類似結構。導電連接件120可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在一些實施例中，藉由最初藉由蒸鍍、電鍍、印刷、焊料傳遞、植球或類似製程形成焊料層來形成導電連接件120。一旦已在所述結構上形成焊料層，便可執行回焊，以便將所述材料成型為所期望的凸塊形狀。在另一實施例中，導電連接件120包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱（例如銅柱）。金屬柱可不含焊料，且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成。
在一些實施例中，導電連接件120包括UBM 120A及位於UBM 120A之上的焊料區120B。UBM 120A可使用與上面參照圖1闡述的UBM 56A相似的材料及方法形成，且本文中不再重複說明。焊料區120B可使用與上面參照圖1闡述的焊料區56B相似的材料及方法來形成，且本文中不再重複說明。
在一些實施例中，在重佈線結構110之上（例如絕緣層118之上）形成一或多個壩結構122。壩結構122可包括下部部分122A及位於下部部分122A之上的上部部分122B。在一些實施例中，導電連接件120及所述一或多個壩結構122在同一製程中形成，使得壩結構122的下部部分122A與UBM 120A在同一製程中形成，且壩結構122的上部部分122B與焊料區120B在同一製程中形成。在此種實施例中，壩結構122的下部部分122A與UBM 120A包含相同的材料，且壩結構122的上部部分122B與焊料區120B包含相同的材料。在一些實施例中，壩結構122的下部部分122A與UBM 120A具有相同的寬度。在其他實施例中，壩結構122的下部部分122A與UBM 120A具有不同的寬度。在一些實施例中，壩結構122與導電連接件120具有相同的高度。在其他實施例中，壩結構122與導電連接件120具有不同的高度。壩結構122具有高度H1及寬度W1。高度H1可介於約5微米與約80微米之間。寬度W1可介於約20微米與約1.0毫米之間。高度H1對寬度W1的比率（H1/W1）可介於約0.1與約1.5之間。
在一些實施例中，所述一或多個壩結構122可為電性虛設結構或電性非虛構（non-fictional）結構。在此種實施例中，所述一或多個壩結構122可藉由重佈線結構110的絕緣層114及118與導電連接件120以及重佈線結構110的金屬化圖案112及116電性隔離。
在圖7中，將積體電路晶粒50、60及70附接至重佈線結構110。在示出的剖視圖中，晶圓級封裝組件200（參見圖9）的每一晶粒級區（die-level region，例如圖9所示的區200A）包括兩個積體電路晶粒50、單個積體電路晶粒60及單個積體電路晶粒70。第一個積體電路晶粒50可為邏輯裝置，例如應用專用積體電路（ASIC）晶粒、中央處理單元（CPU）、圖形處理單元（GPU）、系統晶片（SoC）、微控制器或類似裝置。第二個積體電路晶粒50可為記憶體裝置，例如動態隨機存取記憶體（DRAM）晶粒、靜態隨機存取記憶體（SRAM）晶粒或類似裝置。在一些實施例中，積體電路晶粒50可為相同類型的晶粒，例如SoC晶粒、ASIC晶粒或類似晶粒。儘管在圖7的剖視圖中示出單個積體電路晶粒60及單個積體電路晶粒70，但是作為實例，在晶圓級封裝組件200（參見圖9）的每一晶粒級區（例如圖9所示的區200A）中可能存在多個積體電路晶粒60及多個單個積體電路晶粒70，如圖11B所示。
在一些實施例中，使用導電連接件56（參見圖1至圖3）及120（參見圖6）將積體電路晶粒50、60及70附接至重佈線結構110。可使用例如拾取放置工具（pick-and-place tool）將積體電路晶粒50、60及70放置於重佈線結構110上。在將積體電路晶粒50、60及70放置於重佈線結構110上之後，導電連接件56的焊料區56B（參見圖1至圖3）與相應導電連接件120的相應焊料區120B（參見圖6）實體接觸。在將積體電路晶粒50、60及70放置於重佈線結構110上之後，對導電連接件56及120執行回焊製程（參見圖1至圖3及圖6）。回焊製程將焊料區56B及120B熔化並合併成焊接點124。焊接點124將積體電路晶粒50、60及70電性耦合且機械耦合至重佈線結構110。
此外，在圖7中，可在焊接點124周圍以及在重佈線結構110與積體電路晶粒50、60及70之間的間隙中形成底部填充劑126。所述間隙可具有介於約5微米與約55微米之間的高度H2。間隙的高度H2可大於壩結構122的高度H1（參見圖6）。高度H1對高度H2的比率（H1/H2）可介於約0.1與約0.95之間。底部填充劑126可減小應力並保護焊接點124。底部填充劑126可由底部填充材料（例如模塑化合物、環氧樹脂或類似材料）形成。底部填充劑126可在將積體電路晶粒50、60及70附接至重佈線結構110之後藉由毛細流動製程形成，或者可在將積體電路晶粒50、60及70附接至重佈線結構110之前藉由合適的沉積方法形成。可以液體或半液體形式施加底部填充劑126且隨後使其固化。在一些實施例中，底部填充劑126部分或全部填充積體電路晶粒50、60及70中的相鄰者之間的間隙，使得底部填充劑126沿著積體電路晶粒50、60及70的側壁延伸。在一些實施例中，壩結構122防止底部填充劑126在實體上接觸積體電路晶粒70的側壁70E且沿著側壁70E延伸。在此種實施例中，壩結構122與底部填充劑126實體接觸。因此，底部填充劑126不會屏蔽積體電路晶粒70的邊緣耦合器72。
圖8A及圖8B示出根據一些實施例的形成光學膠128之後的圖7的結構。圖8A示出剖視圖，且圖8B示出圖8A的區130的放大圖。在一些實施例中，光學膠128包含聚合物材料，例如環氧丙烯酸低聚物。聚合物材料可具有介於約1與約3之間的折射率。在一些實施例中，光學膠128在積體電路晶粒70的側壁70E附近形成於重佈線結構110之上，使得光學膠128覆蓋壩結構122。光學膠128與壩結構122及底部填充劑126實體接觸。此外，光學膠128沿著積體電路晶粒70的側壁70E延伸且與側壁70E實體接觸。光學膠128可具有介於約6微米與約787微米之間的高度H3。在一些實施例中，光學膠128的高度H3小於積體電路晶粒70的高度。
在圖9中，在積體電路晶粒50、60及70上及積體電路晶粒50、60及70周圍形成包封體132。在形成之後，包封體132對積體電路晶粒50、60及70、底部填充劑126及光學膠128進行包封。光學膠128防止包封體132屏蔽積體電路晶粒70的邊緣耦合器72。包封體132可為模塑化合物、環氧樹脂或類似材料。包封體132中可不包含填料。包封體132可藉由壓縮模塑、傳遞模塑或類似方法來施加且形成於載體晶圓100之上，使得積體電路晶粒50、60及70被包埋或覆蓋。可以液體或半液體形式施加包封體132且隨後使其固化。可對包封體132進行減薄以暴露出積體電路晶粒50、60及70。減薄製程可為研磨製程、CMP、回蝕、其組合或類似製程。在減薄製程之後，積體電路晶粒50、60及70的頂表面以及包封體132的頂表面共面（在製程變化內），使得它們彼此齊平。執行減薄直至已移除所期望的量的積體電路晶粒50、60及70及/或包封體132。在一些實施例中，包封體108及132包含相同的材料。在一些實施例中，包封體108及132包含不同的材料。包封體132的折射率可介於約1.5與約3.0之間。在一些實施例中，光學膠128的折射率與包封體132的折射率之差介於約0.2與約0.3之間。
在圖10中，使載體晶圓100（參見圖9）自晶圓級封裝組件200脫離，使得載體晶圓100自包封體108及積體電路晶粒104脫離。在一些實施例中，脫離製程亦可自積體電路晶粒104移除黏合劑106。隨後，將晶圓級封裝組件200翻轉並附接至載體晶圓300。可使用與上面參照圖4闡述的載體晶圓100相似的材料及方法形成載體晶圓300，且在本文中不再重複說明。在一些實施例中，使用黏合劑（未示出）將晶圓級封裝組件200附接至載體晶圓300。
在將晶圓級封裝組件200附接至載體晶圓300之後，在積體電路晶粒104及包封體108之上形成導電連接件134。導電連接件134電性耦合至導通孔102及/或積體電路晶粒104。導電連接件134可為球柵陣列（BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀-浸金（ENEPIG）技術形成的凸塊或類似結構。導電連接件134可使用與上面參照圖6闡述的導電連接件120相似的材料及方法形成，且本文中不再重複說明。在示出的實施例中，導電連接件134包括UBM 134A及位於UBM 134A之上的焊料區134B。UBM 134A及焊料區134B可分別使用與上面參照圖6闡述的UBM 120A及焊料區120B相似的材料及方法來形成，且在本文中不再重複說明。
此外，藉由沿著切割道區（例如，在區200A周圍）進行切割對晶圓級封裝組件200執行單體化製程。單體化製程可包括鋸切、蝕刻、劃切、其組合或類似製程。舉例而言，單體化製程可包括對包封體108及132、重佈線結構110及光學膠128進行鋸切。單體化製程將區200A自相鄰區單體化，以形成圖11A及圖11B所示的經單體化的封裝組件400。經單體化的封裝組件400來自區200A。
圖11A及圖11B示出根據一些實施例的封裝組件400的俯視圖及剖視圖。具體而言，圖11A示出剖視圖，且圖11B示出俯視圖。此外，為了表述清晰起見，在圖11B的俯視圖中並未示出封裝組件400的所有特徵。作為上面參照圖10闡述的單體化製程的結果，如圖11A所示，包封體108及132的外側壁、重佈線結構110的外側壁及光學膠128的外側壁在側向上相連（在製程變化內）。在單體化製程之後，包封體132在積體電路晶粒70的側壁70E上具有厚度T1。厚度T1可介於約5毫米至約10毫米之間。在一些實施例中，壩結構122在平面圖中具有矩形形狀，如圖11B所示。在其他實施例中，基於封裝組件400的設計要求，壩結構122在平面圖中可具有任何所期望的形狀。在示出的實施例中，壩結構122與相應的積體電路晶粒70交疊，使得壩結構122的側壁122L被相應的積體電路晶粒70覆蓋，而壩結構122的側壁122R（與側壁122L相對）並未被相應的積體電路晶粒70覆蓋，如圖11B所示。
圖12A、圖12B及圖12C示出根據一些實施例的封裝組件400’的俯視圖及剖視圖。具體而言，圖12A示出剖視圖，圖12B示出圖12A的區136的放大圖，且圖12C示出俯視圖。此外，為了表述清晰起見，在圖12C的俯視圖中並未示出封裝組件400’的所有特徵。封裝組件400’相似於封裝組件400，其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。可使用與上面參照圖4至圖7、圖8A、圖8B、圖9、圖10、圖11A及圖11B闡述的製程步驟相似的製程步驟來形成封裝組件400’，且在本文中不再重複說明。封裝組件400’的壩結構122被形成為使得壩結構122在平面圖中不與相應的積體電路晶粒70交疊，如圖12C所示。在示出的實施例中，壩結構122的側壁122L與相應積體電路晶粒70的側壁70E在垂直方向上對齊。因此，在圖12C所示的俯視圖中，壩結構122的側壁122L被示為與相應的積體電路晶粒70的側壁70E共線。如圖12C所示，壩結構122的側壁122R（與側壁122L相對）並未被相應的積體電路晶粒70覆蓋。
圖13至圖16示出根據一些實施例的製造封裝組件600的中間階段的剖視圖。圖13至圖15示出根據一些實施例的晶圓級封裝組件500的形成。在一些實施例中，晶圓級封裝組件500包括與晶粒級封裝組件（例如封裝組件600）對應的多個晶粒級區（例如區500A）。將晶圓級封裝組件500的所述多個晶粒級區單體化以形成各別晶粒級封裝組件600，如下面圖16所示。下面參照圖13至圖16闡述的製程步驟與上面參照圖4至圖7、圖8A、圖8B、圖9、圖10、圖11A及圖11B闡述的製程步驟相似，且不再重複相似的製程及結構的說明。與封裝組件400（參見圖11A及圖11B）不同，封裝組件600包括一或多個壩結構502代替所述一或多個壩結構122（參見圖11A及11B）。
在圖13中，提供或形成載體晶圓100。載體晶圓100用作用於下述封裝製程的平台或支撐件。在一些實施例中，載體晶圓100包含半導體材料（例如矽或類似材料）、介電材料（例如玻璃、陶瓷材料、石英或類似材料）、其組合或類似材料。
在一些實施例中，如上文參照圖4所述，在載體晶圓100上形成導通孔102，且在本文中不再重複說明。隨後，如上面參照圖4所述，將積體電路晶粒104附接至載體晶圓100，且在本文中不再重複說明。積體電路晶粒104可為嵌入式局部內連（eLSI）晶粒。
在一些實施例中，如上文參照圖5所述，在積體電路晶粒104及導通孔102上以及積體電路晶粒104及導通孔102周圍形成包封體108，且在本文中不再重複說明。可對包封體108進行減薄以暴露出積體電路晶粒50。減薄製程可為研磨製程、CMP、回蝕、其組合或類似製程。在減薄製程之後，積體電路晶粒104的前側104F的表面、導通孔102的頂表面及包封體108的頂表面共面（在製程變化內），使得它們彼此齊平。執行減薄直至已移除所期望的量的積體電路晶粒104、包封體108及/或導通孔102。
在形成包封體108之後，在積體電路晶粒104、包封體108及導通孔102之上形成重佈線結構110，如上文參照圖6所述，且在本文中不再重複說明。隨後，在重佈線結構110上形成與重佈線結構110電性接觸的導電連接件120，如上文參照圖6所述，且在本文中不再重複說明。
在圖14中，在形成導電連接件120之後，在重佈線結構110上形成一或多個壩結構502。壩結構502可包含金屬材料、底部填充材料、聚合物材料、介電材料或類似材料，且可使用合適的沉積製程來形成。在一些實施例中，壩結構502在平面圖中具有矩形形狀。在其他實施例中，基於封裝組件600的設計要求，壩結構502在平面圖中可具有任何所期望的形狀。在示出的實施例中，在形成導電連接件120之後形成壩結構502。在其他實施例中，可在形成導電連接件120之前形成壩結構502。
在圖15中，在圖14的結構上執行上面參照圖7、圖8A、圖8B、圖9及圖10闡述的製程步驟，以形成晶圓級封裝組件500。在一些實施例中，壩結構502防止底部填充劑126在實體上接觸積體電路晶粒70的側壁70E且沿著側壁70E延伸。在此種實施例中，壩結構502與底部填充劑126實體接觸。因此，底部填充劑126不會屏蔽積體電路晶粒70的邊緣耦合器72。在示出的實施例中，壩結構502與積體電路晶粒70交疊（與圖11A及圖11B所示的壩結構122相似），使得壩結構502的第一側壁被積體電路晶粒70覆蓋，且壩結構502的第二側壁（與第一側壁相對）不被積體電路晶粒70覆蓋。在其他實施例中，壩結構502不與積體電路晶粒70交疊（與圖12A至圖12C所示的壩結構122相似），使得壩結構502的第一側壁與積體電路晶粒70的側壁在垂直方向上對齊，且壩結構502的第二側壁（與第一側壁相對）不被積體電路晶粒70覆蓋。
此外，藉由沿著切割道區（例如，在區500A周圍）進行切割對晶圓級封裝組件500執行單體化製程。單體化製程可包括鋸切、蝕刻、劃切、其組合或類似製程。舉例而言，單體化製程可包括對包封體108及132、重佈線結構110及光學膠128進行鋸切。單體化製程將區500A自相鄰區單體化以形成經單體化的封裝組件600，如圖16所示。經單體化的封裝組件600來自區500A。
圖17至圖20示出根據一些實施例的製造封裝組件800的中間階段的剖視圖。封裝組件800可為晶圓上晶片（chip-on-wafer，CoW）封裝組件。在圖17中，獲得或形成中介層晶圓（interposer wafer）700。中介層晶圓700包括多個封裝區（例如封裝區700A）。中介層晶圓700在封裝區（例如封裝區700A）中包括中介層702，所述封裝區將在後續處理中被單體化以包括於封裝組件800中。在一些實施例中，中介層702包括基底704、內連線結構706及導通孔708。
可使用與上面參照圖1闡述的半導體基底52相似的材料及方法形成基底704，且在本文中不再重複說明。在一些實施例中，基底704中一般不包括主動裝置，儘管中介層702可包括形成於基底704的主動表面或前表面（例如，圖17中面朝上的表面）中及/或主動表面或前表面上的被動裝置。在其他實施例中，可在基底704的前表面中及/或前表面上形成主動裝置（例如電晶體、電容器、電阻器、二極體及類似裝置）。
在基底704的前表面之上形成用於將基底704的裝置（若存在）電性連接的內連線結構706。內連線結構706可包括一或多個介電層及位於介電層中的相應金屬化層。可使用與上文參照圖1闡述的內連線結構54相似的材料及方法形成內連線結構706，且在本文中不再重複說明。在一些實施例中，如上文參照圖6所述，在中介層晶圓700的前側700FS處形成導電連接件120及一或多個壩結構122，且在本文中不再重複說明。
導通孔708延伸至內連線結構706及/或基底704中。導通孔708電性連接至內連線結構706的金屬化層。導通孔708有時亦被稱為基底穿孔（through substrate via，TSV）。作為形成導通孔708的實例，可藉由例如蝕刻、銑削、雷射技術、其組合及/或類似方法在內連線結構706及/或基底704中形成凹槽。可例如藉由使用氧化技術在凹槽中形成薄的介電材料。可例如藉由CVD、原子層沉積（ALD）、物理氣相沉積（PVD）、熱氧化、其組合及/或類似方法在開口中共形地沉積薄障壁層。障壁層可由氧化物、氮化物、碳化物、其組合或類似材料形成。可在障壁層之上及開口中沉積導電材料。導電材料可藉由電化學鍍覆製程、CVD、ALD、PVD、其組合及/或類似製程形成。導電材料的實例是銅、鎢、鋁、銀、金、其組合及/或類似材料。藉由例如CMP自內連線結構706或基底704的表面移除多餘的導電材料及障壁層。障壁層及導電材料的剩餘部分形成導通孔708。
在圖18中，在圖17的結構上執行上文參照圖7、圖8A、圖8B及圖9闡述的製程步驟，以形成晶圓級封裝組件。在一些實施例中，壩結構122防止底部填充劑126在實體上接觸積體電路晶粒70的側壁70E並沿著側壁70E延伸。因此，底部填充劑126不會屏蔽積體電路晶粒70的邊緣耦合器72。
在圖19中，將圖17的晶圓級封裝組件翻轉並附接至載體晶圓710。可使用與上文參照圖4闡述的載體晶圓100相似的材料及方法形成載體晶圓710，且在本文中不再重複說明。在一些實施例中，使用黏合劑（未示出）將晶圓級封裝組件附接至載體晶圓710。
在一些實施例中，對基底704進行減薄以暴露出導通孔708。暴露出導通孔708可藉由減薄製程（例如研磨製程、CMP、回蝕、其組合或類似製程）來達成。在一些實施例中（未單獨示出），用於暴露出導通孔708的減薄製程包括CMP，且由於在CMP期間發生的凹陷，導通孔708在晶圓700的背側700BS處突出。在此種實施例中，絕緣層（未單獨示出）可可選地形成於基底704的背表面上，環繞導通孔708的突出部分。絕緣層可由含矽絕緣體（例如氮化矽、氧化矽、氮氧化矽或類似材料）形成，且可藉由合適的沉積方法（例如旋轉塗佈、CVD、電漿增強CVD（PECVD）、高密度電漿CVD（high density plasma CVD，HDP-CVD）或類似方法）形成。在對基底704進行減薄之後，導通孔708及絕緣層（若存在）或基底704的暴露表面共面（在製程變化內），使得它們彼此齊平且在中介層晶圓700的背側700BS處暴露出。隨後，如上文參照圖10所述，在中介層晶圓700的背側700BS上形成導電連接件134，且在本文中不再重複說明。
此外，藉由沿著切割道區（例如在封裝區700A周圍）進行切割來執行單體化製程。單體化製程可包括鋸切、蝕刻、劃切、其組合或類似製程。舉例而言，單體化製程可包括對包封體132、光學膠128、內連線結構706及基底704進行鋸切。單體化製程將封裝區700A自相鄰封裝區單體化，以形成經單體化的封裝組件800，如圖20所示。經單體化的封裝組件800來自封裝區700A。單體化製程自中介層晶圓700的經單體化部分形成中介層702。作為單體化製程的結果，如圖20所示，中介層702的外側壁、包封體132的外側壁及光學膠128的外側壁在側向上相連（在製程變化內）。在示出的實施例中，封裝組件800的壩結構122在平面圖中與相應的積體電路晶粒70交疊，如上文參照圖11A及圖11B所述，且在本文中不再重複說明。
圖21示出根據一些實施例的封裝組件800’的剖視圖。封裝組件800’相似於封裝組件800（參見圖20），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。在一些實施例中，可使用與上面參照圖17至圖20闡述的製程步驟相似的製程步驟形成封裝組件800’，且在本文中重複說明。在示出的實施例中，封裝組件800’的壩結構122在平面圖中不與相應的積體電路晶粒70交疊，如上文參照圖12A至圖12C所述，且在本文中不再重複說明。
圖22示出根據一些實施例的封裝組件900的剖視圖。封裝組件900相似於封裝組件800（參見圖20），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。與封裝組件800（參見圖20）不同，封裝組件900包括所述一或多個壩結構502代替所述一或多個壩結構122。在一些實施例中，可使用與上文參照圖17至圖20闡述的製程步驟相似的製程步驟形成封裝組件900，其中，如上文參照圖14闡述般形成所述一或多個壩結構502來代替所述一或多個壩結構122。
圖23、圖24A、圖24B、圖24C、圖25A及圖25B示出根據一些實施例的製造封裝1100的中間階段的俯視圖及剖視圖。具體而言，圖23、圖24A及圖25A示出剖視圖，圖24B示出俯視圖，圖24C示出圖24B的區1034的放大圖，且圖25B示出圖25A的區1052的放大圖。
在圖23中，將封裝組件400’放置於封裝基底1000上。封裝基底1000包括基底芯1002，基底芯1002可由半導體材料（例如矽、鍺、金剛石或類似材料）製成。作為另外一種選擇，亦可使用化合物材料（例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、其組合或類似材料）。另外，基底芯1002可為SOI基底。一般而言，SOI基底包括由半導體材料（例如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合）構成的層。在另一實施例中，基底芯1002是絕緣芯（例如玻璃纖維增強樹脂芯）。一種實例性芯材料是玻璃纖維樹脂（例如FR4）。芯材料的替代品包括雙馬來醯亞胺-三嗪（bismaleimide-triazine，BT）樹脂，或者作為另外一種選擇包括其他印刷電路板（PCB）材料或膜。
在一些實施例中，基底芯1002可包括主動裝置及被動裝置（未單獨示出）。裝置（例如電晶體、電容器、電阻器及其組合及類似裝置）可用於產生系統設計的結構及功能要求。所述裝置可使用任何合適的方法形成。在一些實施例中，基底芯1002實質上不包括主動裝置及被動裝置。在一些實施例中，基底芯1002更包括導通孔1004，所述導通孔1004亦可被稱為TSV。在一些實施例中，可使用與上面參照圖17闡述的導通孔708相似的材料及方法形成導通孔1004，且在本文中不再重複說明。
封裝基底1000亦可包括重佈線結構。在一些實施例中，重佈線結構可由介電材料（例如，低介電常數介電材料）與導電材料（例如，銅）的交替層形成，其中通孔將由導電材料構成的層內連，且可藉由任何合適的製程（例如，沉積、鑲嵌或類似製程）形成。在其他實施例中，重佈線結構可由介電材料（例如，構成膜例如味之素構成膜（Ajinomoto build-up film，ABF）或其他疊層）與導電材料（例如，銅）的交替層形成，其中通孔將由導電材料構成的層內連，且可藉由任何合適的製程（例如積層、鍍覆或類似製程）形成。
在示出的實施例中，封裝基底1000包括形成於基底芯1002的相對表面上的重佈線結構1006及1008，使得基底芯1002介置於重佈線結構1006與重佈線結構1008之間。導通孔1004將重佈線結構1006電性耦合至重佈線結構1008。在一些實施例中，可省略重佈線結構1006或重佈線結構1008。
在一些實施例中，在重佈線結構1006上形成接合接墊1010及阻焊層1012，其中接合接墊1010藉由形成於阻焊層1012中的開口暴露出。接合接墊1010可為重佈線結構1006的一部分，且可與重佈線結構1006的其他導電特徵一起形成。阻焊層1012可包含合適的絕緣材料（例如介電材料、聚合物材料或類似材料），且可使用任何合適的沉積方法來形成。
在一些實施例中，導電連接件1014延伸穿過阻焊層1012中的開口且接觸接合接墊1010。導電連接件1014可為球柵陣列（BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀-浸金（ENEPIG）技術形成的凸塊或類似結構。導電連接件1014可使用與上文參照圖6闡述的導電連接件120相似的材料及方法形成，且在本文中不再重複說明。在示出的實施例中，導電連接件1014包括焊料球。
在一些實施例中，在重佈線結構1008上形成接合接墊1016及阻焊層1018，其中接合接墊1016藉由形成於阻焊層1018中的開口暴露出。接合接墊1016可為重佈線結構1008的一部分，且可與重佈線結構1008的其他導電特徵一起形成。阻焊層1018可包含合適的絕緣材料（例如介電材料、聚合物材料或類似材料），且可使用任何合適的沉積方法來形成。
在一些實施例中，導電連接件1020延伸穿過阻焊層1018中的開口且接觸接合接墊1016。導電連接件1020可為球柵陣列（BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀-浸金（ENEPIG）技術形成的凸塊或類似結構。導電連接件1020可使用與上文參照圖6闡述的導電連接件120相似的材料及方法形成，且在本文中不再重複說明。在示出的實施例中，導電連接件1020包括焊料球。
在一些實施例中，對阻焊層1012進行圖案化以在阻焊層1012中形成一或多個溝渠1022。圖案化製程可包括合適的光微影及蝕刻方法。合適的蝕刻方法可包括乾式蝕刻方法或濕式蝕刻方法。蝕刻方法可為非等向性的。在一些實施例中，溝渠1022延伸穿過阻焊層1012且暴露出重佈線結構1006的導電特徵。在其他實施例中，溝渠1022部分地延伸至阻焊層1012中且不暴露出重佈線結構1006的導電特徵。
在一些實施例中，可使用例如拾取放置工具將封裝組件400’放置於封裝基底1000上。在將封裝組件400’放置於封裝基底1000上之後，導電連接件134與相應的導電連接件1014實體接觸，使得導電連接件134的焊料區134B與相應的導電連接件1014實體接觸。
在圖24A至圖24C中，在將封裝組件400’放置於封裝基底1000上之後，執行回焊製程以將封裝組件400’機械附接且電性附接至封裝基底1000。回焊製程將導電連接件134（參見圖23）的焊料區134B及導電連接件1014（參見圖23）的相應焊料材料熔化並合併成焊接點1024。焊接點1024將封裝組件400’電性耦合且機械耦合至封裝基底1000。
在一些實施例中，可在焊接點1024周圍以及封裝組件400’與封裝基底1000之間的間隙中形成底部填充劑1026。底部填充劑1026可使用與上文參照圖7闡述的底部填充劑126相似的材料及方法形成，且在本文中不再重複說明。在一些實施例中，底部填充劑1026延伸至溝渠1022中且至少部分地填充溝渠1022。溝渠1022防止底部填充劑1026沿著封裝組件400’的靠近積體電路晶粒70的邊緣耦合器72的側壁400R延伸。因此，積體電路晶粒70的邊緣耦合器72不會被底部填充劑1026屏蔽。在一些實施例中，底部填充劑1026沿著封裝組件400’的側壁400L延伸且與側壁400L實體接觸，其中側壁400L與側壁400R相對。
在一些實施例中，將翹曲控制結構1030附接至封裝基底1000。可藉由黏合劑1028將翹曲控制結構1030附接至封裝基底1000，使得黏合劑1028介置於翹曲控制結構1030與阻焊層1012之間。黏合劑1028可為任何合適的黏合劑、環氧樹脂或類似材料。翹曲控制結構1030可為環形結構（參見圖24B），且可包括孔1032。封裝組件400’可設置於翹曲控制結構1030的孔1032中。翹曲控制結構1030可包含金屬、金屬合金、介電材料、半導體材料或類似材料。
參照圖24B及圖24C，在示出的實施例中，溝渠1022中的每一者具有與封裝組件400’的側壁400R在垂直方向上對齊的第一側壁1022L及與封裝組件400’的側壁400R在側向上間隔開的第二側壁1022R（與第一側壁1022L相對）。在其他實施例中，溝渠1022可在平面圖中與封裝組件400’部分或完全交疊。
在一些實施例中，邊緣耦合器72的中心、相應的壩結構122的中心及相應的溝渠1022的中心沿著同一條線對齊（如圖24C中的虛線1036所示）。壩結構122的邊緣沿著與相應積體電路晶粒70的側壁70E平行的方向與線1036間隔開距離D1。距離D1可介於約100微米與約5.0毫米之間。壩結構122具有沿著與相應積體電路晶粒70的側壁70E垂直的第一方向量測的第一寬度W1以及沿著與相應積體電路晶粒70的側壁70E平行的第二方向量測的第二寬度W2。寬度W2是距離D1的兩倍。寬度W1介於約20微米與約1.0毫米之間。寬度W2介於約200微米與約10.0毫米之間。
溝渠1022的邊緣沿著與相應積體電路晶粒70的側壁70E平行的方向與線1036間隔開距離D2。距離D2可介於約100微米與約5.0毫米之間。溝渠1022具有沿著與相應積體電路晶粒70的側壁70E垂直的第一方向量測的第一寬度W3以及沿著與相應積體電路晶粒70的側壁70E平行的第二方向量測的第二寬度W4。W4的寬度是距離D2的兩倍。寬度W3介於約20微米與約1.0毫米之間。寬度W4介於約200微米與約10.0毫米之間。
在圖25A及圖25B中，將光纖陣列單元1042附接至封裝組件400’。光纖陣列單元1042在積體電路晶粒70的邊緣耦合器72與附接至光纖陣列單元1042的光纖1050之間提供介面。在一些實施例中，在將光纖陣列單元1042附接至封裝組件400’之前，使用黏合劑1038將支撐結構1040附接至封裝基底1000的阻焊層1012。支撐結構1040可包含半導體材料（例如（舉例而言），矽）、介電材料、其組合或類似材料。黏合劑1038可使用與黏合劑1028相似的材料及方法形成。
可使用黏合劑1044將光纖陣列單元1042附接至封裝組件400’的頂表面，使得黏合劑1044與積體電路晶粒70的頂表面及包封體132的頂表面實體接觸。可使用黏合劑1046將光纖陣列單元1042附接至支撐結構1040的頂表面。亦可使用光學膠1048將光纖陣列單元1042附接至封裝組件400’的側壁400R，使得光學膠1048與光學膠128的側壁實體接觸且介置於光學膠128與光纖陣列單元1042之間。黏合劑1044及1046可使用與黏合劑1028相似的材料及方法形成。光學膠1048可使用與光學膠128相似的材料及方法形成。
在示出的實施例中，光學膠128及1048介置於積體電路晶粒70的邊緣耦合器72與光纖陣列單元1042之間。藉由如上所述形成壩結構122、光學膠128及溝渠1022，底部填充劑126及1026以及包封體132的材料不會形成於積體電路晶粒70的邊緣耦合器72與光纖陣列單元1042之間。因此，積體電路晶粒70的邊緣耦合器72與光纖陣列單元1042之間不會被底部填充劑126及1026以及包封體132的材料屏蔽。
圖26示出根據一些實施例的封裝1200的剖視圖。封裝1200相似於封裝1100（見圖25A及圖25B），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。可使用上文參照圖23、圖24A、圖24B、圖24C、圖25A及圖25B闡述的製程步驟來形成封裝1200，區別在於封裝組件400（參見圖11A及圖11B）附接至封裝基底1000而不是封裝組件400’（參見圖25A及圖25B）附接至封裝基底1000。
圖27示出根據一些實施例的封裝1300的剖視圖。封裝1300相似於封裝1100（參見圖25A及圖25B），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。可使用上面參照圖23、圖24A、圖24B、圖24C、圖25A及圖25B闡述的製程步驟來形成封裝1300，區別在於封裝組件600（參見圖16）附接至封裝基底1000而不是封裝組件400’（參見圖25A及圖25B）附接至封裝基底1000。
圖28A及圖28B示出根據一些實施例的封裝1400的剖視圖。圖28B示出圖28A的區1054的放大圖。封裝1400相似於封裝1100（參見圖25A及圖25B），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。可使用上面參照圖23、圖24A、圖24B、圖24C、圖25A及圖25B闡述的製程步驟來形成封裝1400，且在本文中不再重複說明。在示出的實施例中，底部填充劑1026沿著封裝組件400’的側壁400R（例如包封體108的側壁及重佈線結構110的側壁）延伸，且不沿著光學膠128的側壁延伸。
圖29示出根據一些實施例的封裝1500的剖視圖。封裝1500相似於封裝1100（參見圖25A及圖25B），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。可使用上面參照圖23、圖24A、圖24B、圖24C、圖25A及圖25B闡述的製程步驟來形成封裝1500，區別在於封裝組件800’（參見圖21）附接至封裝基底1000而不是封裝組件400’（參見圖25A及圖25B）附接至封裝基底1000。
圖30示出根據一些實施例的封裝1600的剖視圖。封裝1600相似於封裝1100（參見圖25A及圖25B），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。可使用上面參照圖23、圖24A、圖24B、圖24C、圖25A及圖25B闡述的製程步驟來形成封裝1600，區別在於封裝組件800（參見圖20）附接至封裝基底1000而不是封裝組件400’（參見圖25A及圖25B）附接至封裝基底1000。
圖31示出根據一些實施例的封裝1700的剖視圖。封裝1700相似於封裝1100（參見圖25A及圖25B），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。可使用上面參照圖23、圖24A、圖24B、圖24C、圖25A及圖25B闡述的製程步驟來形成封裝1700，區別在於封裝組件900（參見圖22）附接至封裝基底1000而不是封裝組件400’（參見圖25A及圖25B）附接至封裝基底1000。
圖32示出根據一些實施例的封裝1800的剖視圖。封裝1800相似於封裝1500（參見圖29），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。封裝1800可以與封裝1500相似的方式形成，在本文中不再重複說明。在示出的實施例中，底部填充劑1026沿著封裝組件800’的側壁延伸（例如中介層702的側壁）且不沿著光學膠128的側壁延伸。
圖33示出根據一些實施例的封裝1900的剖視圖。封裝1900相似於封裝1100（參見圖25A及圖25B），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。封裝1900可以與封裝1100相似的方式形成，區別在於散熱蓋1060附接至封裝基底1000而不是翹曲控制結構1030附接至封裝基底1000（參見圖25A及圖25B）。在一些實施例中，散熱蓋1060包含高熱導率材料（例如金屬、金屬合金或類似材料）。散熱蓋1060可藉由黏合劑1056附接至阻焊層1012。可使用與黏合劑1038相似的材料及方法形成黏合劑1056。在一些實施例中，熱介面材料1058介置於封裝組件400’的頂表面與散熱蓋1060之間。熱介面材料1058可包括具有高熱導率的熱介面材料。在一些實施例中，散熱蓋1060包括暴露出光纖陣列單元1042的開口1062。在此種實施例中，光纖1050延伸至開口1062中且附接至光纖陣列單元1042。
圖34示出根據一些實施例的封裝2000的剖視圖。封裝2000相似於封裝1200（參見圖26），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。封裝2000可以與封裝1200相似的方式形成，區別在於散熱蓋1060附接至封裝基底1000而不是翹曲控制結構1030附接至封裝基底1000（參見圖26）。在一些實施例中，散熱蓋1060附接至封裝基底1000，如上文參照圖33所述，且在本文中不再重複說明。
圖35示出根據一些實施例的封裝2100的剖視圖。封裝2100相似於封裝1300（參見圖27），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。封裝2100可以與封裝1300相似的方式形成，區別在於散熱蓋1060附接至封裝基底1000而不是翹曲控制結構1030附接至封裝基底1000（參見圖27）。在一些實施例中，散熱蓋1060附接至封裝基底1000，如上文參照圖33所述，且在本文中不再重複說明。
圖36A及圖36B示出根據一些實施例的封裝2200的剖視圖。圖36B示出圖36A的區1064的放大圖。封裝2200相似於封裝1400（參見圖28A及圖28B），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。封裝2200可以與封裝1400相似的方式形成，區別在於散熱蓋1060附接至封裝基底1000而不是翹曲控制結構1030附接至封裝基底1000（參見圖28A及圖28B）。在一些實施例中，散熱蓋1060附接至封裝基底1000，如上文參照圖33所述，且在本文中不再重複說明。
圖37示出根據一些實施例的封裝2300的剖視圖。封裝2300相似於封裝1500（參見圖29），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。封裝2300可以與封裝1500相似的方式形成，區別在於散熱蓋1060附接至封裝基底1000而不是翹曲控制結構1030附接至封裝基底1000（參見圖29）。在一些實施例中，散熱蓋1060附接至封裝基底1000，如上文參照圖33所述，且在本文中不再重複說明。
圖38示出根據一些實施例的封裝2400的剖視圖。封裝2400相似於封裝1600（參見圖30），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。封裝2400可以與封裝1600相似的方式形成，區別在於散熱蓋1060附接至封裝基底1000而不是翹曲控制結構1030附接至封裝基底1000（參見圖30）。在一些實施例中，散熱蓋1060附接至封裝基底1000，如上文參照圖33所述，且在本文中不再重複說明。
圖39示出根據一些實施例的封裝2500的剖視圖。封裝2500相似於封裝1700（參見圖31），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。封裝2500可以與封裝1700相似的方式形成，區別在於散熱蓋1060附接至封裝基底1000而不是翹曲控制結構1030附接至封裝基底1000（參見圖31）。在一些實施例中，散熱蓋1060附接至封裝基底1000，如上文參照圖33所述，且在本文中不再重複說明。
圖40示出根據一些實施例的封裝2600的剖視圖。封裝2600相似於封裝1800（參見圖32），其中相似的特徵由相似的參考編號標注，且在本文中不再重複相似特徵的說明。封裝2600可以與封裝1800相似的方式形成，區別在於散熱蓋1060附接至封裝基底1000而不是翹曲控制結構1030附接至封裝基底1000（參見圖32）。在一些實施例中，散熱蓋1060附接至封裝基底1000，如上文參照圖33所述，且在本文中不再重複說明。
實施例可達成各種優點。藉由形成如上所述的包括壩結構（例如（舉例而言），圖25A及圖25B中所示的壩結構122）、光學膠（例如（舉例而言），圖25A及圖25B中所示的光學膠128）及阻焊溝渠（例如（舉例而言），圖25A及圖25B中所示的溝渠1022）的封裝（例如（舉例而言），圖25A及圖25B中所示的封裝1100），可達成各種優點。所述壩防止封裝組件（例如（舉例而言），圖25A及圖25B中所示的封裝組件400’）與重佈線結構或中介層（例如（舉例而言），圖25A及圖25B中所示的重佈線結構110）之間形成的底部填充劑（例如（舉例而言），圖25A及圖25B中所示的底部填充劑126）沿著光學積體電路晶粒（例如（舉例而言），圖25A及圖25B中所示的積體電路晶粒70）的側壁延伸且防止屏蔽光學積體電路晶粒的邊緣耦合器（例如（舉例而言），圖25A及圖25B中所示的邊緣耦合器72）。光學膠防止對光學積體電路晶粒進行包封的包封體（例如（舉例而言），圖25A及圖25B所示的包封體132）沿著光學積體電路晶粒的側壁延伸，並防止屏蔽邊緣耦合器。阻焊溝渠使得形成於封裝組件與封裝基底（例如（舉例而言），圖25A及圖25B中所示的封裝基底1000）之間的底部填充劑（例如（舉例而言），圖25A及圖25B中所示的底部填充劑1026）能夠至少部分地填充阻焊溝渠，並防止底部填充劑沿著封裝組件的側壁延伸且防止屏蔽光學積體電路晶粒的設置於封裝組件側壁附近的邊緣耦合器。因此，改善光學積體電路晶粒的邊緣耦合器與光纖陣列單元（例如（舉例而言），圖25A及圖25B所示的光纖陣列單元1042）之間的耦合達成。本文中呈現的各種實施例使得能夠對包括邊緣耦合器或光柵耦合器的光學積體電路晶粒進行整合，藉由邊緣耦合器達成具有超低功耗的高頻寬，達成共同封裝光學裝置的廣泛整合，且不存在用於增加壩結構的額外成本。
根據實施例，一種封裝包括：封裝基底，包括具有溝渠的絕緣層；及封裝組件，與所述溝渠相鄰地接合至所述封裝基底。所述封裝組件包括：重佈線結構；光學晶粒，接合至所述重佈線結構，所述光學晶粒包括位於所述光學晶粒的第一側壁附近的邊緣耦合器；壩結構，在所述光學晶粒的所述第一側壁附近位於所述重佈線結構上；第一底部填充劑，位於所述光學晶粒與所述重佈線結構之間；包封體，對所述光學晶粒進行包封；及光學膠，與所述光學晶粒的所述第一側壁實體接觸。所述第一底部填充劑與所述壩結構實體接觸。所述第一底部填充劑不沿著所述光學晶粒的所述第一側壁延伸。所述光學膠將所述壩結構與所述包封體分離。所述封裝更包括：第二底部填充劑，位於所述封裝基底的所述絕緣層與所述封裝組件之間。所述第二底部填充劑部分地設置於所述溝渠中。在實施例中，所述封裝更包括耦合至所述光學晶粒的光纖陣列單元，其中所述光學膠介置於所述邊緣耦合器與所述光纖陣列單元之間。在實施例中，所述封裝更包括附接至所述光纖陣列單元的光纖。在實施例中，所述壩結構在平面圖中與所述光學晶粒部分地交疊。在實施例中，所述光學晶粒的所述第一側壁與所述壩結構的第一側壁在垂直方向上對齊。在實施例中，所述溝渠在平面圖中與所述光學晶粒部分地交疊。在實施例中，所述邊緣耦合器的中心、所述壩結構的中心及所述溝渠的中心在平面圖中沿著同一條線對齊。
根據另一實施例，一種封裝包括：封裝基底，包括具有溝渠的絕緣層；封裝組件，接合至所述封裝基底，所述封裝組件的第一側壁靠近所述溝渠；以及光纖陣列單元，附接至所述封裝組件的所述第一側壁。所述封裝組件包括：重佈線結構；以及光學晶粒，接合至所述重佈線結構。所述光學晶粒包括邊緣耦合器。所述光學晶粒的第一側壁及所述封裝組件的所述第一側壁靠近所述邊緣耦合器。所述封裝組件更包括：光學膠，與所述光學晶粒的所述第一側壁實體接觸且位於所述邊緣耦合器與所述光纖陣列單元之間；壩結構，與所述光學晶粒的所述第一側壁相鄰地位於所述重佈線結構上；及第一底部填充劑，位於所述光學晶粒與所述重佈線結構之間。所述壩結構嵌入至所述光學膠中。所述第一底部填充劑與所述壩結構及所述光學膠實體接觸。所述第一底部填充劑不在所述邊緣耦合器與所述光學膠之間延伸。所述封裝更包括：第二底部填充劑，位於所述封裝基底的所述絕緣層與所述封裝組件之間。所述第二底部填充劑部分地填充所述溝渠。所述第二底部填充劑不在所述邊緣耦合器與所述光纖陣列單元之間延伸。在實施例中，所述封裝更包括支撐結構，所述支撐結構與所述封裝組件的所述第一側壁相鄰地位於所述封裝基底上，其中所述光纖陣列單元附接至所述支撐結構。在實施例中，所述封裝組件更包括位於所述重佈線結構之上的包封體，其中所述光學晶粒及所述光學膠嵌入於所述包封體中，且其中所述包封體不在所述邊緣耦合器與所述光學膠之間延伸。在實施例中，所述包封體不在所述邊緣耦合器與所述光纖陣列單元之間延伸。在實施例中，所述封裝更包括散熱蓋，所述散熱蓋附接至所述封裝基底且覆蓋所述封裝組件，其中所述散熱蓋包括暴露出所述光纖陣列單元的開口。在實施例中，所述封裝更包括光纖，所述光纖位於所述散熱蓋的所述開口內且附接至所述光纖陣列單元。在實施例中，所述封裝組件的所述第一側壁與所述溝渠的第一側壁在垂直方向上對齊。
根據又一實施例，一種方法包括：形成封裝組件。形成所述封裝組件包括：形成重佈線結構。在所述重佈線結構上形成壩結構。將光學晶粒接合至所述重佈線結構。所述光學晶粒包括靠近所述光學晶粒的第一側壁的邊緣耦合器。所述光學晶粒的所述第一側壁與所述壩結構相鄰。在所述光學晶粒與所述重佈線結構之間的第一間隙中沉積第一底部填充劑。所述第一底部填充劑與所述壩結構實體接觸。所述第一底部填充劑不沿著所述光學晶粒的所述第一側壁延伸。在所述壩結構之上形成光學膠。所述光學膠沿著所述光學晶粒的所述第一側壁延伸且與所述光學晶粒的所述第一側壁實體接觸。在所述光學膠之上形成包封體。所述光學膠將所述壩結構與所述包封體分離。所述方法更包括：在封裝基底的最上部絕緣層中形成溝渠。將所述封裝組件接合至所述封裝基底。所述光學晶粒的所述邊緣耦合器與所述溝渠相鄰。在所述封裝組件與所述封裝基底之間的第二間隙中沉積第二底部填充劑。所述第二底部填充劑部分地填充所述溝渠。所述第二底部填充劑不沿著所述光學晶粒的所述第一側壁延伸。在實施例中，所述方法更包括：將光纖陣列單元附接至所述光學晶粒的所述第一側壁，其中所述第一底部填充劑、所述第二底部填充劑以及所述包封體不在所述邊緣耦合器與所述光纖陣列單元之間延伸。在實施例中，所述方法更包括：在將所述光纖陣列單元附接至所述光學晶粒的所述第一側壁之前，將支撐結構附接至所述封裝基底的所述最上部絕緣層以與所述光學晶粒的所述第一側壁相鄰，其中所述光纖陣列單元附接至所述支撐結構。在實施例中，所述方法更包括將散熱蓋附接至所述封裝基底，所述散熱蓋覆蓋所述封裝組件，其中所述散熱蓋包括暴露出所述光纖陣列單元的開口。在實施例中，所述方法更包括將光纖附接至所述光纖陣列單元，其中所述光纖設置於所述散熱蓋的所述開口中。在實施例中，所述方法更包括在將所述光學晶粒接合至所述重佈線結構之前，在所述重佈線結構上形成多個導電連接件，其中所述多個導電連接件與所述壩結構在同一製程中形成。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
50、60、70、104:積體電路晶粒 50F、700FS:前側 52:半導體基底 54:內連線結構 56、120、134、1014、1020:導電連接件 56A、120A、134A:凸塊下金屬化結構（UBM） 56B、120B、134B:焊料區 70A:電性積體電路（EIC） 70B:光子積體電路（PIC） 70E:側壁 72:邊緣耦合器 100、300、710:載體晶圓 102、708、1004:導通孔 104B、700BS:背側 104F:前側 106、1028、1038、1044、1046、1056:黏合劑 108、132:包封體 110:重佈線結構 112、116:金屬化圖案 114、118:絕緣層 122、502:壩結構 122A:下部部分 122B:上部部分 122L、122R、400L、400R:側壁 124、1024:焊接點 126、1026:底部填充劑 128、1048:光學膠 130、136、200A、500A、1034、1052、1054、1064:區 200、500:晶圓級封裝組件 400、400’、600、800、800’、900:封裝組件 700:晶圓 700A:封裝區 702:中介層 704:基底 706:內連線結構 1000:封裝基底 1002:基底芯 1006、1008:重佈線結構 1010、1016:接合接墊 1012、1018:阻焊層 1022:溝渠 1022L:第一側壁 1022R:第二側壁 1030:翹曲控制結構 1032:孔 1036:線 1040:支撐結構 1042:光纖陣列單元 1050:光纖 1058:熱介面材料 1060:散熱蓋 1062:開口 1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600:封裝 D1、D2:距離 H1、H2、H3:高度 T1:厚度 W1、W2、W3、W4:寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據一些實施例的積體電路晶粒的剖視圖。 圖2示出根據一些實施例的積體電路晶粒的剖視圖。 圖3示出根據一些實施例的積體電路晶粒的剖視圖。 圖4至圖7、圖8A、圖8B、圖9、圖10、圖11A及圖11B示出根據一些實施例的製造封裝組件的中間階段的俯視圖及剖視圖。 圖12A、圖12B及圖12C示出根據一些實施例的封裝組件的俯視圖及剖視圖。 圖13至圖16示出根據一些實施例的製造封裝組件的中間階段的剖視圖。 圖17至圖20示出根據一些實施例的製造封裝組件的中間階段的剖視圖。 圖21示出根據一些實施例的封裝組件的剖視圖。 圖22示出根據一些實施例的封裝組件的剖視圖。 圖23、圖24A、圖24B、圖24C、圖25A及圖25B示出根據一些實施例的製造封裝的中間階段的俯視圖及剖視圖。 圖26示出根據一些實施例的封裝的剖視圖。 圖27示出根據一些實施例的封裝的剖視圖。 圖28A及圖28B示出根據一些實施例的封裝的剖視圖。 圖29示出根據一些實施例的封裝的剖視圖。 圖30示出根據一些實施例的封裝的剖視圖。 圖31示出根據一些實施例的封裝的剖視圖。 圖32示出根據一些實施例的封裝的剖視圖。 圖33示出根據一些實施例的封裝的剖視圖。 圖34示出根據一些實施例的封裝的剖視圖。 圖35示出根據一些實施例的封裝的剖視圖。 圖36A及圖36B示出根據一些實施例的封裝的剖視圖。 圖37示出根據一些實施例的封裝的剖視圖。 圖38示出根據一些實施例的封裝的剖視圖。 圖39示出根據一些實施例的封裝的剖視圖。 圖40示出根據一些實施例的封裝的剖視圖。
70:積體電路晶粒
72:邊緣耦合器
122:壩結構
128、1048:光學膠
132:包封體
400:封裝組件
1000:封裝基底
1002:基底芯
1004:導通孔
1006、1008:重佈線結構
1012、1018:阻焊層
1016:接合接墊
1020:導電連接件
1022:溝渠
1024:焊接點
1026:底部填充劑
1028、1038、1044、1046:黏合劑
1030:翹曲控制結構
1032:孔
1040:支撐結構
1042:光纖陣列單元
1050:光纖
1200:封裝

Claims (20)

  1. 一種積體電路封裝，包括： 封裝基底，包括具有溝渠的絕緣層； 封裝組件，與所述溝渠相鄰地接合至所述封裝基底，所述封裝組件包括： 重佈線結構； 光學晶粒，接合至所述重佈線結構，所述光學晶粒包括位於所述光學晶粒的第一側壁附近的邊緣耦合器； 壩結構，在所述光學晶粒的所述第一側壁附近位於所述重佈線結構上； 第一底部填充劑，位於所述光學晶粒與所述重佈線結構之間，所述第一底部填充劑與所述壩結構實體接觸，所述第一底部填充劑不沿著所述光學晶粒的所述第一側壁延伸； 包封體，對所述光學晶粒進行包封；及 光學膠，與所述光學晶粒的所述第一側壁實體接觸，所述光學膠將所述壩結構與所述包封體分離；以及 第二底部填充劑，位於所述封裝基底的所述絕緣層與所述封裝組件之間，其中所述第二底部填充劑部分地設置於所述溝渠中。
  2. 如請求項1所述的積體電路封裝，更包括耦合至所述光學晶粒的光纖陣列單元，其中所述光學膠介置於所述邊緣耦合器與所述光纖陣列單元之間。
  3. 如請求項2所述的積體電路封裝，更包括附接至所述光纖陣列單元的光纖。
  4. 如請求項1所述的積體電路封裝，其中所述壩結構在平面圖中與所述光學晶粒部分地交疊。
  5. 如請求項1所述的積體電路封裝，其中所述光學晶粒的所述第一側壁與所述壩結構的第一側壁在垂直方向上對齊。
  6. 如請求項1所述的積體電路封裝，其中所述溝渠在平面圖中與所述光學晶粒部分地交疊。
  7. 如請求項1所述的積體電路封裝，其中所述邊緣耦合器的中心、所述壩結構的中心及所述溝渠的中心在平面圖中沿著同一條線對齊。
  8. 一種積體電路封裝，包括： 封裝基底，包括具有溝渠的絕緣層； 封裝組件，接合至所述封裝基底，所述封裝組件的第一側壁靠近所述溝渠； 光纖陣列單元，附接至所述封裝組件的所述第一側壁，其中所述封裝組件包括： 重佈線結構； 光學晶粒，接合至所述重佈線結構，所述光學晶粒包括邊緣耦合器，其中所述光學晶粒的第一側壁及所述封裝組件的所述第一側壁靠近所述邊緣耦合器； 光學膠，與所述光學晶粒的所述第一側壁實體接觸且位於所述邊緣耦合器與所述光纖陣列單元之間； 壩結構，與所述光學晶粒的所述第一側壁相鄰地位於所述重佈線結構上，所述壩結構嵌入至所述光學膠中；及 第一底部填充劑，位於所述光學晶粒與所述重佈線結構之間，所述第一底部填充劑與所述壩結構及所述光學膠實體接觸，所述第一底部填充劑不在所述邊緣耦合器與所述光學膠之間延伸；以及 第二底部填充劑，位於所述封裝基底的所述絕緣層與所述封裝組件之間，其中所述第二底部填充劑部分地填充所述溝渠，且其中所述第二底部填充劑不在所述邊緣耦合器與所述光纖陣列單元之間延伸。
  9. 如請求項8所述的積體電路封裝，更包括支撐結構，所述支撐結構與所述封裝組件的所述第一側壁相鄰地位於所述封裝基底上，其中所述光纖陣列單元附接至所述支撐結構。
  10. 如請求項8所述的積體電路封裝，其中所述封裝組件更包括位於所述重佈線結構之上的包封體，其中所述光學晶粒及所述光學膠嵌入於所述包封體中，且其中所述包封體不在所述邊緣耦合器與所述光學膠之間延伸。
  11. 如請求項10所述的積體電路封裝，其中所述包封體不在所述邊緣耦合器與所述光纖陣列單元之間延伸。
  12. 如請求項8所述的積體電路封裝，更包括散熱蓋，所述散熱蓋附接至所述封裝基底且覆蓋所述封裝組件，其中所述散熱蓋包括暴露出所述光纖陣列單元的開口。
  13. 如請求項12所述的積體電路封裝，更包括光纖，所述光纖位於所述散熱蓋的所述開口內且附接至所述光纖陣列單元。
  14. 如請求項8所述的積體電路封裝，其中所述封裝組件的所述第一側壁與所述溝渠的第一側壁在垂直方向上對齊。
  15. 一種形成積體電路封裝的方法，包括： 形成封裝組件，其中形成所述封裝組件包括： 形成重佈線結構； 在所述重佈線結構上形成壩結構； 將光學晶粒接合至所述重佈線結構，所述光學晶粒包括靠近所述光學晶粒的第一側壁的邊緣耦合器，所述光學晶粒的所述第一側壁與所述壩結構相鄰； 在所述光學晶粒與所述重佈線結構之間的第一間隙中沉積第一底部填充劑，其中所述第一底部填充劑與所述壩結構實體接觸，且其中所述第一底部填充劑不沿著所述光學晶粒的所述第一側壁延伸； 在所述壩結構之上形成光學膠，其中所述光學膠沿著所述光學晶粒的所述第一側壁延伸且與所述光學晶粒的所述第一側壁實體接觸；及 在所述光學膠之上形成包封體，其中所述光學膠將所述壩結構與所述包封體分離； 在封裝基底的最上部絕緣層中形成溝渠； 將所述封裝組件接合至所述封裝基底，所述光學晶粒的所述邊緣耦合器與所述溝渠相鄰；以及 在所述封裝組件與所述封裝基底之間的第二間隙中沉積第二底部填充劑，其中所述第二底部填充劑部分地填充所述溝渠，且其中所述第二底部填充劑不沿著所述光學晶粒的所述第一側壁延伸。
  16. 如請求項15所述的方法，更包括將光纖陣列單元附接至所述光學晶粒的所述第一側壁，其中所述第一底部填充劑、所述第二底部填充劑以及所述包封體不在所述邊緣耦合器與所述光纖陣列單元之間延伸。
  17. 如請求項16所述的方法，更包括在將所述光纖陣列單元附接至所述光學晶粒的所述第一側壁之前，將支撐結構附接至所述封裝基底的所述最上部絕緣層以與所述光學晶粒的所述第一側壁相鄰，其中所述光纖陣列單元附接至所述支撐結構。
  18. 如請求項16所述的方法，更包括將散熱蓋附接至所述封裝基底，所述散熱蓋覆蓋所述封裝組件，其中所述散熱蓋包括暴露出所述光纖陣列單元的開口。
  19. 如請求項18所述的方法，更包括將光纖附接至所述光纖陣列單元，其中所述光纖設置於所述散熱蓋的所述開口中。
  20. 如請求項15所述的方法，更包括在將所述光學晶粒接合至所述重佈線結構之前，在所述重佈線結構上形成多個導電連接件，其中所述多個導電連接件與所述壩結構在同一製程中形成。
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