CN1996565A - 具有应力消除分隔件的晶片级封装及其制造方法 - Google Patents

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Abstract

本发明提供了一种具有应力消除分隔件的半导体器件封装和一种制造该半导体器件封装的方法，在该半导体器件封装中，从芯片的本体延伸的金属互连指状物提供芯片互连。金属指状物通过应力消除分隔件与芯片的本体隔离。在一个示例中，这种隔离采取空气间隙的形式。在另一示例中，这种隔离采取弹性体材料的形式。在任一种情况下，避免了金属互连指状物和芯片的本体之间的热膨胀系数的不匹配，从而减轻了与裂纹和剥离相关的问题，并使得器件产量和器件可靠性提高。

Description

具有应力消除分隔件的晶片级封装及其制造方法
本申请于2006年1月4日提交的第10-2006-0000786号韩国专利申请的优先权，该申请的内容全部公开于此，以资参考。
技术领域
本发明涉及一种包括应力消除机构的半导体器件封装及其制造方法。
背景技术
半导体制造和封装技术已经演变为器件封装可包括多个堆叠关系的集成电路芯片，从而以封装级提供较小的形状因子和较高的集成密度。在这样的封装中，单个芯片均包括要外部传递的多个信号。这种传递发生在向该芯片的端表面分布信号的多个金属互连部分上。根据多种不同的技术来连接堆叠的不同芯片上的金属互连部分。
在芯片的层之间或者在封装的相邻芯片之间会出现机械应力。这种应力通常是由两个相邻层之间的热膨胀系数(CTE)不匹配导致的。在传统的封装中，利用穿过硅基底并通过介电层与该基底绝缘的垂直通孔使芯片堆叠并互连。在这种情况下，在器件制造过程中，或者随后在器件操作过程中，加热和冷却工艺会损坏通孔。由于层之间的CTE不匹配导致这种情况比较频繁。例如，硅的CTE值为3，而介电层的CTE值可近似于50-60，从而导致有大的不匹配。在较小的程度上，与介电层的CTE值为50-60相比，通孔的金属的CTE值近似于20，从而导致不匹配。这种不匹配当遭受多次加热和冷却热循环时会造成裂纹和剥离，从而负面影响制造过程中的器件产量和操作中的器件可靠性。
发明内容
本发明旨在提供一种具有应力消除分隔件的半导体器件封装和一种制造该半导体器件封装的方法。从芯片的本体延伸的金属指状物提供芯片互连。所述金属指状物通过应力消除分隔件与所述芯片的所述本体隔离。在一个示例中，这种隔离采取空气间隙的形式。在另一示例中，这种隔离采取弹性体材料的形式。在任一种情况下，避免了所述金属互连指状物和所述芯片的所述本体之间的CTE不匹配，从而减轻了与裂纹和剥离相关的问题。这使得器件产量和器件可靠性提高。
在一个方面，本发明旨在提供一种制造半导体器件的方法。该方法包括：在基底上形成半导体器件部分，所述半导体器件部分包括所述基底的器件区域中的键合焊盘；在所述基底的分划道区域内形成延伸局部通过所述基底的第一开口；在所述键合焊盘和所述第一开口之间的所述基底上形成介电层，覆盖所述第一开口的侧壁；在所述第一开口内设置覆盖所述第一开口内的介电层的材料层图案，所述材料层图案包括第二开口；在所述介电层上设置与所述键合焊盘接触的导电互连部分，并填充所述第二开口，所述导电互连部分的水平部分从所述键合焊盘延伸至所述第二开口，所述导电互连部分的竖直部分从所述水平部分延伸到所述第二开口中。
在一个实施例中，设置导电互连部分的步骤包括：在所述键合焊盘、所述介电层和所述材料层图案上设置籽金属层；在所述籽金属层上设置金属层；图案化所述籽金属层和所述金属层，以形成所述导电互连部分。
在另一实施例中，所述方法还包括去除所述第一开口内的在所述介电层和所述导电互连部分的所述竖直部分之间的材料层图案。
在另一实施例中，所述方法还包括在去除所述第一开口内的材料层图案之后，在所述第一开口内设置弹性体材料。在另一实施例中，在去除所述材料层之后，在所述导电互连部分的所述竖直部分和所述介电层之间存在空气间隙。
在另一实施例中，所述方法还包括在所述导电互连部分上设置第二介电层，其中，将所述第二介电层图案化以暴露所述导电互连部分的上表面的一部分。
在另一实施例中，所述方法还包括从所述基底的下表面去除基底材料，以暴露所述导电互连部分的所述竖直部分的下端。
在另一实施例中，所述去除基底材料的步骤包括执行化学抛光和机械抛光中的至少一种。
在另一实施例中，所述方法还包括向所述导电互连部分的所述竖直部分的暴露的下端涂敷焊球。
在另一实施例中，所述基底包括晶片，所述晶片包括由所述分划道分隔的至少两个芯片基底，所述介电层覆盖所述第一开口的第一和第二相对的侧壁，所述第一开口内的所述材料层图案在所述第一开口内产生两个第二开口，所述设置导电互连部分的步骤设置从各芯片基底上的各自的键合焊盘延伸到各自的第二开口中的第一和第二导电互连部分。
在另一实施例中，所述方法还包括从所述基底的下表面去除基底材料，以暴露所述第一导电互连部分的所述竖直部分和所述第二导电互连部分的所述竖直部分的下端，并在所述第一导电互连部分和所述第二导电互连部分之间将所述基底切块。
在另一实施例中，多个导电互连部分形成在所述基底上，并且所述方法还包括将所述多个导电互连部分键合到第二基底的对应的导电互连部分。
在另一实施例中，所述材料层图案包含弹性体材料或光阻材料。
在另一方面，本发明旨在提供一种制造半导体器件的方法，该方法包括：在基底上形成半导体器件部分，所述半导体器件部分包括所述基底的器件区域中的键合焊盘；在所述基底的分划道区域内形成延伸局部通过所述基底的第一开口；在所述第一开口内设置覆盖所述第一开口的侧壁的材料层图案，所述材料层图案包括第二开口；在所述键合焊盘和所述第二开口之间的基底上形成介电层，覆盖所述第二开口的侧壁；在所述介电层上设置与所述键合焊盘接触的导电互连部分，并填充所述第二开口，所述导电互连部分的水平部分从所述键合焊盘延伸至所述第二开口，所述导电互连部分的竖直部分从所述水平部分延伸到所述第二开口内。
在一个实施例中，设置导电互连部分的步骤包括：在所述键合焊盘和所述介电层上设置籽金属层；在所述籽金属层上设置金属层；图案化所述籽金属层和所述金属层，以形成所述导电互连部分。
在另一实施例中，所述方法还包括去除所述第一开口内的在所述介电层和所述第一开口的侧壁之间的材料层图案。
在另一实施例中，所述方法还包括在去除所述第一开口内的材料层图案之后，在所述第一开口内设置弹性体材料。
在另一实施例中，在去除所述材料层之后，在所述介电层和所述第一开口的侧壁之间存在空气间隙。
在另一实施例中，所述方法还包括在所述导电互连部分上设置第二介电层，其中，将所述第二介电层图案化以暴露所述导电互连部分的上表面的一部分。
在另一实施例中，所述方法还包括从所述基底的下表面去除基底材料，以暴露所述导电互连部分的所述竖直部分的下端。
在另一实施例中，所述去除基底材料的步骤包括执行化学抛光和机械抛光中的至少一种。
在另一实施例中，所述方法还包括向所述导电互连部分的所述竖直部分的暴露的下端涂敷焊球。
在另一实施例中，所述基底包括晶片，所述晶片包括由所述分划道分隔的至少两个芯片基底，所述第一开口内的所述材料层图案在所述第一开口内产生两个第二开口，所述介电层覆盖所述两个第二开口的每个的侧壁，所述设置导电互连部分的步骤设置从各芯片基底上的各自的键合焊盘延伸到各自的第二开口中的第一和第二导电互连部分。
在另一实施例中，所述方法还包括从所述基底的下表面去除基底材料，以暴露所述第一导电互连部分的所述竖直部分和所述第二导电互连部分的所述竖直部分的下端，并在所述第一导电互连部分和所述第二导电互连部分之间将所述基底切块。
在另一实施例中，多个导电互连部分形成在所述基底上，并且所述方法还包括将所述多个导电互连部分键合到第二基底的对应的导电互连部分。
在另一实施例中，所述材料层图案包含弹性体材料或光阻材料。
在另一方面，本发明旨在提供一种半导体器件，该器件包括：基底上的半导体器件部分，所述半导体器件部分包括所述基底的器件区域内的键合焊盘；所述基底上的介电层，所述介电层的水平部分位于所述键合焊盘和所述基底的外侧表面之间，所述介电层的竖直部分覆盖所述基底的所述外侧表面；导电互连部分，位于所述介电层上并与所述键合焊盘接触，所述导电互连部分的水平部分从所述键合焊盘延伸到所述基底的所述外侧表面，所述导电互连部分的竖直部分从所述导电互连部分的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述导电互连部分的竖直部分与所述介电层的竖直部分隔开。
在一个实施例中，所述导电互连部分包括：籽金属层，位于所述键合焊盘和所述介电层上；金属层，位于所述籽金属层上。
在另一实施例中，所述器件还包括所述导电互连部分的竖直部分和所述介电层的竖直部分之间的弹性体材料。
在另一实施例中，所述器件还包括所述导电互连部分上的第二介电层，其中，将所述第二介电层图案化以暴露所述导电互连部分的上表面的一部分。
在另一实施例中，所述导电互连部分的竖直部分的下端延伸到所述基底的下表面。
在另一实施例中，在所述导电互连部分的竖直部分和所述介电层的竖直部分之间存在空气间隙。
在另一实施例中，所述基底的所述外侧表面为被切块以提供所述基底的晶片的分划道的侧壁。
在另一实施例中，多个导电互连部分形成在所述基底上，并且还包括第二基底，其中，所述多个导电互连部分被键合到所述第二基底的对应的导电互连部分。
在另一实施例中，利用焊球键合所述导电互连部分。
在另一方面，本发明旨在提供一种半导体器件，该器件包括：基底上的半导体器件部分，所述半导体器件部分包括所述基底的器件区域内的键合焊盘；所述基底上的介电层，所述介电层的水平部分位于所述键合焊盘和所述基底的外侧表面之间，所述介电层的竖直部分从所述介电层的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述介电层的所述竖直部分与所述基底的所述外侧表面隔开；导电互连部分，位于所述介电层上并与所述键合焊盘接触，从所述键合焊盘延伸的所述导电互连部分的水平部分至所述基底的所述外侧表面，所述导电互连部分的竖直部分从所述导电互连部分的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述导电互连部分的竖直部分与所述介电层的竖直部分相邻并与所述基底的所述外侧表面隔开。
在一个实施例中，所述导电互连部分包括：籽金属层，位于所述键合焊盘和所述介电层上；金属层，位于所述籽金属层上。
在另一实施例中，所述器件还包括所述介电层的所述竖直部分和所述基底的所述外侧表面之间的弹性体材料。
在另一实施例中，所述器件还包括所述导电互连部分上的第二介电层。
在另一实施例中，所述导电互连部分的竖直部分的下端延伸到所述基底的下表面。
在另一实施例中，在所述介电层的所述竖直部分和所述基底的所述外侧表面之间存在空气间隙。
在另一实施例中，所述基底的所述外侧表面为被切块以提供所述基底的晶片的分划道的侧壁。
在另一实施例中，多个导电互连部分形成在所述基底上，并且所述器件还包括第二基底，其中，所述多个导电互连部分被键合到所述第二基底的对应的导电互连部分。
在另一实施例中，利用焊球键合所述导电互连部分。
在另一方面，本发明旨在提供一种半导体器件，该器件包括：基底上的半导体器件部分，所述半导体器件部分包括所述基底的器件区域内的键合焊盘；所述基底上的介电层，所述介电层的水平部分位于所述键合焊盘和所述基底的外侧表面之间，所述介电层的竖直部分覆盖所述基底的所述外侧表面；导电互连部分，位于所述介电层上并与所述键合焊盘接触，所述导电互连部分的水平部分从所述键合焊盘延伸到所述基底的所述外侧表面，所述导电互连部分的竖直部分从所述导电互连部分的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述导电互连部分的竖直部分与所述介电层的竖直部分隔开；弹性体材料，位于所述导电互连部分的竖直部分和所述介电层的竖直部分之间。
在一个实施例中，所述弹性体材料包含硅氧烷。
在另一方面，本发明旨在提供一种半导体器件，该器件包括：基底上的半导体器件部分，所述半导体器件部分包括所述基底的器件区域内的键合焊盘；所述基底上的介电层，所述介电层的水平部分位于所述键合焊盘和所述基底的外侧表面之间，所述介电层的竖直部分从所述介电层的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述介电层的所述竖直部分与所述基底的所述外侧表面隔开；弹性体材料，位于所述介电层的所述竖直部分和所述基底的所述外侧表面之间；导电互连部分，位于所述介电层上并与所述键合焊盘接触，所述导电互连部分的水平部分从所述键合焊盘延伸至所述基底的所述外侧表面，所述导电互连部分的竖直部分从所述导电互连部分的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述导电互连部分的竖直部分与所述介电层的竖直部分相邻并与所述基底的所述外侧表面隔开。
在一个实施例中，所述弹性体材料包含硅氧烷。
附图说明
通过对本发明优选实施例的更加具体的描述，本发明的前述和其它目的、特征及优点将会清楚，附图中示出了本发明的优选实施例，在不同的图中，始终用相同的标号表示相同的部分。没有必要按比例绘制附图，而是重点放在示出本发明的原理上。
图1是根据本发明的晶片级封装(WLP)的剖视图。
图2至图12是制造根据本发明第一实施例的晶片级封装(WLP)的方法的剖视图。
图13至图20是制造根据本发明第二实施例的晶片级封装(WLP)的方法的剖视图。
图21和图22是制造根据本发明第三实施例的晶片级封装(WLP)的方法的剖视图。
具体实施方式
现在，将在下文中参照附图来更充分地描述本发明，附图中示出了本发明的优选实施例。然而，本发明可以以不同的形式来实施，而不应该被理解为局限于这里阐述的实施例。在附图和相关的描述中，如果第一层被称作在另一层“上”，则第一层可直接在另一层上，或者可存在中间层。相同的标号在说明书中始终指相同的元件。
图1是根据本发明的晶片级封装(WLP)的剖视图。根据该实施例的WLP包括导电键合焊盘32，该导电键合焊盘32在半导体基底30的外边缘或外侧表面34附近设置在半导体基底30的晶粒(die)或芯片上。在一个示例中，基底30的外边缘34与晶片的分划道(scribe lane)相吻合，沿着该分划道切割晶片，以形成晶粒。在普通的实施例中，多个这样的键合焊盘布置在芯片的周边周围。
氧化物层36设置在基底30的在各键合焊盘32和外边缘34之间的顶表面上。层间介电层图案38设置在氧化物层上。介电层图案38包括：水平部分38a，跨过半导体基底的顶表面水平延伸至基底的外边缘34；竖直部分38b，在与基底30的外边缘34对应的方向上从水平部分38a竖直延伸。
多个导电互连部分40设置在介电图案38上，各导电互连部分40对应于键合焊盘32。在第一端，各导电互连部分40通过介电层图案38和氧化物层36中的开口接触对应的键合焊盘32。各导电互连部分40包括：水平部分40a，跨过介电层图案38的水平部分38a水平延伸；竖直部分40b，在与基底30的外边缘34对应的方向上从水平部分40a的第二端竖直延伸。介电层图案38的竖直部分38b位于导电互连部分40的竖直部分40b和基底30的外边缘34之间，以使导电互连部分40的竖直部分40b与基底30绝缘。
局部去除基底30的下表面33，以暴露导电互连部分40的竖直部分40b的下端42。焊球44与各竖直部分40b的下端42接触。焊球用于将得到的芯片键合到下芯片、器件、晶片、封装或其它基底，既提供电互连功能又提供机械锚固功能。
在示出的实施例中，空气间隙46设置在介电层图案38的竖直部分38b和基底30的外边缘34之间。在另一实施例中，例如在下面图12中示出的实施例中，介电层图案38的竖直部分38b直接形成在基底30的外边缘34上，空气间隙70设置在介电层图案38的竖直部分38b和各导电互连部分40的竖直部分40b之间。在其它实施例中，如下面的图21和图22中所示，用弹性体填充空气间隙。弹性体作为应力消除分隔件来操作，提高了半导体器件的可靠性。
图2至图12是制造根据本发明第一实施例的晶片级封装(WLP)的制造方法的剖视图。
参照图2，由分划道52将半导体晶片46分割成邻近的器件区50和分划道区48。晶片的相邻晶粒共享公共分划道52，当充分地分划或切割公共分划道52时，公共分划道52将晶片分成单个的晶粒。键合焊盘32或器件的其它导电特征设置在器件区50内。例如包含氧化硅或氮化硅的氧化物层图案36形成在基底的顶表面上，并被图案化以暴露键合焊盘32。氧化物层图案36设置为钝化层，以在制造过程中保护器件的单元区域。
参照图3，将分划道52局部切块或局部去除，以形成第一开口53，使得基底30的下部本体残留在分划道52内。在一个示例中，将分划道52局部切块的深度对应于导电互连部分40的竖直部分40b的最终期望长度(见下面的图12)。通过局部切除分划道52使晶粒的外边缘34暴露在开口53中。然后，将介电层涂敷到得到的结构上，并将介电层图案化以暴露下面的键合焊盘32的上表面。介电层图案38包括：水平部分38a，跨过半导体基底的顶表面水平延伸至基底的外边缘34；竖直部分38b，在沿着基底30的外边缘34的方向上从水平部分38a竖直延伸。在该实施例中，介电层图案38的竖直部分38b直接涂敷到基底30在分划道区中暴露的外边缘34上。在一个实施例中，介电层包含利用旋涂或化学气相沉积(CVD)涂敷的介电材料，介电材料例如为光敏聚酰亚胺(PSPI)、光敏聚苯并噁唑(PSPBO)、氮化硅(SiNx)或硅氧化物(SiOx)。
参照图4，第一光阻层形成在第一开口53中，并被图案化，以提供包括第二开口64的第一光阻层图案62。在分划道52设置在晶片的相邻晶粒之间的情况下，第一光阻层图案62包括两个第二开口64，这两个第二开口64通过第一光阻层图案62的中间部分63分开。
参照图5，将籽金属(seed metal)层66涂敷到得到的结构的暴露表面上。在一个示例中，籽金属层包含例如通过溅射工艺涂敷的Ti、Cu或Ti/Cu。
参照图6，将第二光阻层涂敷到得到的结构上，并将该第二光阻层图案化，以提供暴露键合焊盘32和第二开口64之间的下面的籽金属层66的第二光阻层图案68。在该示例中，第二光阻层图案68的一部分残留在第一光阻层62的中间部分63上，用于随后的导电层的图案化。
参照图7，将导电层涂敷到暴露的籽金属层66上，以形成导电互连部分40。在第一端处，导电互连部分40通过介电层图案38和氧化物层36中的开口接触键合焊盘32。导电互连部分40包括：水平部分40a，跨过介电层图案38的水平部分38a水平延伸；竖直部分40b或指状物，从水平部分40a竖直延伸到第二开口64中，以填充第二开口64。位于第一光阻层图案62的中间部分63上的第二光阻层图案68使由分划道52限定的相邻晶粒的导电互连部分40分开。用于形成导电互连部分40的导电层包含导电金属(例如Cu、Ni或Au金属)。例如可通过电镀技术或者通过其它传统技术形成导电层。
参照图8，根据传统技术去除第二光阻图案68。
参照图9，根据传统技术去除由去除第二光阻层图案68暴露的籽金属层66的部分。这部分包括籽金属层66的位于第一光阻层图案62的中间部分63上的部分。该操作使下面的第一光阻层图案62的上表面暴露。
参照图10，根据传统技术(例如通过涂敷清洗溶剂(rinse solvent))去除占据分划道52的第一开口53的第一光阻层图案62。在得到的结构的平面透视图中，单个的导电互连部分40互相分隔开，各导电互连部分40从键合焊盘延伸到分划道区52中。因此，去除分划道区52中的下面的第一光阻层图案62、63既暴露了第二光阻层图案68在中间部分63的位置处的下面，又暴露了图案化的单个导电互连部分40之间的位置。
在去除第一光阻层图案62时，在各导电互连部分40的竖直部分40b和介电层图案38的竖直部分38b之间形成空气间隙70。然后，第二介电层72形成在得到的结构上。第二介电层72保护下面的导电互连部分40免受将堆叠在当前芯片上的相邻芯片的下部的干扰。可选择性地将第二介电层72图案化，以暴露在导电互连部分的竖直部分40b的上方的导电互连部分40的顶表面73，从而芯片可以以堆叠芯片封装的方式堆叠。在一个实施例中，第二介电层72包括粘结组分，并被β态固化(beta-stage cure)或局部固化，以保持它的粘结特性，从而当另一芯片堆叠在当前芯片上方时，通过第二介电层72填充芯片之间的间隙，并通过第二介电层72提供结合功能。随后可充分地固化第二介电层72，以完成芯片键合工艺。
参照图11，根据传统技术利用例如机械抛光或化学-机械抛光局部去除晶片的后表面，以暴露导电互连部分40的竖直部分40b的底边缘42。因此，晶片的晶粒在切块线74处分开，从而由公共晶片形成多个晶粒。因此，导电互连部分40的竖直部分40b被构造为在基底30的外边缘34外延伸的导电指状物，并提供向外部或芯片外、源头和目的地发送信号以及从外部或芯片外(off-chip)、源头和目的地接收信号的机构。
参照图12，可堆叠并对齐晶片级封装(WLP)，以形成堆叠的芯片封装。焊球44附于导电互连部分40的竖直部分40b的暴露的底边缘42上。可利用包括球附着(ball attachment)、焊料喷射(solder jet)和焊料传递(solder transfer)工艺、电镀和丝网印刷的众多公知技术中的任一种来使焊球附着。与各个互连部分40相关联的焊球44与下芯片或基底的下面的互连部分的暴露的上表面73对齐。焊球44提供内部芯片键合，将两个相邻的芯片通过它们的导电互连部分锚固在一起。以这种方式，焊球44用作WLP的导电键合媒介。此时，各导电互连部分40的竖直部分40b和芯片基底30的外边缘34之间的空气间隙70允许有一定的挠度(flexibility)，从而有助于邻近芯片之间的移动，而此时，消除由于热的或机械的不匹配而导致的应力。
虽然图12的示例示出了附于下芯片的导电互连部分的上芯片的导电互连部分，但是根据本发明，可以将导电互连部分可选择地键合到下半导体基底、晶片或印刷电路板上。
除此之外，虽然上面的图2至图12的示例示出了先制备包括第一和第二芯片的晶片并将其切块，然后利用焊球堆叠和键合的芯片级键合方法，但是本发明同样可应用于晶片级键合方法，晶片级键合方法是先制备包括第一芯片的第一晶片和包括第二芯片的第二晶片，并用焊球使晶片自身堆叠并键合，然后将得到的晶片堆叠结构切块。
图13至图20是根据本发明第二实施例的制造晶片级封装(WLP)的方法的剖视图。
参照图13，以与图2中示出的第一实施例的方式相同的方式制备本第二实施例的基底。与第一实施例中的一样，将第二实施例的分划道52局部切块或去除，以形成第一开口53，使得基底30的下部本体残留在分划道52内。在一个示例中，将分划道52局部切块的深度对应于导电互连部分40的竖直部分40b的最终期望长度(见下面的图20)。通过局部切除分划道52使晶粒的外边缘34暴露在开口53中。然后，第一光阻层形成在第一开口53中，并被图案化，以提供包括第二开口84的第一光阻层图案82。在分划道52设置在晶片的相邻晶粒之间的情况下，第一光阻层图案82包括两个第二开口84，这两个第二开口84通过第一光阻层图案82的中间部分83分开。在分划道52的每侧上，将第一光阻层图案的左部和右部直接涂敷到邻近的基底30的外边缘34上。
参照图14，然后将介电层涂敷到得到的结构上，并将介电层图案化以暴露下面的键合焊盘32的上表面。介电层图案38包括：水平部分38a，跨过半导体基底的顶表面水平延伸至基底的外边缘34；竖直部分38b，在沿着位于基底的外边缘34上的第一光阻层图案82的方向从水平部分38a竖直延伸。介电层包含介电材料，例如光敏聚酰亚胺(PSPI)、光敏聚苯噁唑(PSPBO)、氮化硅(SiNx)或氧化硅(SiOx)。
参照图15，将籽金属层66涂敷到得到的结构的暴露表面上。在一个示例中，籽金属层包含例如通过溅射工艺涂敷的Ti、Cu或Ti/Cu。
参照图16，将第二光阻层涂敷到得到的结构上，并将该第二光阻层图案化，以提供暴露键合焊盘32和第二开口84之间的下面的籽金属层66的第二光阻层图案68。在该示例中，第二光阻层图案68的一部分残留在第一光阻层82的中间部分83上，用于随后的导电层的图案化。
参照图17，将导电层涂敷到暴露的籽金属层66上，以形成导电互连部分40。在第一端处，导电互连部分40通过介电层图案38和氧化物层36中的开口接触键合焊盘32。导电互连部分40包括：水平部分40a，跨过介电层图案38的水平部分38a水平延伸；竖直部分40b，从水平部分40a竖直延伸到第二开口84中，以填充第二开口84。位于第一光阻层图案82的中间部分83上的第二光阻层图案部分68使由分划道52限定的相邻晶粒的导电互连部分40分开。用于形成导电互连部分40的导电层包含导电金属(例如Cu、Ni或Au金属)。例如可通过电镀技术或者通过其它传统技术形成导电层。
参照图18，根据传统技术去除第二光阻图案68。
参照图19，根据传统技术去除由去除第二光阻层图案68暴露的籽金属层66的部分。这部分包括籽金属层的位于第一光阻层图案82的中间部分83上的部分。该操作使下面的第一光阻层图案82的上表面暴露。
参照图20，根据传统技术(例如通过涂敷清洗溶剂)去除占据分划道52的第一开口53的第一光阻层图案82、83。如上所述，分划道区52中的下面的第一光阻层图案82、83既暴露了第二光阻层图案68在中间部分83的位置处的下面，又暴露了图案化的单个导电互连部分40之间的位置。因此，在去除第一光阻层图案时，在导电互连部分40的竖直部分40b和基底30的外边缘34之间形成空气间隙70。具体地讲，在本第二实施例中，空气间隙70位于介电层图案38与各导电互连部分40的竖直部分40b相邻的竖直部分38b和基底30的外边缘34之间。然后，第二介电层72形成在得到的结构上。如上所述，第二介电层72保护下面的导电互连部分40免受将堆叠在当前芯片上的相邻芯片的下部的干扰。可选择性地将第二介电层72图案化，以暴露在导电互连部分的竖直部分40b的上方的导电互连部分40的顶表面73，从而芯片可以以堆叠芯片封装来堆叠。如上所述，第二介电层可用作填充相邻的芯片之间的间隙的内部芯片粘结层。
根据传统技术利用例如机械抛光或化学-机械抛光局部去除晶片的后表面，以暴露导电互连部分40的竖直部分40b的底边缘42。因此，晶片的晶粒在切块线74处分开，从而由公共晶片形成多个晶粒。因此，如上所述，导电互连部分40的竖直部分40b被构造为在基底30的外边缘34外延伸的指状物，并提供向外部或芯片外、源头和目的地发送信号以及从外部或芯片外、源头和目的地接收信号的机构。然后，可以按上面描述的方式进一步加工并封装得到的器件。
图21和图22是根据本发明第三实施例的制造晶片级封装(WLP)的方法的剖视图。
图21中的实施例在结构上类似于图11中描述的第一实施例的结构，因为介电层图案38的竖直部分38b直接位于基底30的外边缘34上，并且导电互连部分40的竖直部分40b与介电层图案38的竖直部分38b隔开。然而，在图21中的本实施例中，用弹性体材料92填充导电互连部分40的各竖直部分40b和介电层图案38的竖直部分38b之间的空气间隙或空隙(void)。可在如结合上面图10中所描述的去除占据第一开口53的第一光阻层图案62之后，设置弹性体材料92。可选择地，弹性体材料92可设置为如结合上面图4中所描述的第一光阻层图案62的替代物，并在形成导电互连部分40之后，始终保留在处理过程中，从而提供图21中的实施例。
图22中的实施例在结构上类似于图20中描述的第二实施例的结构，因为介电层图案38的竖直部分38b与基底30的外边缘34隔开，并且导电互连部分40的竖直部分40b与介电层图案38的竖直部分38b相邻。然而，在图22中的本实施例中，用弹性体材料92填充基底30的外边缘34和介电层图案38的竖直部分38b之间的空气间隙或空隙。可以在如结合上面图20中所描述的去除占据第一开口53的第一光阻层图案82之后，设置弹性体材料92。可选择地，弹性体材料92可设置为如结合上面图13中所描述的第一光阻层图案82的替代物，并在形成导电互连部分40之后，始终保留在处理过程中，从而提供图22中的实施例。
在图21和图22中的实施例中，弹性体包括例如硅氧烷，并作为导电互连部分40的竖直部分40b和基底30的外边缘34之间的柔性的和可压缩的应力消除分隔件来操作，从而提高了得到的封装器件的可靠性。弹性体的弹性模量例如在大约10至1000MPa的范围内。弹性体材料92起着进一步吸收作用于导电互连部分40上的外部产生的应力或冲击的作用。
以这种方式，提供了具有应力消除分隔件的晶片级封装及其制造方法。从芯片的本体延伸的金属指状物既提供内部芯片的电互连，又提供内部芯片的机械锚固。金属指状物通过应力消除分隔件与芯片的本体隔离。在一个示例中，这种隔离采取空气间隙的形式。在另一示例中，这种隔离采取弹性体材料的形式。在任一情况下，避免了金属指状物与芯片的本体之间的CTE不匹配，消除了在传统的技术中与裂纹和剥离有关的问题。这样减轻了会在芯片堆叠工艺中引起的损坏，并且使得器件产量和器件可靠性提高。
虽然已经参照本发明的优选实施例具体地示出和描述了本发明，但是本领域的技术人员应该明白，在不脱离由权利要求限定的本发明的精神和范围的情况下，在这里可在形式和细节上进行各种改变。

Claims (50)

1、一种制造半导体器件的方法，包括：
在基底上形成半导体器件部分，所述半导体器件部分包括所述基底的器件区域中的键合焊盘；
在所述基底的分划道区域内形成延伸局部通过所述基底的第一开口；
在所述键合焊盘和所述第一开口之间的所述基底上形成介电层，覆盖所述第一开口的侧壁；
在所述第一开口内设置覆盖所述第一开口内的介电层的材料层图案，所述材料层图案包括第二开口；
在所述介电层上设置与所述键合焊盘接触的导电互连部分，并填充所述第二开口，所述导电互连部分的水平部分从所述键合焊盘延伸至所述第二开口，所述导电互连部分的竖直部分从所述水平部分延伸到所述第二开口中。
2、如权利要求1所述的方法，其中，设置导电互连部分的步骤包括：
在所述键合焊盘、所述介电层和所述材料层图案上设置籽金属层；
在所述籽金属层上设置金属层；
图案化所述籽金属层和所述金属层，以形成所述导电互连部分。
3、如权利要求1所述的方法，还包括去除所述第一开口内的在所述介电层和所述导电互连部分的所述竖直部分之间的材料层图案。
4、如权利要求3所述的方法，还包括在去除所述第一开口内的材料层图案之后，在所述第一开口内设置弹性体材料。
5、如权利要求3所述的方法，其中，在去除所述材料层图案之后，在所述导电互连部分的所述竖直部分和所述介电层之间存在空气间隙。
6、如权利要求1所述的方法，还包括在所述导电互连部分上设置第二介电层，其中，将所述第二介电层图案化以暴露所述导电互连部分的上表面的一部分。
7、如权利要求1所述的方法，还包括从所述基底的下表面去除基底材料，以暴露所述导电互连部分的所述竖直部分的下端。
8、如权利要求7所述的方法，其中，所述去除基底材料的步骤包括执行化学抛光和机械抛光中的至少一种。
9、如权利要求7所述的方法，还包括向所述导电互连部分的所述竖直部分的暴露的下端涂敷焊球。
10、如权利要求1所述的方法：
其中，所述基底包括晶片，所述晶片包括由所述分划道分隔的至少两个芯片基底，
其中，所述介电层覆盖所述第一开口的第一和第二相对的侧壁，
其中，所述第一开口内的所述材料层图案在所述第一开口内产生两个第二开口，
其中，所述设置导电互连部分的步骤设置从各芯片基底上的各自的键合焊盘延伸到各自的第二开口中的第一和第二导电互连部分。
11、如权利要求10所述的方法，还包括从所述基底的下表面去除基底材料，以暴露所述第一导电互连部分的所述竖直部分和所述第二导电互连部分的所述竖直部分的下端，并在所述第一导电互连部分和所述第二导电互连部分之间将所述基底切块。
12、如权利要求1所述的方法，其中，多个导电互连部分形成在所述基底上，并且所述方法还包括将所述多个导电互连部分键合到第二基底的对应的导电互连部分。
13、如权利要求1所述的方法，其中，所述材料层图案包含弹性体材料。
14、如权利要求1所述的方法，其中，所述材料层图案包含光阻材料。
15、一种制造半导体器件的方法，包括：
在基底上形成半导体器件部分，所述半导体器件部分包括所述基底的器件区域中的键合焊盘；
在所述基底的分划道区域内形成延伸局部通过所述基底的第一开口；
在所述第一开口内设置覆盖所述第一开口的侧壁的材料层图案，所述材料层图案包括第二开口；
在所述键合焊盘和所述第二开口之间的基底上形成介电层，覆盖所述第二开口的侧壁；
在所述介电层上设置与所述键合焊盘接触的导电互连部分，并填充所述第二开口，所述导电互连部分的水平部分从所述键合焊盘延伸至所述第二开口，所述导电互连部分的竖直部分从所述水平部分延伸到所述第二开口内。
16、如权利要求15所述的方法，其中，设置导电互连部分的步骤包括：
在所述键合焊盘和所述介电层上设置籽金属层；
在所述籽金属层上设置金属层；
图案化所述籽金属层和所述金属层，以形成所述导电互连部分。
17、如权利要求15所述的方法，还包括去除所述第一开口内的在所述介电层和所述第一开口的侧壁之间的材料层图案。
18、如权利要求17所述的方法，还包括在去除所述第一开口内的材料层图案之后，在所述第一开口内设置弹性体材料。
19、如权利要求17所述的方法，其中，在去除所述材料层之后，在所述介电层和所述第一开口的侧壁之间存在空气间隙。
20、如权利要求15所述的方法，还包括在所述导电互连部分上设置第二介电层，其中，将所述第二介电层图案化以暴露所述导电互连部分的上表面的一部分。
21、如权利要求15所述的方法，还包括从所述基底的下表面去除基底材料，以暴露所述导电互连部分的所述竖直部分的下端。
22、如权利要求21所述的方法，其中，所述去除基底材料的步骤包括执行化学抛光和机械抛光中的至少一种。
23、如权利要求21所述的方法，还包括向所述导电互连部分的所述竖直部分的暴露的下端涂敷焊球。
24、如权利要求15所述的方法：
其中，所述基底包括晶片，所述晶片包括由所述分划道分隔的至少两个芯片基底，
其中，所述第一开口内的所述材料层图案在所述第一开口内产生两个第二开口，
其中，所述介电层覆盖所述两个第二开口的每个的侧壁，
其中，所述设置导电互连部分的步骤设置从各芯片基底上的各自的键合焊盘延伸到各自的第二开口中的第一和第二导电互连部分。
25、如权利要求24所述的方法，还包括从所述基底的下表面去除基底材料，以暴露所述第一导电互连部分的所述竖直部分和所述第二导电互连部分的所述竖直部分的下端，并在所述第一导电互连部分和所述第二导电互连部分之间将所述基底切块。
26、如权利要求15所述的方法，其中，多个导电互连部分形成在所述基底上，并且所述方法还包括将所述多个导电互连部分键合到第二基底的对应的导电互连部分。
27、如权利要求15所述的方法，其中，所述材料层图案包含弹性体材料。
28、如权利要求15所述的方法，其中，所述材料层图案包含光阻材料。
29、一种半导体器件，包括：
基底上的半导体器件部分，所述半导体器件部分包括所述基底的器件区域内的键合焊盘；
所述基底上的介电层，所述介电层的水平部分位于所述键合焊盘和所述基底的外侧表面之间，所述介电层的竖直部分覆盖所述基底的所述外侧表面；
导电互连部分，位于所述介电层上并与所述键合焊盘接触，所述导电互连部分的水平部分从所述键合焊盘延伸到所述基底的所述外侧表面，所述导电互连部分的竖直部分从所述导电互连部分的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述导电互连部分的竖直部分与所述介电层的竖直部分隔开。
30、如权利要求29所述的器件，其中，所述导电互连部分包括：
籽金属层，位于所述键合焊盘和所述介电层上；
金属层，位于所述籽金属层上。
31、如权利要求29所述的器件，还包括所述导电互连部分的竖直部分和所述介电层的竖直部分之间的弹性体材料。
32、如权利要求29所述的器件，还包括所述导电互连部分上的第二介电层，其中，将所述第二介电层图案化以暴露所述导电互连部分的上表面的一部分。
33、如权利要求29所述的器件，其中，所述导电互连部分的竖直部分的下端延伸到所述基底的下表面。
34、如权利要求29所述的器件，其中，在所述导电互连部分的竖直部分和所述介电层的竖直部分之间存在空气间隙。
35、如权利要求29所述的器件，其中，所述基底的所述外侧表面为被切块以提供所述基底的晶片的分划道的侧壁。
36、如权利要求29所述的器件，其中，多个导电互连部分形成在所述基底上，并且所述器件还包括第二基底，其中，所述多个导电互连部分被键合到所述第二基底的对应的导电互连部分。
37、如权利要求36所述的器件，其中，利用焊球键合所述导电互连部分。
38、一种半导体器件，包括：
基底上的半导体器件部分，所述半导体器件部分包括所述基底的器件区域内的键合焊盘；
所述基底上的介电层，所述介电层的水平部分位于所述键合焊盘和所述基底的外侧表面之间，所述介电层的竖直部分从所述介电层的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述介电层的所述竖直部分与所述基底的所述外侧表面隔开；
导电互连部分，位于所述介电层上并与所述键合焊盘接触，所述导电互连部分的水平部分从所述键合焊盘延伸至所述基底的所述外侧表面，所述导电互连部分的竖直部分从所述导电互连部分的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述导电互连部分的竖直部分与所述介电层的竖直部分相邻并与所述基底的所述外侧表面隔开。
39、如权利要求38所述的器件，其中，所述导电互连部分包括：
籽金属层，位于所述键合焊盘和所述介电层上；
金属层，位于所述籽金属层上。
40、如权利要求38所述的器件，还包括所述介电层的所述竖直部分和所述基底的所述外侧表面之间的弹性体材料。
41、如权利要求38所述的器件，还包括所述导电互连部分上的第二介电层。
42、如权利要求38所述的器件，其中，所述导电互连部分的竖直部分的下端延伸到所述基底的下表面。
43、如权利要求38所述的器件，其中，在所述介电层的所述竖直部分和所述基底的所述外侧表面之间存在空气间隙。
44、如权利要求38所述的器件，其中，所述基底的所述外侧表面为被切块以提供所述基底的晶片的分划道的侧壁。
45、如权利要求38所述的器件，其中，多个导电互连部分形成在所述基底上，并且所述器件还包括第二基底，其中，所述多个导电互连部分被键合到所述第二基底的对应的导电互连部分。
46、如权利要求45所述的器件，其中，利用焊球键合所述导电互连部分。
47、一种半导体器件，包括：
基底上的半导体器件部分，所述半导体器件部分包括所述基底的器件区域内的键合焊盘；
所述基底上的介电层，所述介电层的水平部分位于所述键合焊盘和所述基底的外侧表面之间，所述介电层的竖直部分覆盖所述基底的所述外侧表面；
导电互连部分，位于所述介电层上并与所述键合焊盘接触，所述导电互连部分的水平部分从所述键合焊盘延伸到所述基底的所述外侧表面，所述导电互连部分的竖直部分从所述导电互连部分的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述导电互连部分的竖直部分与所述介电层的竖直部分隔开；
弹性体材料，位于所述导电互连部分的竖直部分和所述介电层的竖直部分之间。
48、如权利要求47所述的器件，其中，所述弹性体材料包含硅氧烷。
49、一种半导体器件，包括：
基底上的半导体器件部分，所述半导体器件部分包括所述基底的器件区域内的键合焊盘；
所述基底上的介电层，所述介电层的水平部分位于所述键合焊盘和所述基底的外侧表面之间，所述介电层的竖直部分从所述介电层的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述介电层的所述竖直部分与所述基底的所述外侧表面隔开；
弹性体材料，位于所述介电层的所述竖直部分和所述基底的所述外侧表面之间；
导电互连部分，位于所述介电层上并与所述键合焊盘接触，所述导电互连部分的水平部分从所述键合焊盘延伸至所述基底的所述外侧表面，所述导电互连部分的竖直部分从所述导电互连部分的所述水平部分延伸并在沿着所述基底的所述外侧表面的竖直方向上延伸，所述导电互连部分的竖直部分与所述介电层的竖直部分相邻并与所述基底的所述外侧表面通过所述弹性体材料隔开。
50、如权利要求49所述的器件，其中，所述弹性体材料包含硅氧烷。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097346A (zh) * 2009-10-29 2011-06-15 万国半导体股份有限公司 功率半导体封装
WO2012013162A1 (zh) * 2010-07-30 2012-02-02 昆山智拓达电子科技有限公司 一种硅通孔互连结构及其制造方法
CN101814461B (zh) * 2009-02-19 2012-11-28 亿光电子工业股份有限公司 封装基板结构与芯片封装结构及其制作方法
US8513820B2 (en) 2009-01-23 2013-08-20 Everlight Electronics Co., Ltd. Package substrate structure and chip package structure and manufacturing process thereof
CN103531548A (zh) * 2012-06-29 2014-01-22 飞思卡尔半导体公司 具有气隙的半导体封装结构及其形成方法
CN104137250A (zh) * 2012-02-27 2014-11-05 高通股份有限公司 应变缓减的tsv的结构和方法
CN108711564A (zh) * 2015-01-26 2018-10-26 日月光半导体制造股份有限公司 扇出晶片级封装结构
CN114388373A (zh) * 2020-10-22 2022-04-22 长鑫存储技术有限公司 半导体封装方法及半导体结构
US12131951B2 (en) 2020-10-22 2024-10-29 Changxin Memory Technologies, Inc. Semiconductor packaging method and semiconductor structure

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753528B1 (ko) 2006-01-04 2007-08-30 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법
US7344959B1 (en) * 2006-07-25 2008-03-18 International Business Machines Corporation Metal filled through via structure for providing vertical wafer-to-wafer interconnection
KR100833194B1 (ko) * 2006-12-19 2008-05-28 삼성전자주식회사 반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법
JP5237607B2 (ja) * 2007-10-25 2013-07-17 新光電気工業株式会社 基板の製造方法
US7846772B2 (en) 2008-06-23 2010-12-07 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7767494B2 (en) * 2008-06-30 2010-08-03 Headway Technologies, Inc. Method of manufacturing layered chip package
US7868442B2 (en) * 2008-06-30 2011-01-11 Headway Technologies, Inc. Layered chip package and method of manufacturing same
TWI343129B (en) * 2008-11-24 2011-06-01 Ind Tech Res Inst Thin film transistor
TWI419367B (zh) * 2010-12-02 2013-12-11 Epistar Corp 光電元件及其製造方法
KR101767654B1 (ko) * 2011-05-19 2017-08-14 삼성전자주식회사 에어 갭 절연 구조를 갖는 관통전극을 구비한 반도체 소자 및 그 제조방법
KR101906860B1 (ko) 2011-11-24 2018-10-12 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
CN103854964B (zh) * 2012-11-30 2016-08-17 上海华虹宏力半导体制造有限公司 改善沟槽栅分立功率器件晶圆内应力的方法
US20150187681A1 (en) * 2013-12-26 2015-07-02 Ravi V. Mahajan Flexible microelectronic assembly and method
KR102171286B1 (ko) 2014-07-11 2020-10-29 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10062648B2 (en) 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9741690B1 (en) 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
US10256298B2 (en) * 2017-02-02 2019-04-09 Vanguard International Semiconductor Corporation Semiconductor structure and method for forming the same
TWI717846B (zh) * 2018-09-25 2021-02-01 精材科技股份有限公司 晶片封裝體及其製造方法
US11309266B2 (en) * 2020-05-28 2022-04-19 Nanya Technology Corporation Semiconductor device structure with air gap and method for forming the same
US20220319923A1 (en) * 2021-04-01 2022-10-06 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920004028B1 (ko) * 1989-11-20 1992-05-22 삼성전자 주식회사 반도체 장치 및 그 제조방법
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
JPH1084012A (ja) 1996-09-06 1998-03-31 Hitachi Ltd 半導体装置
JPH11340373A (ja) 1998-05-27 1999-12-10 Seiko Instruments Inc 薄小型樹脂封止パッケージ
KR100379558B1 (ko) * 1999-12-01 2003-04-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
JP2002198463A (ja) 2000-12-26 2002-07-12 Canon Inc チップサイズパッケージおよびその製造方法
SG106054A1 (en) * 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
JP2003017621A (ja) 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7053478B2 (en) * 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US6943056B2 (en) * 2002-04-16 2005-09-13 Renesas Technology Corp. Semiconductor device manufacturing method and electronic equipment using same
JP4130158B2 (ja) * 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
KR100753528B1 (ko) * 2006-01-04 2007-08-30 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8513820B2 (en) 2009-01-23 2013-08-20 Everlight Electronics Co., Ltd. Package substrate structure and chip package structure and manufacturing process thereof
CN101814461B (zh) * 2009-02-19 2012-11-28 亿光电子工业股份有限公司 封装基板结构与芯片封装结构及其制作方法
CN102097346B (zh) * 2009-10-29 2013-11-20 万国半导体股份有限公司 功率半导体封装
CN102097346A (zh) * 2009-10-29 2011-06-15 万国半导体股份有限公司 功率半导体封装
CN104011848A (zh) * 2010-07-30 2014-08-27 昆山智拓达电子科技有限公司 一种硅通孔互连结构及其制造方法
WO2012013162A1 (zh) * 2010-07-30 2012-02-02 昆山智拓达电子科技有限公司 一种硅通孔互连结构及其制造方法
CN104137250A (zh) * 2012-02-27 2014-11-05 高通股份有限公司 应变缓减的tsv的结构和方法
US9355904B2 (en) 2012-02-27 2016-05-31 Qualcomm Incorporated Method for strain-relieved through substrate vias
CN104137250B (zh) * 2012-02-27 2017-02-22 高通股份有限公司 应变缓减的tsv的结构和方法
CN103531548A (zh) * 2012-06-29 2014-01-22 飞思卡尔半导体公司 具有气隙的半导体封装结构及其形成方法
CN108711564A (zh) * 2015-01-26 2018-10-26 日月光半导体制造股份有限公司 扇出晶片级封装结构
CN108711564B (zh) * 2015-01-26 2021-10-15 日月光半导体制造股份有限公司 扇出晶片级封装结构
CN114388373A (zh) * 2020-10-22 2022-04-22 长鑫存储技术有限公司 半导体封装方法及半导体结构
WO2022083232A1 (zh) * 2020-10-22 2022-04-28 长鑫存储技术有限公司 半导体封装方法及半导体结构
US12131951B2 (en) 2020-10-22 2024-10-29 Changxin Memory Technologies, Inc. Semiconductor packaging method and semiconductor structure

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