CN102097346B - 功率半导体封装 - Google Patents

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Abstract

本发明提出了一种功率半导体封装及其制备方法，包括在本体、设置在一对安装区之间的应力消除区中制备，并在每个安装区中贴装半导体晶片。该半导体晶片具有第一套和第二套电接头，所述的第一套电接头位于所述的半导体晶片的第一表面上，所述的第二套电接头位于所述的半导体晶片的第二表面上，第二表面与第一表面相对。所述的第一套电接头与所述的安装区电连接。在一对安装区的外侧形成侧壁，定义一个有形本体，有形本体和侧壁定义一个导电通路，从第一套电接头开始，延伸到封装的一侧，与第二套电接头相通。

Description

功率半导体封装
技术领域
本发明主要涉及半导体封装，更确切地说，是涉及功率半导体封装以及制备半导体封装的方法。
背景技术
要使功率半导体封装的工作性能最优化，需要满足许多限制条件。这些限制调节包括可接受的功率密度、寄生现象、可靠性以及生成成本。功率密度与封装的热耗散有关。因此，要获得所需的功率密度通常需要有效地冷却封装。冷却封装的一种方式是，将封装的有效元件的导热器件，例如金属和硅，暴露在外界环境中，其特点是需要为封装配置对硅结构的机械保护装置。
取消引线接合有利于获得可接受的寄生现象(例如寄生电阻和电感)。因此，通过粘合夹片、带有焊锡球/焊点的仅用芯片的球栅阵列，通常便于有源元件的互联。粘合夹片的不足在于，顶部裸露的区域有限，以及传统的模具加工要求封装完整性。仅用芯片的球栅阵列的不足在于，与指定有源元件的连接(例如底部漏极垂直MOSFET的漏极)存在问题。当封装在功率上限工作时，球栅阵列的机械完整性可能会受到影响。另外，半导体芯片在这种结构中，可能会受到物理性损坏。安装半导体芯片的工艺或多晶片封装，也会受到来自热膨胀不同系数的影响。
可以通过将制造同种器件所用的材料量减至最少，来控制生产成本。这可以通过使封装的尺寸与有源元件的尺寸之比尽可能地接近1∶1来实现。而且，零件的小型化是电子学领域中不断追求的目标。降低制造封装工艺的复杂性也可以减少成本。
确保封装的机械强度可以获得可靠性。因此，需要为有源器件的半导体硅提供物理性保护，以改善封装的鲁棒性(Robustness)。
因此，有必要提出具有所需的工作性能的功率半导体封装。
发明内容
本发明提出了一种功率半导体封装及其制备方法，包括形成在本体中、设置在一对安装区之间的应力消除区以及在每个安装区中贴装半导体晶片。该半导体晶片具有第一套和第二套电接点，其中第一套设置在半导体晶片的第一表面上，第二套设置在半导体晶片的第一表面对面的第二表面上。第一套与安装区电通讯。侧壁形成在这对安装区的外侧，用于定义一个有形本体，有形的本体和侧壁定义一个导电通路，从第一套延伸到封装的一侧，与第二套相通。应力消除区用于在应力消除区和剩余的部分本体之间产生刚度差，使得剩余部分的刚性大于应力消除区的刚性。正因如此，应力消除区可以由印体中的多个孔构成，或由印体中沿它的整个长度延伸的弯曲物构成，或两者兼而有之。其特点在于，一个或多个半导体晶片固定连接在安装区上。还可选择，一个额外的半导体芯片，例如一个控制器集成电路(IC)芯片，堆叠在一个或多个半导体晶片上。印体含有相对的侧壁，并且这一对安装区都从侧壁延伸到应力消除区附近，以便对半导体晶片提供机械保护。本发明的这些及其他方面将在下文详细讨论。
具体而言，本发明包括以下内容：
本发明提供从本体上制备一种功率半导体封装的方法，该方法包括：
在所述的本体中，制备一个应力消除区，设置在一对安装区之间；
在每个所述的安装区中，贴装一个半导体晶片，所述的半导体晶片具有第一和第二套电接头，其中所述的第一套电接头位于所述的半导体晶片的第一表面上，所述的第二套电接头位于所述的半导体晶片的第二表面上，第二表面与第一表面相对，所述的第一套电接头与所述的安装区电连接；并且
在所述的一对安装区的外侧形成侧壁，定义一个有形本体，所述的有形本体和侧壁定义一个导电通路，从所述的第一套电接头开始，延伸到与所述的第二套电接头相同的封装的一侧。
上述的方法，其中，制备应力消除区和制备所述的侧壁，还包括将一个相对较平的本体，冲压成所述的有形本体。
上述的方法，其中，还包括在冲压之前，半刻蚀所述的平本体，以便为安装区形成凹入部分。
上述的方法，其中，冲压还包括在一部分所述的本体中形成一些特征，以便在所述的应力消除区和所述的本体的剩余部分之间产生刚度差，使剩余部分的硬度大于所述的应力消除区。
上述的方法，其中，冲压还包括在所述的应力消除区中，形成多个开孔。
上述的方法，其中，冲压还包括在所述的应力消除区中，形成一个沿其长度方向延伸的弯曲物。
上述的方法，其中，还包括将焊锡球贴装到所述的多个半导体晶片的一侧，背向所述的安装区。
上述的方法，其中，还包括将一个无源电气元件贴装在所述的安装区。
上述的方法，其中，还包括在每个所述的安装区中，固定安装到所述的半导体晶片所述的第二表面上，一个额外的晶片与一部分所述的第二表面重叠在一起。
上述的方法，其中，所述的半导体晶片是一个场效应管，并且其中所述的额外的晶片是由一个集成电路控制芯片构成，所述的集成电路控制芯片用于控制所述的场效应管。
上述的方法，其中，制备侧壁还包括，制备侧壁使其终端与来自第二套电接头的电连接共面。
本发明提供的一种半导体功率封装，包括：
一个有形本体，具有设置在一对安装区和相对的侧壁之间的应力消除区，每个所述的安装区都从一个所述的相对的侧壁开始，延伸到所述的应力消除区附近，并有一个安装面，所述的一对相对的侧壁都从所述的安装面开始延伸，并终止于一引线部分，所述的引线部分与所述的相对的侧壁反向延伸，所述的应力消除区的硬度小于所述的本体剩余部分的硬度；以及
数个半导体晶片，每个半导体晶片都贴装在所述的一对安装区的其中一个上，并与所述的安装表面重叠，半导体晶片含有第一套和第二套电接头，所述的第一套电接头位于所述的半导体晶片的第一表面上，所述的第二套电接头位于所述的半导体晶片的第二表面上，第二表面与第一表面相对，所述的第一套电接头与所述的安装区电连接，所述的有形本体定义一个导电通路，从所述的第一套电接头开始，延伸到所述的封装与所述的第二套电接头相同的一侧。
上述的封装，其中，所述的应力消除区还包括，多个形成在所述的本体中的空间上分离的开孔。
上述的封装，其中，所述的应力消除区还包括，沿所述的应力消除区的整个长度形成在所述的本体中的弯曲物。
上述的封装，其中，所述的侧壁的引线部分，与来自所述的第二套电接头的电连接共面。
上述的封装，其中，还包括一个额外的半导体晶片，贴装在所述的多个半导体晶片上，所述的额外的半导体晶片具有设置在一侧的电极，背向所述的多个半导体晶片。
上述的封装，其中，所述的额外的半导体晶片是一个集成电路控制芯片，并且所述的多个半导体晶片中至少一个是场效应管。
上述的封装，其中，还包括一个额外的半导体晶片，贴装在所述的多个半导体晶片上，所述的额外的半导体晶片具有设置在一侧的电极，背向所述的多个半导体晶片，每个所述的多个半导体晶片的一部分与所述的额外的半导体晶片重叠，多个焊锡球在所述部分的外部区域中，贴装在所述的多个半导体晶片上。
上述的封装，其中，还包括一个额外的半导体晶片，贴装在所述的多个半导体晶片上，定义一个晶片堆栈，所述的额外的半导体晶片具有设置在一侧的电极，背向所述的多个半导体晶片，一个无源元件安装在所述的一对安装区上，并设置在所述的晶片堆栈附近。
上述的封装，其中，所述的无源元件是一个电感器。
本发明提供的一个用于半导体功率封装的金属本体，包括：
两个用于贴装半导体晶片的平面中间部分；
两个从与中间部分相反的终端向下延伸的侧壁部分；以及
一个设置在平面中间部分之间，与所述的两个侧壁部分平行的应力消除部分，所述的应力消除部分与平面中间部分相比，更加灵活。
上述的金属本体，其中，所述的侧壁构成一个空腔，用于在中间部分上贴装半导体晶片，其尺寸恰好能使当半导体晶片的一侧贴装在所述的中间部分上时，所述的半导体晶片的对边电连接与所述的侧壁的终端位于公共面内。
附图说明
图1表示依据本发明的一个实施例，一种半导体功率封装的平面图；
图2表示图1所示的半导体功率封装沿2-2线的剖面图；
图3表示图2所示的半导体功率封装安装在印刷电路板(PCB)上的剖视图；
图4表示依据本发明，图1和图2所示的半导体晶片的电器结构的电路示意图；
图5表示依据本发明的第一可选实施例，图1和图2所示的半导体晶片的电器结构的电路示意图；
图6表示依据本发明的第二可选实施例，图1和图2所示的半导体晶片的电器结构的电路示意图；
图7表示依据本发明的第三可选实施例，图1和图2所示的半导体晶片的电器结构的电路示意图；
图8表示依据本发明的第四可选实施例，一种半导体晶片的电器结构的电路示意图；
图9表示图8所示的半导体功率封装沿9-9线的剖面图；
图10表示图9所示的半导体功率封装安装在印刷电路板(PCB)上的剖视图；
图11表示依据本发明的第五可选实施例，一种半导体功率封装的平面图；
图12表示图11所示的半导体功率封装沿12-12线的剖面图；
图13表示图12所示的半导体功率封装安装在印刷电路板(PCB)上的剖视图；
图14表示依据本发明的第六可选实施例，一种半导体功率封装的平面图；
图15表示图14所示的半导体功率封装沿15-15线的剖面图；
图16表示依据本发明的第七可选实施例，一种半导体功率封装的平面图；
图17表示图16所示的半导体功率封装沿17-17线的剖面图；
图18表示依据本发明，图16和17所示的半导体晶片的电器结构的电路示意图；
图19表示依据本发明的第八可选实施例，图16和17所示的半导体晶片的电器结构的电路示意图；
图20表示依据本发明的第九可选实施例，图16和17所示的半导体晶片的电器结构的电路示意图；
图21表示依据本发明的第十可选实施例，图16和17所示的半导体晶片的电器结构的电路示意图；
图22表示依据本发明的第十一可选实施例，一种半导体功率封装的平面图；
图23表示图22所示的半导体功率封装沿23-23线的剖面图；
图24表示依据本发明的第十二可选实施例，一种半导体功率封装的平面图；
图25表示图24所示的半导体功率封装沿25-25线的剖面图；
图26表示利用刻蚀工艺形成本体图案之后，用于制备图1、8、11、14、16和22所示的半导体功率封装的其中之一的本体的剖面图；
图27表示图26所示的本体通过刻蚀工艺形成图案之后的剖面图；
图28表示图27所示的本体加印之后的剖面图；
图29表示利用图28所示的本体、并贴有半导体晶片的一种装配体的剖面图；
图30表示图29所示的装配体带有多个晶片堆栈形成在上面的剖面图；以及
图31表示将图30所示的装配体分段的剖面图，以形成多个功率半导体。
具体实施方式
参照图1，一种含有本体12的半导体功率封装10，具有一个应力消除区14，设置在一对安装区16和18与对面的侧壁20和22之间。应力消除区14、安装区16和18以及侧壁20和22共同沿封装10的长度24方向延伸。安装区16含有一个安装面26，安装区18含有一个安装面28。安装区16与封装10的宽度30平行，从侧壁20开始朝着安装区18延伸，终止在应力消除区14附近。安装区18与封装10的宽度30平行，从侧壁22开始朝着安装区16延伸，终止在应力消除区14附近。应力消除区14集中沿宽度30设置，并含有多个空间上隔开的孔32，形成在本体12中。如图所示，孔32用在两个群组34和36中，每个群组的孔32沿长度24等距分布。群组34和36之间的间距，大于群组34内的孔32和群组36内的孔32之间的间距。孔32使应力消除区14的硬度，小于本体12的剩余部分的硬度。在这种情况下，封装10用于在轴38周围弯曲，平行于长度24延伸，以补偿封装10的温度周期循环产生的应力。
参照图1和图2，如图所示的一个或多个半导体晶片40和42，固定连接在安装面26和28上。如图层45和47所示，半导体晶片40和42可以利用任一已知技术安装，例如环氧树脂粘合、共晶芯片键合、焊接、粘片膜或其他粘合剂等。半导体晶片40的表面41和半导体晶片42的表面43分别含有接头49和51，可以电连接到本体12上。为了便于弯曲应力消除区14，每个半导体晶片40和42的所有区域都要设置在应力消除区14和侧壁20和22的其中一个之间。如图所示，半导体晶片40设置在安装区16中，以便位于应力消除区14和侧壁20之间。半导体晶片42设置在安装区18中，以便位于应力消除区14和侧壁22之间。通过在同一个应力消除区14中形成弯曲，提供给它额外的灵活性。如图所示，应力消除区14含有两个对边44和46，从拱形接缝48开始朝着安装区16和18的其中之一延伸，构成一个关于公共面50的倾斜角。更确切地说，边44从接缝48开始，延伸到肩部52，边46从接缝开始，延伸到肩部54。肩部52和54共同沿长度24延伸。基本上，平面50与安装面26和28平行延伸。本体12的第一对立面56设置在安装面26对面，本体12的第二对立面58设置在安装面28对面。第一和第二对立面56和58位于平面50内。
相对于用其他半导体材料制备半导体晶片40和42而言，用一种机械性能强劲的材料制备本体12，可以为半导体晶片40和42提供机械保护。例如，可以用金属制备本体12，厚度足够厚，以抵抗损害。半导体晶片40和42通常含有金属接头60-67。接头60-63安装在半导体晶片40的晶片表面68上，接头64-67安装在半导体晶片42的晶片表面70上。另外，侧壁20和22的尺寸正好在封装10内，形成一个保护半导体晶片40和42的保护腔。为此，侧壁20从安装面16开始延伸到引线区72，侧壁22从安装面18开始延伸到引线区74。每个引线区72和74都分别具有一个表面76和78，位于公共面80内。通过设置在引线区72对面的终点处的壁垒，定义了肩部82，为侧壁20提供额外的机械强度。同样地，侧壁22也含有一个壁垒，定义肩部84。为了控制封装10的厚度86，通过应力消除区14中的弯曲，形成接缝48，同平面50和80分隔开。
如图3所示，封装10还可以安装在类似于位于平面80内的印刷电路板(PCB)99的表面上。利用一种导电材料制备本体12，可以在公共面(例如PCB99的表面)内形成接头49、51和60-67的电耦合。为此，晶片表面68和70设置在平面80附近，从而使接头60-67以及引线区72和74安装在PCB99的表面上。因此，引线区72和74使接头49和51可以方便地同接头60-67一起，电耦合到位于半导体晶片40和42的公共边上的表面上。接头49和51以及接头60-67可以利用任一已知技术，例如导电环氧树脂、焊接等等，同PCB99电连接。封装10可以利用焊接等方式安装在PCB99上。由此可知，封装10的外形并没有比半导体晶片40和42的外形大很多，同时获得从表面68和70对面的半导体晶片40和42的边开始，穿过本体12以及引线区72和74，到PCB99上的接触。作为示例，晶片40和42可以由一个高端场效应管(FET)和一个低端FET构成。
参照图1、图2和图4，半导体晶片40可以由含有功率p-通道MOSFET 88的电路构成，该MOSFET 88具有源极90、漏极92以及栅极94，并带有一个内部本体二极管100。半导体晶片42含有一个二极管96，其阴极98连接到漏极92上。在这种情况下，MOSFET 88的漏极92接头，位于半导体晶片40的表面41上，二极管96的阴极98接头，位于半导体晶片42的表面43上。表面41和43通过封装10的本体12，电连接在一起。还可选择，如图5所示，用一个N-通道MOSFET 188代替p-通道MOSFET 88。
参照图1和图6，半导体晶片40和42可以由两个N-通道MOSFET 188和288构成(MOSFET 188的源极可以连接到MOSFET 288的漏极上)，或采用如图7所示的结构，P-通道MOSFET 88与N-通道MOSFET 188连接在一起。
图1中的本体12可以重新配置成图8和图9中的本体112，利用焊锡球技术，同功率半导体封装一起工作。含有焊锡球100，可以为半导体晶片140和142的电极(图中没有表示出)提供电连接。焊锡球100可以从晶片表面168和170开始，延伸到比金属接头60-67从晶片表面68和70(如图2所示)更远的地方。再次参照图8和图9，本体112含有侧壁120和122，分别从安装面116和118开始，延伸到引线区174和176中。引线区174和176位于公共面180内。侧壁120和122从晶片表面168和170延伸得足够远的距离，使得考虑到焊锡球的回流等因素后，焊锡球100有利于到公共面、引线区174和176以及焊锡球的电耦合。在本例中，如图10所示，公共面为印刷电路板199的平面。可以利用焊接、导电环氧树脂、焊锡球100本身或其他适宜的材料进行电连接。因此，该距离取决于焊锡球100的尺寸，以及从安装面116和118开始，晶片表面168和170之间的距离，和用于将半导体晶片140和142固定连接在本体112上的环氧树脂层或其他粘合剂的厚度。在这种方式下，能够为功率半导体晶片140和142提供保护，同时可以方便地电连接到同种功率半导体晶片的背部，即对着本体112的一侧。本体112的其他特点都与本体12一致。
参照图11和图12，本体212含有侧壁220和222，从安装面226和228开始，延伸到足够远的距离，以确保引线区274和276位于与晶片堆栈283共面的公共面280上。晶片堆栈283是由半导体晶片240、242和285构成。更确切地说，功率半导体封装210含有一对半导体晶片240和242，分别同粘合剂(例如环氧树脂、焊锡等)层243和245一起附着在本体212上。一个额外的半导体晶片285，同粘合剂(例如环氧树脂等)层287一起附着在半导体晶片240和242上。作为示例，粘合剂287可以是一种导电的或不导电的环氧树脂。在一种较佳应用中，不导电的粘合剂，用于将半导体晶片285附着到晶片240、242上。更确切地说，半导体晶片285在应力消除区214上方形成一个桥，与半导体晶片240的289部分以及半导体晶片242的291部分叠加在一起。焊锡球100耦合到半导体晶片240位于289部分之外的区域293上，而且焊锡球100还耦合到半导体晶片242位于291部分之外的区域295上。从晶片表面281投影，为多个金属接头297。如图所示，晶片堆叠283的焊锡球100位于半导体晶片285附近，但并不接触。除了侧壁220和222的长度以外，本体212都与本体12一致。作为示例，封装210可以是一种功率半导体模件，其中半导体晶片240和242含有两个功率场效应管(FET)，例如金属氧化物半导体FET(MOSFET)。侧壁220和222的尺寸是为了便于将焊锡球100、接头297以及引线区274和276电耦合到公共面上。引线区274和276与焊锡球100共面。在本条例中，如图3所示，公共面为PCB 299的一个表面。半导体晶片285含有一个功率控制集成电路，以便控制FET的转换。半导体晶片285可以不导电地(例如通过不导电的环氧树脂)安装在半导体晶片240和242上。半导体晶片285可以外部连接到FET的栅极(图中没有表示出)上，比如在如图13所示的安装在PCB 299上时。例如，接头297的其中一个或多个可用于控制栅极电极(图中没有表示出)，栅极电极可以连接到焊锡球100的其中之一上；通过PCB 299上的轨迹，接头297的其中一个或多个连接到对应一个焊锡球100的栅极电极上。作为示例，半导体晶片240和242可包含一个高端MOSFET和一个低端MOSFET。
参照图11、图14和图15，除了金属接头297不在半导体晶片385和本体312上以外，封装半导体功率封装310与半导体功率封装210基本类似。与之相反，半导体晶片385含有多个小焊锡球399。因此，侧壁320和322分别从安装面326和328开始延伸的距离，使小焊锡球399便于电耦合到公共面上，公共面可以是平面的，带有大焊锡球370和引线部分374和376。
参照图11、图16和图17，除了本体412以及含有无源元件499以外，功率半导体封装410与功率半导体封装210基本类似。更确切地说，本体412的长度424比本体212的长度224更长。这有利于在晶片堆栈483附近放置无源元件499。在本例中，无源元件499是一个利用任一适当的方法，比如导电和不导电的环氧树脂、焊接等等，连接在安装面426和428之间的电感器。封装410可以用在例如直流-直流功率转换器电路等特殊的电路中。例如，如图18所示，电感器499的第一电极499-1，可以与二极管96的阴极98以及P-通道MOSFET 88的漏极92共同连接。又例如，第一电感器电极499-1可以导电连接到本体412上，同时第二电感器电极499-2可以不导电连接在本体412上，用于电连接在安装面(例如PCB(图中没有表示出))上。还可选择，电感器电极499-1和499-2不导电连接到本体412上，使这两个电极都可以通过PCB用于电连接。还可选择，如图19所示，用N-沟槽MOSFET 188代替P-通道MOSFET。封装410的另一个实施例，如图16所示，含有与两个N-通道MOSFET 188和288的源极/漏极共同连接的电感器499，如图20所示。如图21所示，可以用P-通道FET 88代替N-通道FET 188。虽然，在这些电路图中没有表示出IC芯片，但是可以利用IC芯片控制MOSFET的栅极。尽管，图中表示出了电感器，但是也可以带有其他无源元件(例如电容器、电阻器等诸如此类，用于其它器件和电路中)或取而代之。
参照图14、图22和图23，除了本体512以及含有无源元件599以外，功率半导体封装510与功率半导体封装310基本类似。更确切地说，本体512的长度524比本体312的长度324更长。这有利于在晶片堆栈583附近放置无源元件599。在本例中，无源元件599是一个利用任一适当的方法，比如导电和不导电的环氧树脂、焊接等等，连接在安装面526和528之间的电感器。如上所述，参照图18、图19、图20和图21，封装510可用于直流-直流功率转换电路。
参照图1、图24和图25，除了本体612以外，功率半导体封装610与功率半导体封装10基本类似。更确切地说，应力消除区614含有一个平面接缝648，斜边644和646从平面接缝648分别延伸到安装区616和618，与安装面626和628构成一个平滑的过渡，也就是说没有肩部。本体612的其他特征都与本体12基本类似。无需半刻蚀工艺，就可以形成本体612，也可以用一个金属平板冲压成型。
参照图11，讨论了关于图26-31所示的本体212和半导体封装210的制备，并且通过适当的变换，如图1、图8、图14、图16和图22所示，可以用同样的工艺制备本体12、112、312、412、512。参照图26-31，利用一个大约4至12密耳厚的扁平金属片801，通过标准的半刻蚀工艺，形成带有多个隆起800的相同图案，将凹地区定义为安装区216和218，如图27所示，形成一个平面图案本体802。然后，对平面图案本体802冲压，定义应力消除区214、侧壁220、222以及引线区274和276。半导体晶片240和242通过粘合层243和245，附着在安装区216和218上。半导体晶片240和242固定在本体212上之后，也将焊锡球100固定上去。随后，通过粘合层287，将半导体晶片285贴装在半导体晶片240和242上，从而形成多个晶片堆栈283。依靠这种方式，可以同时形成多晶片封装210和211。形成晶片堆栈283后，对封装210和211进行分段。如图16和图17所示，利用上述工艺，制备本体412，同时省略如图27所示的半刻蚀过程制备平面图案本体802，取而代之的是冲压平面不带图案的本体801。
应理解上述说明仅是本发明的示例，以及其他在本发明意图和范围内的修正，不应认为是本发明范围的局限。例如，为了给安装面提供所需的电气特性，安装区可包含多层材料。可以在安装面上方设置一个电绝缘层，并在电绝缘层上方设置一个导电层。然后，利用已有的技术，将半导体晶片固定在电绝缘层上。因此，本发明的范围应由所附的权利要求书及其全部等价内容限定。

Claims (21)

1.从本体上制备一种功率半导体封装的方法，其特征在于，该方法包括：
在所述的本体中，制备一个应力消除区，设置在一对安装区之间；
在每个所述的安装区中，贴装一个半导体晶片，所述的半导体晶片具有第一和第二套电接头，其中所述的第一套电接头位于所述的半导体晶片的第一表面上，所述的第二套电接头位于所述的半导体晶片的第二表面上，第二表面与第一表面相对，所述的第一套电接头与所述的安装区电连接；并且
在所述的一对安装区的外侧形成侧壁，定义一个有形本体，所述的有形本体和侧壁定义一个导电通路，从所述的第一套电接头开始，延伸到与所述的第二套电接头相同的封装的一侧。
2.如权利要求1中所述的方法，其特征在于，制备应力消除区和制备所述的侧壁，还包括将一个相对较平的本体，冲压成所述的有形本体。
3.如权利要求2中所述的方法，其特征在于，还包括在冲压之前，半刻蚀所述的相对较平的本体，以便为安装区形成凹入部分。
4.如权利要求2中所述的方法，其特征在于，冲压还包括在一部分所述的本体中形成一些特征，以便在所述的应力消除区和所述的本体的剩余部分之间产生刚度差，使剩余部分的硬度大于所述的应力消除区。
5.如权利要求2中所述的方法，其特征在于，冲压还包括在所述的应力消除区中，形成多个开孔。
6.如权利要求2中所述的方法，其特征在于，冲压还包括在所述的应力消除区中，形成一个沿其长度方向延伸的弯曲物。
7.如权利要求1中所述的方法，其特征在于，还包括将焊锡球贴装到所述的半导体晶片的一侧，背向所述的安装区。
8.如权利要求1中所述的方法，其特征在于，还包括将一个无源电气元件贴装在所述的安装区。
9.如权利要求1中所述的方法，其特征在于，还包括在每个所述的安装区中，固定安装到所述的半导体晶片所述的第二表面上，一个额外的晶片与一部分所述的第二表面重叠在一起。
10.如权利要求9中所述的方法，其特征在于，所述的半导体晶片是一个场效应管，并且其中所述的额外的晶片是由一个集成电路控制芯片构成，所述的集成电路控制芯片用于控制所述的场效应管。
11.如权利要求1中所述的方法，其特征在于，制备侧壁还包括，制备侧壁使其终端与来自第二套电接头的电连接共面。
12.一种半导体功率封装，其特征在于，包括：
一个有形本体，具有设置在一对安装区和相对的侧壁之间的应力消除区，每个所述的安装区都从一个所述的相对的侧壁开始，延伸到所述的应力消除区附近，并有一个安装面，所述的一对相对的侧壁都从所述的安装面开始延伸，并终止于一引线部分，所述的引线部分与所述的相对的侧壁反向延伸，所述的应力消除区的硬度小于所述的本体剩余部分的硬度；以及
数个半导体晶片，每个半导体晶片都贴装在所述的一对安装区的其中一个上，并与所述的安装表面重叠，半导体晶片含有第一套和第二套电接头，所述的第一套电接头位于所述的半导体晶片的第一表面上，所述的第二套电接头位于所述的半导体晶片的第二表面上，第二表面与第一表面相对，所述的第一套电接头与所述的安装区电连接，所述的有形本体定义一个导电通路，从所述的第一套电接头开始，延伸到所述的封装与所述的第二套电接头相同的一侧。
13.如权利要求12中所述的封装，其特征在于，所述的应力消除区还包括，多个形成在所述的本体中的空间上分离的开孔。
14.如权利要求12中所述的封装，其特征在于，所述的应力消除区还包括，沿所述的应力消除区的整个长度形成在所述的本体中的弯曲物。
15.如权利要求12中所述的封装，其特征在于，所述的侧壁的引线部分，与来自所述的第二套电接头的电连接共面。
16.如权利要求12中所述的封装，其特征在于，还包括一个额外的半导体晶片，贴装在所述的多个半导体晶片上，所述的额外的半导体晶片具有设置在一侧的电极，背向所述的多个半导体晶片。
17.如权利要求16中所述的封装，其特征在于，所述的额外的半导体晶片是一个集成电路控制芯片，并且所述的多个半导体晶片中至少一个是场效应管。
18.如权利要求12中所述的封装，其特征在于，还包括一个额外的半导体晶片，贴装在所述的多个半导体晶片上，所述的额外的半导体晶片具有设置在一侧的电极，背向所述的多个半导体晶片，每个所述的多个半导体晶片的一部分与所述的额外的半导体晶片重叠，多个焊锡球在所述部分的外部区域中，贴装在所述的多个半导体晶片上。
19.如权利要求12中所述的封装，其特征在于，还包括一个额外的半导体晶片，贴装在所述的多个半导体晶片上，定义一个晶片堆栈，所述的额外的半导体晶片具有设置在一侧的电极，背向所述的多个半导体晶片，一个无源元件安装在所述的一对安装区上，并设置在所述的晶片堆栈附近。
20.如权利要求19中所述的封装，其特征在于，所述的无源元件是一个电感器。
21.一个用于半导体功率封装的金属本体，其特征在于，包括：
两个用于贴装半导体晶片的平面中间部分；
两个从与中间部分相反的终端向下延伸的侧壁部分；以及
一个设置在平面中间部分之间，与所述的两个侧壁部分平行的应力消除部分，所述的应力消除部分与平面中间部分相比，通过在应力消除部分中形成弯曲以更加灵活；
所述的侧壁构成一个空腔，用于在中间部分上贴装半导体晶片，其尺寸恰好能使当半导体晶片的一侧贴装在所述的中间部分上时，所述的半导体晶片的对边电连接与所述的侧壁的终端位于公共面内。
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