CN102789991B - 封装结构及其制作方法 - Google Patents

封装结构及其制作方法 Download PDF

Info

Publication number
CN102789991B
CN102789991B CN201110185302.7A CN201110185302A CN102789991B CN 102789991 B CN102789991 B CN 102789991B CN 201110185302 A CN201110185302 A CN 201110185302A CN 102789991 B CN102789991 B CN 102789991B
Authority
CN
China
Prior art keywords
metal layer
patterned metal
laminated construction
electronic component
base material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110185302.7A
Other languages
English (en)
Other versions
CN102789991A (zh
Inventor
孙世豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Subtron Technology Co Ltd
Original Assignee
Subtron Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Subtron Technology Co Ltd filed Critical Subtron Technology Co Ltd
Publication of CN102789991A publication Critical patent/CN102789991A/zh
Application granted granted Critical
Publication of CN102789991B publication Critical patent/CN102789991B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0207—Cooling of mounted components using internal conductor planes parallel to the surface for thermal conduction, e.g. power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明公开一种封装结构及其制作方法，该封装结构的制作方法包括，提供一具有彼此相对的上表面与下表面以及连通上表面与下表面的开口的基材。配置一电子元件于开口中。压合一粘着层及一位于粘着层上的图案化金属层于基材的下表面上。粘着层与图案化金属层暴露出电子元件的底表面。形成一散热柱于粘着层与图案化金属层所暴露出电子元件的底表面上。散热柱连接图案化金属层与电子元件的底表面。分别压合第一叠层结构及第二叠层结构于基材的上表面上与图案化金属层上。第一叠层结构覆盖基材的上表面与电子元件的一顶表面。第二叠层结构覆盖散热柱与图案化金属层。

Description

封装结构及其制作方法
技术领域
本发明涉及一种封装结构及其制作方法，且特别是涉及一种具有内埋元件的封装结构及其制作方法。
背景技术
在近年来，为了改进电子元件的电性特性，通常将电子元件安装在一电路板内，例如系统级封装(System-in-Package，SiP)。系统级封装即为系统整合化封装，也就是将电子元件整合于单一封装体内，其内包含无源元件、存储器及电子连接器等内埋式元件，也可包含不同的制作工艺方式及材料。当电子元件被安装在电路板内部之后，导电层通过积层法(build-upmethod)在其上进行叠层，以完成一多层电路板的组装。
然而，系统级封装虽可有效缩减封装面积与进行系统的初步整合，但其结构较为复杂，且散热设计、电性可靠度的维持等皆较单一芯片封装更具挑战性。由于内埋式元件是内埋于多层的电路板中，使得内埋式元件所产生的热量必须通过金属的导电层与绝缘层才能散出电路板之外。换言之，现有内埋式元件的封装结构设计使得内埋式元件的散热效果受到限制，如此封装结构中的其他元件将可能因为超过工作温度而无法正常运作，进而影响封装结构的电性表现或是可靠度。
发明内容
本发明的目的在于提供一种封装结构，其内埋有一电子元件，且具有较佳的散热效果及较小的封装体积。
本发明的再一目的在于提供一种封装结构的制作方法，用以制作上述的封装结构。
为达上述目的，本发明提出一种封装结构的制作方法，其包括下述步骤。提供一基材，其中基材具有彼此相对的一上表面与一下表面以及一连通上表面与下表面的开口。配置一电子元件于基材的开口中。压合一粘着层及一位于粘着层上的图案化金属层于基材的下表面上，其中粘着层与图案化金属层暴露出电子元件的一底表面。形成一散热柱于粘着层与图案化金属层所暴露出电子元件的底表面上，其中散热柱连接图案化金属层与电子元件的底表面。分别压合一第一叠层结构及一第二叠层结构于基材的上表面上与图案化金属层上，其中第一叠层结构覆盖基材的上表面与电子元件的一顶表面，而第二叠层结构覆盖散热柱与图案化金属层。
在本发明的一实施例中，上述的电子元件包括一射频元件、一有源元件或一无源元件。
在本发明的一实施例中，上述的第一叠层结构包括至少一第一介电层、至少一第一图案化金属层以及至少一贯穿第一介电层的导电通孔结构。第一介电层与第一图案化金属层依序叠置于基材的上表面上，且第一介电层填满开口，而第一图案化金属层通过导电通孔结构与电子元件电连接。
在本发明的一实施例中，上述的第二叠层结构包括至少一第二介电层与至少一第二图案化金属层。第二介电层与第二图案化金属层叠置于图案化金属层与散热柱上。散热柱直接接触第二图案化金属层。
在本发明的一实施例中，上述于压合第一叠层结构及第二叠层结构于基材的上表面上与图案化金属层上之后，更包括：形成一第一防焊层于第一叠层结构上；以及形成一第二防焊层于第二叠层结构上。
在本发明的一实施例中，上述的压合第一叠层结构及第二叠层结构于基材的上表面上与图案化金属层上的方法包括热压合法。
在本发明的一实施例中，上述的形成散热柱于粘着层与图案化金属层所暴露出电子元件的底表面上的方法包括电镀法。
本发明还提出一种封装结构，其包括一基材、一电子元件、一粘着层、一图案化金属层、一散热柱、一第一叠层结构以及一第二叠层结构。基材具有彼此相对的一上表面与一下表面以及一连通上表面与下表面的开口。电子元件配置于基材的开口中，且具有彼此相对的一顶表面与一底表面。粘着层配置于基材的下表面上，且暴露出电子元件的底表面。图案化金属层通过粘着层而贴附于基材的下表面上，且暴露出电子元件的底表面。散热柱配置于粘着层与图案化金属层所暴露出电子元件的底表面上，其中散热柱连接图案化金属层与电子元件的底表面。第一叠层结构配置于基材的上表面上，且覆盖基材的上表面与电子元件的顶表面。第二叠层结构配置于图案化金属层上，且覆盖散热柱与图案化金属层。
在本发明的一实施例中，上述的电子元件包括一射频元件、一有源元件或一无源元件。
在本发明的一实施例中，上述的第一叠层结构包括至少一第一介电层、至少一第一图案化金属层以及至少一贯穿第一介电层的导电通孔结构。第一介电层与第一图案化金属层依序叠置于基材的上表面上，且第一介电层填满开口，而第一图案化金属层通过导电通孔结构与电子元件电连接。
在本发明的一实施例中，上述的第二叠层结构包括至少一第二介电层与至少一第二图案化金属层。第二介电层与第二图案化金属层叠置于图案化金属层与散热柱上。散热柱直接接触第二图案化金属层。
在本发明的一实施例中，上述的封装结构更包括一第一防焊层与一第二防焊层。第一防焊层配置于第一叠层结构上。第二防焊层配置于第二叠层结构上。
基于上述，本发明的电子元件是内埋于基材及叠层结构中，且电子元件的底表面直接接触散热柱。因此，电子元件工作时所产生的热量可通过其下方的散热柱及图案化金属层而将热量带走，可使得封装结构具有较佳的散热效果。再者，由于电子元件是内埋于基材及叠层结构中，因此本发明的封装结构可具有较小封装体积与较薄的封装厚度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1G为本发明的一实施例的一种封装结构的制作方法的剖面示意图；
图1H为图1G的封装结构承载一芯片的剖面示意图。
主要元件符号说明
10：芯片
20：封装胶体
100：封装结构
110：基材
111：上表面
112：绝缘层
113：下表面
114：图案化铜箔层
114a：铜箔层
116：开口
120：电子元件
122：顶表面
124：底表面
130：粘着层
140：图案化金属层
140a：金属层
150：散热柱
160：第一叠层结构
162：第一介电层
164：第一图案化金属层
164a：第一金属层
166：导电通孔结构
170：第二叠层结构
172：第二介电层
174、176：第二图案化金属层
174a：第二金属层
180：第一防焊层
190：第二防焊层
H：盲孔
具体实施方式
图1A至图1G为本发明的一实施例的一种封装结构的制作方法的剖面示意图。请先参考图1A，依照本实施例的封装结构的制作方法，首先，提供一基材110，其中基材110具有彼此相对的一上表面111与一下表面113。在此，基材110例如是由一绝缘层112与一铜薄层114所组成，其中绝缘层112的材质例如是聚亚酰胺(polyimide，PI)或环氧树脂(epoxy)。但是，在其他未绘示的实施例中，基材也可为一由一绝缘层与两个位于绝缘层相对两侧的铜箔层所构成的双面板，或也可例如是一玻纤基板(FR4)，在此并不加以限制。
接着，请参考图1B，形成一连通基材110的上表面111与下表面113的开口116，其中开口116的形成方法例如是冲切(punching)或以开槽(routing)方式。
接着，请参考图1C，配置一电子元件120于基材110的开口116中，其中基材110的开口116的孔径大于电子元件120的直径。电子元件120具有彼此相对的一顶表面122与一底表面124，且电子元件120可通过一配置于基材110的上表面111上的粘合胶(未绘示)而暂时固定于开口116中。在此，电子元件120例如是一射频元件、一有源元件、一无源元件、一存储器或一电子连接器。
接着，请参考图1D，压合一粘着层130及一位于粘着层130上的金属层140a于基材110的下表面113上，其中压合粘着层130与金属层140a于基材110的下表面113上的方法例如是热压合法。此时，粘着层130与金属层140a共形地(conformally)设置。接着，通过机械钻孔的方式，形成一贯穿粘着层130与金属层140a的盲孔H，以使粘着层130与金属层140a暴露出电子元件12的部分底表面124。之后，移除位于基材110的上表面111上的粘合胶(未绘示)，而暴露出铜薄层114a。
接着，请参考图1E，图案化基材110的铜薄层114a以及金属层140a，以形成一图案化铜薄层114及一图案化金属层140，其中图案化铜薄层114暴露出绝缘层112的部分表面，而图案化金属层140暴露出部分粘着层130。
接着，请再参考图1E，形成一散热柱150于盲孔H中，意即散热柱150是位于粘着层130与图案化金属层140所暴露出电子元件120的部分底表面124上，其中散热柱150连接图案化金属层140与电子元件120的部分底表面124。在此，形成散热柱150的方法例如是电镀法，而此方式可有效增加散热柱150与图案化金属层140与电子元件120之间的结合度。
之后，请参考图1F，分别压合一第一叠层结构160及一第二叠层结构170于基材110的上表面111上与图案化金属层140上，其中第一叠层结构160覆盖基材110的上表面111与电子元件120的顶表面122，而第二叠层结构170覆盖散热柱150与图案化金属层140。此外，压合第一叠层结构160及第二叠层结构170于基材110的上表面111上与图案化金属层140上的方法例如是热压合法。
详细来说，在本实施例中，第一叠层结构160包括至少一第一介电层162(图1F中仅示意地绘示一层第一介电层)、至少一第一金属层164a(图1F中仅示意地绘示一层第一金属层)以及至少一贯穿第一介电层162的导电通孔结构166(图1F中仅示意地绘示两个导电通孔结构)。第一介电层162与第一金属层164a依序叠置于基材110的上表面111上，其中第一介电层162因热融而填满开口116，而将电子元件120固定于开口116内。第一金属层164a可通过导电通孔结构166与电子元件120位于顶表面122上的电极(未绘示)电连接。
第二叠层结构170包括至少一第二介电层172(图1F中仅示意地绘示一层第二介电层)、至少一第二金属层174a(图1F中仅示意地绘示一层第二金属层)以及一已图案化的第二图案化金属层176。第二介电层172、第二金属层174a及第二图案化金属层176叠置于图案化金属层140与散热柱150上，其中第二介电层172位于第二金属层174a与第二图案化金属层176之间，且散热柱150直接接触第二图案化金属层176。
最后，请参考图1G，图案化第一叠层结构160的第一金属层164a以及第二叠层结构170的第二金属层174a，以形成一第一图案化金属层164以及一第二图案化金属层174。接着，形成一第一防焊层180于第一叠层结构160上，以及形成一第二防焊层190于第二叠层结构170上，其中第一防焊层180暴露出部分第一图案化金属层164，而第二防焊层190暴露出部分第二图案化金属层174。至此，已完成封装结构100的制作。
在结构上，请再参考图1G，封装结构100包括基材110、电子元件120、粘着层130、图案化金属层140、散热柱150、第一叠层结构160、第二叠层结构170、第一防焊层180以及第二防焊层190。基材110具有彼此相对的上表面111与下表面113以及连通上表面111与下表面113的开口116，其中基材110例如是由绝缘层112与图案化铜薄层114所组成。电子元件120配置于基材110的开口116中，且具有彼此相对的顶表面122与底表面124，其中电子元件120包括一射频元件、一有源元件、一无源元件、一存储器或一电子连接器。粘着层130配置于基材110的下表面113上，且暴露出电子元件120的部分底表面124。图案化金属层140通过粘着层130而贴附于基材110的下表面113上，且暴露出电子元件120的部分底表面124。散热柱150配置于粘着层130与图案化金属层140所暴露出电子元件120的底表面124上，意即配置于贯穿粘着层130与图案化金属层140的盲孔H中，其中散热柱150连接图案化金属层140与电子元件120的底表面124。
第一叠层结构160配置于基材110的上表面111上，且覆盖基材110的上表面111与电子元件120的顶表面122，其中第一叠层结构160是由第一介电层162、第一图案化金属层164a以及贯穿第一介电层162的导电通孔结构166所组成。第一介电层162与第一图案化金属层164依序叠置于基材110的上表面111上，且第一介电层162填满开口116，而第一图案化金属层164通过导电通孔结构166与电子元件120电连接。第二叠层结构170配置于图案化金属层140上，且覆盖散热柱150与图案化金属层140，其中第二叠层结构170是由第二介电层172与这些第二图案化金属层174、176所组成。第二介电层172与第二图案化金属层174、176叠置于图案化金属层140与散热柱150上，而散热柱150直接接触第二图案化金属层176。第一防焊层180配置于第一叠层结构160上，且暴露出部分第一图案化金属层164。第二防焊层190配置于第二叠层结构170上，且暴露出部分第二图案化金属层174。
由于本实施例的电子元件120是内埋于基材110、第一叠层结构160及第二叠层结构170中，且电子元件120的底表面124直接接触散热柱150。因此，电子元件120所产生的热量可通过其下方的散热柱150、第二图案化金属层176及第二图案化金属层174而将热量带走，可使得本实施例的封装结构100具有较佳的散热效果。再者，由于电子元件120是内埋于基材110、第一叠层结构160及第二叠层结构170中，因此本实施例的封装结构100可具有较小封装体积与较薄的封装厚度。此外，由于基材110的开口116的孔径大于电子元件120的直径，因此当电子元件120配置于基材110的开口116中，可具有较佳的制作工艺裕度(processwindow)。
图1H为图1G的封装结构承载一芯片的剖面示意图。请参考图1H，由于本实施例的封装结构100的外表面具有第一图案化金属层164与第二图案化金属层174，因此封装结构100可通过第一图案化金属层164与一芯片10电连接，而第二图案化金属层174可与一外部电路(未绘示)电连接，可增加封装结构100的应用性。在此，芯片10例如是一半导体集成电路芯片或一发光二极管(LED)芯片，在此并不加以限制。
详细来说，芯片10可通过覆晶接合的方式而电连接至封装结构100的第一图案化金属层164上，且也可通过一封装胶体20来包覆芯片10以及部分封装结构100，用以保护芯片10与封装结构100之间的电连接关系。值得一提的是，本发明并不限定芯片10与封装结构100的接合形态以及芯片10的型态，虽然此处所提及的芯片10具体化是通过覆晶接合的方式而电连接至封装结构100的第一图案化金属层164。不过，在其他未绘示的实施例中，芯片也可通过多条焊线以打线接合而电连接至封装结构的第一图案化金属层上。上述的芯片10与封装结构100的接合形态以及芯片10的形态仅为举例说明之用，并非用以限定本发明。
综上所述，本发明的电子元件是内埋于基材及叠层结构中，且电子元件的底表面直接接触散热柱。因此，电子元件工作时所产生的热量可通过其下方的散热柱及图案化金属层而将热量带走，可使得封装结构具有较佳的散热效果。再者，由于电子元件是内埋于基材及叠层结构中，因此本发明的封装结构可具有较小封装体积与较薄的封装厚度。
此外，由于本发明的封装结构的外表面具有图案化金属层，因此本发明的封装结构可通过此图案化金属层于一电子元件或一外部电路电连接，可增加封装结构的应用性。另外，由于基材的开口的孔径大于电子元件的直径，因此当电子元件配置于基材的开口中，可具有较佳的制作工艺裕度(processwindow)。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (7)

1.一种封装结构的制作方法，包括：
提供一基材，该基材具有彼此相对的上表面与下表面以及连通该上表面与该下表面的开口；
配置一电子元件于该基材的该开口中；
压合一粘着层及一位于该粘着层上的图案化金属层于该基材的该下表面上，其中该粘着层与该图案化金属层暴露出该电子元件的底表面；
形成一散热柱于该粘着层与该图案化金属层所暴露出该电子元件的该底表面上，其中该散热柱连接该图案化金属层与该电子元件的该底表面；以及
分别压合一第一叠层结构及一第二叠层结构于该基材的该上表面上与该图案化金属层上，其中该第一叠层结构覆盖该基材的该上表面与该电子元件的顶表面，而该第二叠层结构覆盖该散热柱与该图案化金属层。
2.如权利要求1所述的封装结构的制作方法，其中该电子元件包括有源元件或无源元件。
3.如权利要求1所述的封装结构的制作方法，其中该第一叠层结构包括至少一第一介电层、至少一第一图案化金属层以及至少一贯穿该第一介电层的导电通孔结构，该第一介电层与该第一图案化金属层依序叠置于该基材的该上表面上，且该第一介电层填满该开口，而该第一图案化金属层通过该导电通孔结构与该电子元件电连接。
4.如权利要求1所述的封装结构的制作方法，其中该第二叠层结构包括至少一第二介电层与至少一第二图案化金属层，该第二介电层与该第二图案化金属层叠置于该图案化金属层与该散热柱上，该散热柱直接接触该第二图案化金属层。
5.如权利要求1所述的封装结构的制作方法，其中于压合该第一叠层结构及该第二叠层结构于该基材的该上表面上与该图案化金属层上之后，还包括：
形成一第一防焊层于该第一叠层结构上；以及
形成一第二防焊层于该第二叠层结构上。
6.如权利要求1所述的封装结构的制作方法，其中压合该第一叠层结构及该第二叠层结构于该基材的该上表面上与该图案化金属层上的方法包括热压合法。
7.如权利要求1所述的封装结构的制作方法，其中形成该散热柱于该粘着层与该图案化金属层所暴露出该电子元件的该底表面上的方法包括电镀法。
CN201110185302.7A 2011-05-20 2011-07-04 封装结构及其制作方法 Active CN102789991B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW100117788 2011-05-20
TW100117788A TWI446464B (zh) 2011-05-20 2011-05-20 封裝結構及其製作方法

Publications (2)

Publication Number Publication Date
CN102789991A CN102789991A (zh) 2012-11-21
CN102789991B true CN102789991B (zh) 2016-04-27

Family

ID=47155363

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110185302.7A Active CN102789991B (zh) 2011-05-20 2011-07-04 封装结构及其制作方法

Country Status (4)

Country Link
US (2) US20120293977A1 (zh)
JP (1) JP5436614B2 (zh)
CN (1) CN102789991B (zh)
TW (1) TWI446464B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
TWI473544B (zh) * 2012-12-17 2015-02-11 Unimicron Technology Corp 內置式晶片封裝結構
US9324664B2 (en) 2013-02-22 2016-04-26 Unimicron Technology Corp. Embedded chip package structure
US9161452B2 (en) * 2013-06-17 2015-10-13 Microcosm Technology Co., Ltd. Component-embedded printed circuit board and method of forming the same
TWI474450B (zh) * 2013-09-27 2015-02-21 Subtron Technology Co Ltd 封裝載板及其製作方法
CN104766844B (zh) * 2014-01-07 2017-12-19 日月光半导体制造股份有限公司 半导体结构及其制造方法
JP6457206B2 (ja) * 2014-06-19 2019-01-23 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
CN105304602A (zh) * 2014-07-18 2016-02-03 日月光半导体制造股份有限公司 半导体衬底、半导体封装结构及其制造方法
CN104159400A (zh) * 2014-08-26 2014-11-19 安捷利电子科技（苏州）有限公司 新型埋入式元器件的封装结构及电路板
US10159152B2 (en) 2015-12-21 2018-12-18 Intel Corporation Development of the advanced component in cavity technology
EP3432353B1 (en) 2016-04-27 2021-09-01 Mitsubishi Electric Corporation High frequency circuit
US20180130761A1 (en) * 2016-11-09 2018-05-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, manufacturing method thereof, and electronic element module using the same
TWI645519B (zh) * 2017-06-02 2018-12-21 旭德科技股份有限公司 元件內埋式封裝載板及其製作方法
TWI685991B (zh) * 2018-08-01 2020-02-21 宏齊科技股份有限公司 適用於雙面焊接的ｌｅｄ光源及其製造方法
CN112086547A (zh) * 2019-06-13 2020-12-15 光宝光电(常州)有限公司 发光二极管封装结构
WO2022261913A1 (zh) * 2021-06-17 2022-12-22 庆鼎精密电子（淮安）有限公司 电路板组件及电路板组件的制作方法
CN117241466B (zh) * 2023-11-13 2024-01-26 信丰迅捷兴电路科技有限公司 一种内埋器件的液冷电路板及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211027A (zh) * 2006-12-28 2008-07-02 株式会社日立显示器 显示装置
CN101574024A (zh) * 2006-12-18 2009-11-04 大日本印刷株式会社 电子部件内置布线板以及电子部件内置布线板的散热方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355102A (en) * 1990-04-05 1994-10-11 General Electric Company HDI impedance matched microwave circuit assembly
JPH05211256A (ja) * 1991-08-28 1993-08-20 Sony Corp 半導体装置
US5900312A (en) * 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
US7153729B1 (en) * 1998-07-15 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7084016B1 (en) * 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US6628528B2 (en) * 2000-11-30 2003-09-30 Theodore Zale Schoenborn Current sharing in memory packages
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2003060523A (ja) * 2001-08-09 2003-02-28 Tdk Corp 無線通信モジュール
US6625028B1 (en) * 2002-06-20 2003-09-23 Agilent Technologies, Inc. Heat sink apparatus that provides electrical isolation for integrally shielded circuit
NL1022794C2 (nl) * 2002-10-31 2004-09-06 Oxycell Holding Bv Werkwijze voor het vervaardigen van een warmtewisselaar, alsmede met de werkwijze verkregen warmtewisselaar.
EP1667251B1 (en) * 2003-08-08 2011-05-04 NEC Corporation Cell coated with film and manufacturing method thereof
US20050270748A1 (en) * 2003-12-16 2005-12-08 Phoenix Precision Technology Corporation Substrate structure integrated with passive components
JP5082443B2 (ja) * 2004-04-23 2012-11-28 日本電気株式会社 配線基板及び半導体装置並びに配線基板の製造方法
FI20041680A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
FI20040592A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
JP4538359B2 (ja) * 2005-03-31 2010-09-08 株式会社日立産機システム 電気回路モジュール
KR100592508B1 (ko) * 2005-07-15 2006-06-26 한국광기술원 비콘 모양의 기판을 구비한 고출력 발광 다이오드 패키지
JP2007095465A (ja) * 2005-09-28 2007-04-12 Sanyo Electric Co Ltd 封口電池及びその製造方法
DE102006025162B3 (de) * 2006-05-30 2008-01-31 Epcos Ag Flip-Chip-Bauelement und Verfahren zur Herstellung
US7472360B2 (en) * 2006-06-14 2008-12-30 International Business Machines Corporation Method for implementing enhanced wiring capability for electronic laminate packages
US20080006936A1 (en) * 2006-07-10 2008-01-10 Shih-Ping Hsu Superfine-circuit semiconductor package structure
JP5062400B2 (ja) * 2007-03-20 2012-10-31 ブラザー工業株式会社 フレキシブル配線材を有する構造体
US7791096B2 (en) * 2007-06-08 2010-09-07 Koninklijke Philips Electronics N.V. Mount for a semiconductor light emitting device
TWI328423B (en) * 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
NL1034420C2 (nl) * 2007-09-24 2009-03-26 Thales Nederland Bv Rechtstreeks geïnjecteerde gedwongen convectiekoeling voor elektronica.
DK176818B1 (da) * 2007-12-17 2009-10-26 Ledlumina Technology As Adapter med mindst en elektroniske komponent
US8592925B2 (en) * 2008-01-11 2013-11-26 Seiko Epson Corporation Functional device with functional structure of a microelectromechanical system disposed in a cavity of a substrate, and manufacturing method thereof
US20100181594A1 (en) * 2008-03-25 2010-07-22 Lin Charles W C Semiconductor chip assembly with post/base heat spreader and cavity over post
JP5369501B2 (ja) * 2008-06-04 2013-12-18 セイコーエプソン株式会社 半導体装置の製造方法
KR100965339B1 (ko) * 2008-06-04 2010-06-22 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
US7772081B2 (en) * 2008-09-17 2010-08-10 Stats Chippac, Ltd. Semiconductor device and method of forming high-frequency circuit structure and method thereof
JP2010073767A (ja) * 2008-09-17 2010-04-02 Jtekt Corp 多層回路基板
JP2010157663A (ja) * 2009-01-05 2010-07-15 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
US8450838B2 (en) * 2009-08-11 2013-05-28 Seiko Epson Corporation Electro-optic apparatus, electronic device, and method for manufacturing electro-optic apparatus
JP4947169B2 (ja) * 2010-03-10 2012-06-06 オムロン株式会社 半導体装置及びマイクロフォン
TWI520386B (zh) * 2010-07-29 2016-02-01 神基科技股份有限公司 發光二極體總成的結構與其製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101574024A (zh) * 2006-12-18 2009-11-04 大日本印刷株式会社 电子部件内置布线板以及电子部件内置布线板的散热方法
CN101211027A (zh) * 2006-12-28 2008-07-02 株式会社日立显示器 显示装置

Also Published As

Publication number Publication date
JP2012244166A (ja) 2012-12-10
CN102789991A (zh) 2012-11-21
JP5436614B2 (ja) 2014-03-05
TW201248744A (en) 2012-12-01
TWI446464B (zh) 2014-07-21
US20140317907A1 (en) 2014-10-30
US9532494B2 (en) 2016-12-27
US20120293977A1 (en) 2012-11-22

Similar Documents

Publication Publication Date Title
CN102789991B (zh) 封装结构及其制作方法
US8524532B1 (en) Integrated circuit package including an embedded power stage wherein a first field effect transistor (FET) and a second FET are electrically coupled therein
US8704101B2 (en) Package carrier and manufacturing method thereof
US8999759B2 (en) Method for fabricating packaging structure having embedded semiconductor element
KR100711675B1 (ko) 반도체 장치 및 그 제조 방법
US9179549B2 (en) Packaging substrate having embedded passive component and fabrication method thereof
JP2007535156A (ja) 埋込み構成要素からの熱伝導
US9313911B2 (en) Package substrate
WO2012137548A1 (ja) チップ部品内蔵樹脂多層基板およびその製造方法
JP2009141169A (ja) 半導体装置
JP5151158B2 (ja) パッケージ、およびそのパッケージを用いた半導体装置
US20190333850A1 (en) Wiring board having bridging element straddling over interfaces
US20160284663A1 (en) Chip package assembly and manufacturing method thereof
JP4945682B2 (ja) 半導体記憶装置およびその製造方法
JP2015228480A (ja) パッケージ基板、パッケージ、積層パッケージ、及びパッケージ基板の製造方法
CN101777548B (zh) 内埋芯片基板及其制作方法
KR102117477B1 (ko) 반도체 패키지 및 반도체 패키지의 제조방법
JP2006339277A (ja) 接続用基板及びその製造方法
JP6945513B2 (ja) 電子制御装置
KR101109214B1 (ko) 패키지 기판 및 그 제조방법
US20120314377A1 (en) Packaging structure embedded with electronic elements and method of fabricating the same
CN104218015A (zh) 封装结构及其制作方法
CN110120353B (zh) 垂直式晶片与水平式晶片的嵌入型封装结构及其制造方法
US9589878B2 (en) Semiconductor package
KR101442170B1 (ko) 반도체 패키지 및 그 반도체 패키지 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant