JP5082443B2 - 配線基板及び半導体装置並びに配線基板の製造方法 - Google Patents

配線基板及び半導体装置並びに配線基板の製造方法 Download PDF

Info

Publication number
JP5082443B2
JP5082443B2 JP2006512524A JP2006512524A JP5082443B2 JP 5082443 B2 JP5082443 B2 JP 5082443B2 JP 2006512524 A JP2006512524 A JP 2006512524A JP 2006512524 A JP2006512524 A JP 2006512524A JP 5082443 B2 JP5082443 B2 JP 5082443B2
Authority
JP
Japan
Prior art keywords
epoxy resin
carbon atoms
wiring
integer
content
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006512524A
Other languages
English (en)
Other versions
JPWO2005104230A1 (ja
Inventor
幸浩 木内
正博 石橋
好孝 京極
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2006512524A priority Critical patent/JP5082443B2/ja
Publication of JPWO2005104230A1 publication Critical patent/JPWO2005104230A1/ja
Application granted granted Critical
Publication of JP5082443B2 publication Critical patent/JP5082443B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0302Properties and characteristics in general
    • H05K2201/0314Elastomeric connector or conductor, e.g. rubber with metallic filler
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1536Temporarily stacked PCBs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Epoxy Resins (AREA)

Description

本発明は、配線基板及びこの配線基板上に半導体チップが搭載された半導体装置、並びに配線基板の製造方法に関する。
近時、半導体装置の小型化を図るために、配線基板の表面に複数のハンダボールをマトリクス状に配列しておき、このハンダボール上に半導体チップを載置し、このハンダボールを溶融させることにより半導体チップを配線基板に接続する技術が開発されている。このような半導体装置の例として、FCBGA(Flip Chip Ball Grid Array)及びWLCSP(Wafer Level Chip Size Package)がある。また、配線基板には、配線が埋め込まれた複数層の樹脂層が積層された多層配線基板、例えば、MLTS(Multi Layer Thin Substrate)(商標名)構造等のパッケージ基板がある。
しかしながら、この技術には以下に示すような問題点がある。即ち、半導体チップの材料であるシリコンと配線基板を形成する樹脂とは、熱膨張係数が相互に異なっている。このため、搭載時にハンダボールに力が印加されないように半導体チップを配線基板に搭載しても、半導体装置が室温まで冷却されると、半導体チップの収縮量と配線基板の収縮量とが相互に異なるため、半導体装置に反りが発生し、ハンダボールに力が印加される。また、半導体チップの動作に伴う発熱、及び外気温の変化により、半導体装置に加熱及び冷却のサイクルが繰返し印加されると、ハンダボールが疲労破壊して断線してしまうことがある。
従来、この問題を回避して半導体装置の接続信頼性を向上させるために、配線基板をできるだけ剛性が高い樹脂により形成することが試みられてきた。これは、配線基板の剛性を高めることにより、半導体装置の反り及び配線基板の変形を抑え込もうとするものである。例えば、特許文献1には、配線基板の材料として、弾性率が10GPa以上の絶縁材料を使用する技術が開示されている。
特開2002−198462号公報
しかしながら、上述の従来の技術には以下に示すような問題点がある。即ち、特許文献1に記載されているように、弾性率が10GPa以上の材料により配線基板を形成してもなお、温度サイクルに対する半導体装置の接続信頼性は不十分である。
本発明はかかる問題点に鑑みてなされたものであって、温度サイクルに対する接続信頼性が高い配線基板及び半導体装置、並びに配線基板の製造方法を提供することを目的とする。
本発明の第1の観点に係る配線基板は、
配線と絶縁材料とからなる配線層を有し、
前記絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、10乃至30℃の温度範囲におけるヤング率が1GPa以下の材料であり、
前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
前記反応型エラストマーは、下記化1で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする。
Figure 0005082443
(ただし、化1におけるRは、フェノール性水酸基を有する炭素数が6乃至12の二価の芳香族化合物であり、Rはフェノール性水酸基を持たない炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物であり、Rは炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物である。また、化1におけるx、y、z、l、m及びnは平均重合度を表し、xは3乃至7の整数、yは0乃至4の整数、zは5乃至15の整数、nは2乃至200の整数である。また、l、m及びnは、n=l+m、m/(l+m)≧0.04の関係を満たす。)
本発明においては、配線基板の配線層を、10乃至30℃の温度範囲におけるヤング率が1GPa以下の比較的軟らかい絶縁材料により形成することにより、この配線基板に半導体チップ等の外部素子を搭載して半導体装置とした後、この半導体装置が加熱又は冷却されたときに、配線層が外部素子の熱膨張に追従することができる。これにより、半導体装置が反ることを抑制でき、また、配線基板と外部素子との間の接続部に印加される力を緩和できる。このため、半導体装置の温度サイクルに対する接続信頼性を向上させることができる。なお、前記配線には、ビア及びパッド等の導電部材も含まれる。
本発明の第2の観点に係る配線基板は、
配線と絶縁材料とからなる配線層が複数層積層された配線基板において、
外部素子に電気的に接続される面に配置された前記配線層を形成する前記絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、10乃至30℃の温度範囲におけるヤング率が1GPa以下の材料であり、
前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
前記反応型エラストマーは、前記化1で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする。
また、前記ヤング率が1GPa以下の材料の破断伸び量が50%以上であることが好ましい。これにより、半導体装置の信頼性がより一層向上する。
本発明の第3の観点に係る半導体装置は、
本発明の第1の観点又は第2の観点の配線基板と、
半導体チップと、
前記配線基板と前記半導体チップとを相互に接続する複数の端子と、
を有し、
前記配線基板における前記半導体チップを搭載する側の面に配置された前記配線層を形成する絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、前記ヤング率が1GPa以下の材料であり、
前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
前記反応型エラストマーは、前記化1で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする。
また、前記配線基板における前記半導体チップを搭載する側の面とは異なる面に接続され前記配線基板を回路基板に接続する複数の他の端子を有していてもよい。このとき、前記他の端子が接続された面に配置された前記配線層を形成する前記絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、10乃至30℃の温度範囲におけるヤング率が1GPa以下の材料であり、前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、前記反応型エラストマーは、前記化1で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることが好ましい。これにより、本発明の半導体装置を回路基板に搭載したときに、回路基板との間の接続信頼性を向上させることができる。なお、回路基板とは、例えばマザーボード等の基板であり、半導体装置の一部をなす配線基板とは異なる基板を指す。
本発明の第4の観点に係る半導体装置は、
本発明の第1の観点又は第2の観点の配線基板と、
半導体チップと、
前記配線基板と前記半導体チップとを相互に接続する複数の端子と、
前記配線基板における前記半導体チップを搭載する面とは異なる面に接続され前記配線基板を回路基板に接続する複数の他の端子と、
を有し、
前記配線基板における前記回路基板に搭載される側の面に配置された前記配線層を形成する絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、前記ヤング率が1GPa以下の材料であり、
前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
前記反応型エラストマーは、前記化1で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする。
本発明の第5の観点に係る配線基板の製造方法は、
支持基板上に配線及び絶縁材料からなる配線層を形成する工程と、
前記支持基板の少なくとも一部を除去する工程と、
を有し、
前記絶縁材料を、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、10乃至30℃の温度範囲におけるヤング率が1GPa以下の材料とし、
前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値を、50質量%以上100質量%未満とし、
前記反応型エラストマーは、前記化1で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなる素材とすることを特徴とする。
また、前記支持基板の少なくとも一部を除去する工程の後に、前記配線層の下面に補強板を形成する工程を有してもよく、又は、前記支持基板の少なくとも一部を除去する工程において、前記支持基板の一部を残留させて補強板を形成してもよい。
本発明によれば、配線基板の配線層を、10乃至30℃の温度範囲におけるヤング率が1GPa以下の絶縁材料で形成することにより、この配線基板に外部素子を搭載したときに、配線層が外部素子の熱膨張に追従することができるため、配線基板の反り及び接続部分の破壊を防止でき、温度サイクルに対する接続信頼性を向上させることができる。
本発明の実施形態に係る半導体装置を示す断面図である。 この半導体装置の特徴を示す模式図である。 試験例1のシミュレーションにおいて想定した半導体装置を示す斜視図である。 図3に示す半導体装置の部分拡大図である。 (a)及び(b)は本シミュレーション結果を示す斜視図であり、(a)は本発明の実施例を示し、(b)は比較例を示す。 試験例4において作製した評価用基板の概略を示す図である。 この評価用基板を詳細に示す平面図である。 この評価用基板の一部拡大断面図である。
符号の説明
1、21;半導体装置
2、22;パッケージ基板
3;配線
4;ビア
5;搭載パッド
6;ボールパッド
7;ハンダバンプ
8;BGAボール
9、29;半導体チップ
10、30;アンダーフィル樹脂
11、31;スティフナ
12;リッド
13、14、15;接着剤層
16;配線層
37;ソルダーレジスト
38;接着層
41;櫛形配線
42;電極
43;評価用基板
44;FR−4基板
45;配線
46;ビア
47、49、51;Cuパターン
48;ビルドアップ樹脂層
50;ソルダーレジスト
S、T;節点
W;対称面
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図1は本実施形態に係る半導体装置を示す断面図であり、図2はこの半導体装置の特徴を示す模式図である。図1に示すように、本実施形態に係る半導体装置1は、FCBGA型半導体装置である。半導体装置1には、パッケージ基板2が設けられている。パッケージ基板2は複数層の配線層が積層されて形成されており、各配線層には例えば銅からなる配線3及びこの配線3に接続されたビア4が形成されている。パッケージ基板2の最上層の配線層16(図2参照)には、複数の搭載パッド5が形成されている。なお、配線3、ビア4及び搭載パッド5を総称して配線ともいう。一方、パッケージ基板2の下面には複数のボールパッド6が形成されている。パッケージ基板2の上面に垂直な方向から見て(以下、平面視で、という)搭載パッド5及びボールパッド6は夫々マトリクス状に配列されている。
平面視で、ボールパッド6は搭載パッド5よりも大きく、ボールパッド6の配列間隔は搭載パッド5の配列間隔よりも大きくなっている。そして、各搭載パッド5は配線3及びビア4を介して、ボールパッド6に接続されている。また、搭載パッド5にはハンダバンプ7が接続されており、ボールパッド6にはBGAボール8が接続されている。BGAボール8はハンダバンプ7よりも大きい。
パッケージ基板2上には、半導体チップ9が搭載されている。半導体チップ9は例えばシリコン基板(図示せず)上に多層配線層(図示せず)が設けられ、シリコン基板の表面及び多層配線層に集積回路が形成されたものである。半導体チップ9における多層配線層の表面、即ち、パッケージ基板2に対向する側の表面には入出力パッド(図示せず)が設けられており、各入出力パッドが各ハンダバンプ7に接続されている。これにより、半導体チップ9の入出力パッドは、ハンダバンプ7を介して搭載パッド5に接続されており、更に配線3、ビア4及びボールパッド6を介してBGAボール8に接続されている。パッケージ基板2と半導体チップ9との間におけるハンダバンプ7の周囲には、アンダーフィル樹脂10が充填されている。これにより、半導体チップ9がパッケージ基板2に対して接続されると共に固定されている。
また、パッケージ基板2上における半導体チップ9を囲む領域には、例えばステンレス又は銅からなるスティフナ11が設けられている。スティフナ11は接着剤層15によりパッケージ基板2に接着されている。スティフナ11の形状は平面視で枠状であり、その開口部に半導体チップ9が収納されている。スティフナ11の上面は半導体チップ9の上面と略同一平面上にある。
更に、半導体チップ9及びスティフナ11上には、例えばセラミックスからなるリッド12が設けられている。リッド12は接着剤層13により半導体チップ9に接着されると共に、接着剤層14によりスティフナ11に接着されている。リッド12の形状は、平面視で、パッケージ基板2に略重なるような形状となっている。リッド12は半導体チップ9に対するヒートシンクとして機能する。更にまた、半導体装置1は、BGAボール8を介してマザーボード(図示せず)等に搭載されるものである。
そして、パッケージ基板2の最上層の配線層、即ち、半導体チップ9に対向する表面に配置され、搭載パッド5が形成された配線層16(図2参照)は、温度が10乃至30℃(以下、室温という)であるときのヤング率が1GPa以下であり、破断伸び量が20%以上である絶縁材料により形成されている。この絶縁材料は、エポキシ樹脂と反応可能なエラストマー(A、以下、反応型エラストマーという)と、エポキシ樹脂(B)と、エポキシ樹脂用硬化剤(C)とを含有するものである。そして、反応型エラストマーの含有量をA、エポキシ樹脂の含有量をB、エポキシ樹脂用硬化剤の含有量をCとするとき、(A×100)/(A+B+C)の値が50質量%以上100質量%未満である。
なお、前記(A×100)/(A+B+C)の値が50質量%未満であると、この樹脂材料の靭性を担保する反応型エラストマーが不足し、十分な破断伸び性を得ることができない。従って、前記値は50質量%以上とする。
反応型エラストマー(A)は、例えば、フェノール性水酸基を含有するポリアミド−ポリブタジエン−アクリロニトリル共重合体である。このフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体(以下、単に共重合体ともいう)は、下記化学式で表されるフェノール性水酸基を持つジカルボン酸と、下記化学式で表されるフェノール性水酸基を持たないジカルボン酸と、下記化学式で表されるジアミンと、下記化学式で表される両末端にカルボン酸を持つポリブタジエン−アクリルニトリル共重合体と、を反応させて得られたものである。このフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体は、上記化学式の一般式で表される。
Figure 0005082443
上記化学式及び上記化学式に記載されたRは、フェノール性水酸基を有する炭素数が6乃至12の二価の芳香族化合物を表す。上記化学式で表されるフェノール性水酸基を持つジカルボン酸としては、例えば、5−ヒドロキシイソフタル酸、4−ヒドロキシイソフタル酸、2−ヒドロキシフタル酸、3−ヒドロキシフタル酸、2−ヒドロキシテレフタル酸等が挙げられる。
Figure 0005082443
上記化学式及び上記化学式に記載されたRは、フェノール性水酸基を持たない炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物を表す。上記化学式で表されるフェノール性水酸基を持たないジカルボン酸としては、例えば、フタル酸、イソフタル酸、テレフタル酸、ジカルボキシルナフタレン、コハク酸、フマル酸、グルタル酸、アジピン酸、1,3−シクロヘキサンジカルボン酸、4,4’−ジフェニルジカルボン酸、3,3’−メチレン二安息香酸等が挙げられる。
Figure 0005082443
上記化学式及び上記化学式に記載されたRは、炭素数が6乃至12の二価の芳香族化合物、又は炭素数が1乃至10の二価の脂肪族化合物を表す。上記化学式で表されるジアミンのうち、フェノール性水酸基を含有するジアミンとして、3,3’−ジアミン−4,4’−ジヒドロキシフェニルメタン、2,2’−ビス(3−アミノ−4−ヒドロキシフェニル)ヘキサフロロプロパン、2,2’−ビス(3−アミノ−4−ヒドロキシフェニル)ジフロロメタン、3,4’−ジアミノ−1,5’−ベンゼンジオール、3,3’−ジヒドロキシ−4,4’−ジアミノビスフェニル、3,3’−ジアミノ−4,4’−ジヒドロキシビフェニル、2,2’−ビス(3−アミノ−4−ヒドロキシフェニル)ケトン、2,2’−ビス(3−アミノ−4−ヒドロキシフェニル)スルフィド、2,2’−ビス(3−アミノ−4−ヒドロキシフェニル)エーテル、2,2’−ビス(3−アミノ−4−ヒドロキシフェニル)スルホン、2,2’−ビス(3−アミノ−4−ヒドロキシフェニル)プロパン、2,2’−ビス(3−アミノ−4−アミノフェニル)プロパン、2,2’−ビス(3−アミノ−4−アミノフェニル)メタン等が挙げられ、フェノール性水酸基を含有しないジアミンとして、3,3’−ジアミノジフェニルエーテル、3,4’−ジアミノジフェニルエーテル、4,4’−ジアミノジフェニルエーテル、ジアミノナフタレン、ピペラジン、ヘキサメチレンジアミン、テトラメチレンジアミン、m−キシレンジアミン、4,4’−ジアミノジフェニルメタン、4,4’−ジアミノベンゾフェノン、2,2’−ビス(4−アミノフェニル)プロパン、3,3’−ジアミノジフェニルスルホン、3,3’−ジアミノジフェニル等が挙げられる。ジアミンとしては、特に、3,4’−ジアミノジフェニルエーテルが好ましいが、これに限定されるものではない。
Figure 0005082443
上記化学式並びに上記化学式及び下記化学式6に記載されたxは平均重合度を表し、3乃至7の整数であり、yは平均重合度を表し、1乃至4の整数である。
上記化学式及び下記化学式6に記載されたz、l(エル)、m及びnは、夫々平均重合度であって、zは5乃至15を整数であり、n=l+mでありnは2乃至200の整数であり、l(エル)及びmは、m/(l+m)≧0.04の関係を満たす。
上記化学式で表される共重合体のうち、特に好ましい共重合体は、下記化学式6で示される一般式で表される共重合体である。
Figure 0005082443
上記共重合体の重量平均分子量(Mw)を10万以下とすると、160乃至180℃の温度範囲で十分な流動性を得ることができる。特に、重量平均分子量(Mw)を2万以下とすると、100乃至160℃の温度範囲においても、良好な流動性を得ることができる。従って、上記共重合体の重量平均分子量(Mw)は、10万以下であることが好ましく、2万以下であることがより好ましい。
一方、エポキシ樹脂用硬化剤(C)に含有されるフェノールノボラック樹脂よりも官能基の間の距離が長い樹脂(D)は、例えば、下記化学式7で表される。
Figure 0005082443
上記化学式7に記載されたRは、炭素数が1乃至3の一価の置換基、又は水素を表す。a1は、1乃至4の整数を表す。a1’は、1乃至3の整数を表す。Xは、下記化学式9で表される化合物X、又は下記化学式10で表される化合物Xを表す。bは1乃至10の整数を表し、c及びdは夫々1を表す。
上記化学式7で表されるフェノールノボラック樹脂よりも官能基の間の距離が長い樹脂(D)としては、官能基としてフェノール性の水酸基、例えばエチレンオキサイドを有し、分子構造におけるフェノール性の水酸基間の距離が、フェノールノボラック樹脂におけるフェノール性の水酸基間の距離よりも長いエチレンオキサイド化合物が例示できる。例えば、下記化学式8で表されるエチレンオキサイド化合物である。
Figure 0005082443
上記化学式8に記載されたR4’は、炭素数が1乃至3の一価の置換基、又は水素を表す。a2は、1乃至4の整数を表す。a2’は1乃至3の整数を表す。X’は下記化学式9で表される化合物X、又は下記化学式10で表される化合物Xを表す。b’は1乃至10の整数を表し、c’及びd’は夫々1を表す。
Figure 0005082443
上記化学式9に記載されたRは、炭素数が1乃至3の一価の置換基、又は水素を表す。eは1乃至4の整数を表す。fは0乃至9の整数を表す。
Figure 0005082443
上記化学式10に記載されたRは、炭素数が1乃至3の一価の置換基、又は水素を表す。gは1乃至4の整数を表す。hは0乃至9の整数を表す。
上記化学式7及び8で表される樹脂は、下記化学式11で表されるフェノールノボラック樹脂よりも官能基の間の距離が長くなっている。
Figure 0005082443
また、本実施形態において、エポキシ樹脂(B)は特に限定されるものではないが、フェノールノボラックエポキシ樹脂よりも官能基の間の距離が長いエポキシ樹脂であることが好ましい。この理由は、このようなエポキシ樹脂は効率的にIPN構造を形成することができ、その結果、本実施形態に係る樹脂材料の破断伸び性を一層向上できるためである。このようなフェノールノボラックエポキシ樹脂よりも官能基の間の距離が長いエポキシ樹脂には、フェノールビフェニレンアラルキル型エポキシ樹脂、フェノールキシレンアラルキル型エポキシ樹脂、フェノールジフェニルエーテルアラルキル型エポキシ樹脂、2官能のビフェニル型エポキシ樹脂、アントラセン含有ノボラック型エポキシ樹脂、フルオレン含有ノボラック型エポキシ樹脂、ビスフェノールフルオレン含有ノボラック型エポキシ樹脂、フェノールビフェニレントリアジン型エポキシ樹脂、及びフェノールキシレントリアジン型エポキシ樹脂が挙げられる。加えて、ビスフェノールA型、ビスフェノールF型、ビスフェノールS型又はビフェニル骨格含有型で、両末端がエポキシ基であるフェノキシ樹脂等が上げられる。このフェノキシ樹脂は、ポリスチレン換算の重量平均分子量が2万乃至10万程度である。エポキシ樹脂(B)には、これらのエポキシ樹脂のうちいずれかを単独で使用してもよく、又は複数種類混合して使用しても差し支えない。
また、本実施形態の樹脂材料に含まれるエポキシ樹脂のうち、前述の官能基間の距離が長いエポキシ樹脂以外のエポキシ樹脂は、特に限定されるものではない。例えば、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、ナフタレンジオール型エポキシ樹脂、フェノールノボラックエポキシ樹脂、クレゾールノボラックエポキシ樹脂、ビスフェノールF含有ノボラック型エポキシ樹脂、ビスフェノールA含有ノボラック型エポキシ樹脂、フェノールトリアジン型エポキシ樹脂、クレゾールトリアジン型エポキシ樹脂、テトラフェニロールエタン型エポキシ樹脂、トリスフェニロールエタン型エポキシ樹脂、ポリフェノール型エポキシ樹脂、脂肪族エポキシ樹脂、芳香族エステル型エポキシ樹脂、環状脂肪族エステル型エポキシ樹脂、エーテルエステル型エポキシ樹脂等が挙げられる。また、ジアミノジフェニルメタン、ジエチレントリアミン及びジアミノジフェニルスルホンなどのアミン系化合物のグリシジル化物を用いることもできる。これらのエポキシ樹脂を単独で使用してもよく、又は、複数種類混合して用いても差し支えない。
更に、本実施形態の樹脂材料において、エポキシ樹脂用硬化剤(C)のうち、前述のフェノールノボラック樹脂よりも官能基の間の距離が長い樹脂(D)以外の成分は、特に限定されるものではない。この成分として、例えば、ビスフェノールA型フェノール樹脂、ビスフェノールF型フェノール樹脂、ビスフェノールS型フェノール樹脂、ビフェニル異性体のジヒドロキシエーテル、ナフタレンジオール型樹脂、フェノールノボラック樹脂、クレゾールノボラック樹脂、フェノールジフェニルエーテルアラルキル型樹脂、ナフタレン含有ノボラック型樹脂、アントラセン含有ノボラック型樹脂、フルオレン含有ノボラック型樹脂、ビスフェノールフルオレン含有ノボラック型樹脂、ビスフェノールF含有ノボラック型フェノール樹脂、ビスフェノールA含有ノボラック型フェノール樹脂、フェノールビフェニルトリアジン型樹脂、フェノールキシレントリアジン型樹脂、フェノールトリアジン型樹脂、クレゾールノボラックトリアジン型樹脂、テトラフェニロールエタン型樹脂、トリスフェニロールエタン型樹脂、ポリフェノール型樹脂、芳香族エステル型フェノール樹脂、環状脂肪族エステル含有フェノール樹脂、エーテルエステル型フェノール樹脂等が挙げられる。
また、エポキシ樹脂用硬化剤(C)の成分として、上述の樹脂以外に、ジアミノジフェニルメタン、ジエチレントリアミン及びジアミノジフェニルスルホン等のアミン系化合物が含有されていてもよい。更に、ビスフェノールA型、ビスフェノールF型、ビスフェノールS型又はビフェニル骨格含有型で、片末端又は両末端が水酸基であるフェノキシ樹脂も使用できる。このフェノキシ樹脂は、ポリスチレン換算の重量平均分子量が例えば2万乃至10万程度である。これらの成分は、エポキシ樹脂用硬化剤(C)に単独で含有されていてもよく、複数種類混合して含有されていてもよい。
更にまた、本実施形態の樹脂材料は、無機充填材を含有していてもよい。但し、無機充填材を含有する場合は、本発明における反応型エラストマー(A)、エポキシ樹脂(B)、エポキシ樹脂用硬化剤(C)及び無機充填材の総量に占める無機充填材の質量割合が、30質量%以下であることが好ましい。無機充填材の質量割合が30質量%を超えると、破断伸びが低下するとともに、ヤング率が高くなって、応力緩和性が不十分になる場合がある。
この無機充填材としては、公知の充填材を使用することができ、例えば、溶融シリカ、結晶シリカ、アルミナ、ジルコン、珪酸カルシウム、炭酸カルシウム、炭化ケイ素、窒化ケイ素、窒化ホウ素、ベリリア、滑石(タルク)、雲母(マイカ)、酸化チタン、ジルコニア等の粉体、又はこれらの材料を球形化したビーズ、チタン酸カルシウム、炭化ケイ素、窒化ケイ素、窒化ホウ素、アルミナ等の単結晶繊維、水酸化アルミニウム、水酸化マグネシウム及びホウ酸亜鉛等の金属水和物、表面をエポキシ樹脂及びフェノール樹脂をはじめとする各種有機物により表面処理を施した前記金属水和物、金属を固溶化させて耐酸性を改良した水酸化マグネシウム等の各種金属水和物等が挙げられる。これらの充填材は、1種を単独で用いてもよく、2種以上を混合してもよい。
また、本実施形態の樹脂材料は硬化促進触媒を含有していてもよい。硬化促進触媒としては、一般的にエポキシ樹脂及び硬化剤の硬化に用いられているものが使用でき、特に限定されるものではない。例えば、イミダゾール類、ジアザビシクロアルケン及びその誘導体、三級アミン類等が挙げられる。これらの硬化促進触媒は、1種を用いてもよく、2種以上を混合して用いてもよい。
更に、本実施形態における樹脂材料には、その他の添加剤として、必要に応じて、シリコーンゴム、シリコーンパウダー、アクリロニトリルブタジエンゴム(NBR)、インデンなどの可とう性付与剤を添加してもよい、更にまた、有機シラン化合物、有機チタネート化合物、有機アルミネート化合物等のカップリング剤を適宜配合してもよい。特に、前記シランカップリング剤のうち有機シラン化合物、即ち、反応性官能基を有するアルコキシシランは、本実施形態に係る樹脂材料の密着性及びハンダ耐熱性の向上に有効である。アルコキシシランの具体例としては、γ−アミノプロピルトリメトキシシシラン、N−フェニル−γ−アミノプロピルトリエトキシシラン等のアミノシラン化合物、γ−グリシドキシプロピルトリメトキシシラン、γ−グリシドキシプロピルメチルジエトキシシラン等のエポキシシラン化合物、γ−メルカプトプロピルトリメトキシシラン等のメルカプトシラン化合物、γ−ウレイドプロピルトリエトキシシラン等のウレイドシラン化合物が挙げられる。
更にまた、本実施形態の樹脂材料には、この樹脂材料と銅箔表面との密着性改良剤として、銅表面と結合形成可能な防錆剤等に使用される成分、即ち、トリアゾール化合物、メルカプトシラン化合物以外のメルカプト化合物及びイミダゾールの銅錯体を添加してもよい。トリアゾール化合物としては、1,2,3−ベンゾトリアゾール及びトリルトリアゾールが挙げられる。メルカプト化合物としては、2,4,6−トリメルカプト−s−トリアジン、2−ジ−n−ブチルアミノ−4,6−ジメルカプト−s−トリアジン、2−アニリノ−4,6−ジメルカプト−s−トリアジン等が挙げられる。イミダゾールの銅錯体としては、例えば、2−メチルイミダゾール銅(2)錯体が挙げられる。これらのうち1種の成分を単独で使用してもよく、2種以上の成分を混合して使用してもよい。
更にまた、本実施形態の樹脂材料に、必要に応じて難燃剤を添加してもよい。これらの難燃剤としては、ハロゲン系難燃剤、窒素系難燃剤、及びリン系難燃剤並びに無機系難燃剤が挙げられる。ハロゲン系の難燃剤としては、臭素化ビスフェノールA型樹脂及びそのエポキシ化物が挙げられる。窒素系難燃剤のうち、添加型の化合物としては、メラミン及びイソシアヌル酸化合物等が挙げられる。また、窒素系難燃剤のうち、反応型の化合物としては、フェノールトリアジン型の硬化剤及びエポキシ樹脂が挙げられる。リン系難燃剤としては、赤燐、燐酸化合物、有機リン化合物等が挙げられる。無機系難燃剤としては、前記金属水和物、モリブデン酸亜鉛、スズ酸亜鉛、モリブデン酸亜鉛又はスズ酸亜鉛をタルク又はシリカの表面に被覆させた化合物が挙げられる。また、ハロゲン系難燃剤を使用する場合には酸化アンチモンを併用すると極めて優れた難燃性が得られる。
更にまた、本実施形態の樹脂材料は、この樹脂材料を使用した半導体装置の信頼性を低下させないものであれば、上記以外の公知の物質を含有していてもよい。例えば、顔料、酸化防止剤及び有機溶媒等を含有していてもよい。
図2に示すように、本実施形態に係る半導体装置1は、最上層に10乃至30℃の温度範囲におけるヤング率が1GPa以下の樹脂からなる配線層16が設けられたパッケージ基板2上に、複数のハンダバンプ7を介して半導体チップ9が搭載されていることを特徴としている。なお、図2においては、上記以外の構成要素は図示を省略されている。
次に、本実施形態に係る半導体装置の製造方法について図1を参照して説明する。先ず、銅等の金属材料からなる支持基板(図示せず)を2枚用意し、この2枚の支持基板を貼り合わせる。次に、この貼り合わせた支持基板の両面に、Ni層、Au層、Ni層、Cu層をこの順にめっきして多層膜を形成する。そして、この多層膜を、搭載パッド5が形成される予定の部分のみを残留させ、残部を除去することによりパターニングする。そして、このパターニングされた多層膜を埋め込むように、半硬化状態の樹脂フィルムを貼付する。この樹脂フィルムは、硬化後には、10乃至30℃の温度範囲におけるヤング率が1GPa以下になり、破断伸び量が20%以上となる絶縁材料により形成されている。その後、このフィルムを加熱して硬化させ、絶縁層を形成する。次に、この絶縁層内に、前記多層膜に到達するようにレーザ光等により孔を形成し、その後、この孔の内部を金属めっき膜により埋め込んで、ビア4を形成する。これにより、2枚の支持基板の両面に、絶縁層内に多層膜及びビア4が埋設された第1層目の配線層が形成される。
次に、この第1層目の配線層上に、ビア4に接続されるように配線3を形成し、この配線3を埋め込むように半硬化状態の樹脂フィルムを貼付して熱硬化させることにより絶縁層を形成する。そして、この絶縁層内に配線3に接続されるようにビア4を形成して、絶縁層内に配線3及びビア4が埋設された2層目の配線層を形成する。次に、この2層目の配線層と同様な工程により、3層目以降の配線層を順次形成する。そして、全ての配線層を形成した後、最後に形成した配線層上に、化学めっき又はエッチングにより、ボールパッド6を形成する。これにより、貼り合わせた支持基板の両面に夫々、複数層の配線層が積層されたパッケージ基板2が形成される。
次に、2枚の支持基板を相互に分離する。そして、アルカリ性の溶液を使用して支持基板を除去する。次に、酸性の溶液を使用して多層膜のNi層を除去する。これにより、Au層、Ni層、Cu層がこの順に積層された搭載パッド5が形成される。その後、パッケージ基板2における搭載パッド5が形成されている側の面に、接着剤層15を介してスティフナ11を接着し、「スティフナ付き基板」を作製する。
一方、この「スティフナ付き基板」の製造工程とは別に、半導体チップ9の入出力パッド(図示せず)にハンダバンプ7を接合して、「ハンダバンプ付きチップ」を作製する。次に、「スティフナ付き基板」の各搭載パッド5に、「ハンダバンプ付きチップ」の各ハンダバンプ7が接続されるように、「ハンダバンプ付きチップ」を「スティフナ付き基板」に接続する。次に、半導体チップ9とパッケージ基板2との間及びその周辺に、ハンダバンプ7を埋め込むようにアンダーフィル樹脂10を充填し、加熱して硬化させる。
次に、半導体チップ9及びスティフナ11の上面、即ち、パッケージ基板2が接合されている面の反対側の面に、夫々接着剤13及び14を介してリッド12を接着する。そして、パッケージ基板2の下面に形成されたボールパッド6にBGAボール8を接合する。これにより、半導体装置1が製造される。
なお、支持基板を除去する際に、支持基板の中央部のみを除去して周辺部を枠状に残し、この支持基板の残留部をスティフナ11としてもよい。これにより、支持基板の除去とスティフナ11の形成とを同時に行うことができると共に、接着剤層15が不要になる。
次に、上述の如く構成された本実施形態の動作について説明する。図1及び図2に示すように、半導体装置1は、BGAボール8を介してマザーボード(図示せず)に搭載される。マザーボードは例えばFR−4基板又はFR−5基板であり、例えば、エポキシ樹脂にガラスクロスが浸漬されたガラスエポキシ基板である。
半導体装置1には、マザーボードを介して、電源電位及び信号が入力される。このとき、電源電位及び信号は、BGAボール8→ボールパッド6→ビア4及び配線3→搭載パッド5→ハンダバンプ7からなる電流経路を介して、半導体チップ9に入力される。半導体チップ9は、この入力された電源電位及び信号に基づいて信号の記憶及び演算等の情報処理を行い、その結果を出力する。出力された信号は、ハンダバンプ7→搭載パッド5→ビア4及び配線3→ボールパッド6→BGAボール8からなる電流経路を介して、マザーボードに対して出力され、マザーボードを介して外部に出力される。
このとき、半導体チップ9が動作することにより発熱する。この熱の一部はリッド12に吸収されるものの、リッド12の熱容量には限界があるため、熱の他の一部はハンダバンプ7を介してパッケージ基板2に伝導し、残部は半導体チップ9に蓄積される。この結果、半導体チップ9、ハンダバンプ7及びパッケージ基板2の温度は、不可避的に上昇する。これにより、半導体チップ9及びパッケージ基板2は熱膨張するが、半導体チップ9の基板を形成しているシリコンの熱膨張率と、パッケージ基板2を主として形成している樹脂材料の熱膨張率とは相互に異なるため、夫々の熱膨張量も相互に異なる。この結果、半導体チップ9とパッケージ基板2との間には、ハンダバンプ7を介して相互にせん断力が印加される。
このとき、本実施形態においては、パッケージ基板2の最上層の配線層16が、ヤング率が1GPa以下の比較的軟らかい樹脂材料により形成されているため、配線層16が、半導体チップ9の熱膨張に追従して変形することができる。この結果、半導体チップ9とパッケージ基板2との間に働く力が緩和され、ハンダバンプ7に大きな力が印加されることがない。同様に、外部の気温変化により半導体装置1が加熱又は冷却されたときも、半導体チップ9とパッケージ基板2との間に働く熱応力が、配線層16が変形することにより緩和され、ハンダバンプ7に過大な力が印加されることがない。この結果、半導体装置1が反ることがなく、ハンダバンプ7が破壊されることがない。
上述の如く、本実施形態においては、パッケージ基板2の最上層、即ち、半導体チップ9側の配線層16が、温度が10乃至30℃のときのヤング率が1GPa以下の比較的軟らかい材料により形成されているため、半導体チップ9の動作又は外部の気温変化により、半導体装置1に温度サイクルが印加されても、ハンダバンプ7に過大な力が印加されて、ハンダバンプ7が破壊されることを防止できる。また、ハンダバンプ7に熱応力が繰返し印加されて、ハンダバンプ7が疲労破壊することを防止できる。このため、半導体装置1は温度サイクルに対する接続信頼性が高い。これに対して、従来は、熱応力による変形を抑え込もうとして、可及的にヤング率が高い材料、即ち硬い材料により配線層を形成していた。このため、熱応力がハンダバンプに集中してしまい、ハンダバンプが破壊されていた。
また、配線層16を形成する材料の破断伸び量が20%以上であるため、配線層16が半導体チップ9の熱膨張に追従して変形しても、配線層16にクラック等の欠陥が発生することがなく、半導体装置1の信頼性が高い。
なお、本実施形態における、配線層16を形成する材料を、反応型エラストマー(A)の含有量をA、エポキシ樹脂(B)の含有量をB、エポキシ樹脂用硬化剤(C)の含有量をCとするとき、(A×100)/(A+B+C)の値が60質量%以上100質量%未満である材料としてもよい。これにより、破断伸び量が30%以上となり、半導体装置1の信頼性がより一層向上する。
次に、本発明の第2の実施形態について説明する。本実施形態に係る半導体装置は、前述の第1の実施形態と比較して、配線層16を形成する材料が異なっている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。本実施形態において、配線層16を形成する材料は、10乃至30℃におけるヤング率が1GPa以下であり、加えて、破断伸び量が50%以上である。
本実施形態における配線層16を形成する材料は、エポキシ樹脂と反応可能な反応型エラストマー(A)と、エポキシ樹脂(B)およびエポキシ樹脂用硬化剤(C)を含有している。そして、エポキシ樹脂用硬化剤(C)は、フェノール系硬化剤以外に、フェノールノボラック樹脂よりも官能基間の距離が長い樹脂(D)として、例えばフェノールビフェニレンアラルキル樹脂及びフェノールキシリレン樹脂等のフェノールアラルキル型樹脂を含有している。そして、反応型エラストマー(A)の含有量をA、エポキシ樹脂(B)の含有量をB、エポキシ樹脂用硬化剤(C)の含有量をCとするとき、(A×100)/(A+B+C)の値が60質量%以上100質量%未満である。
前記(A×100)/(A+B+C)の値が60質量%未満であると、この樹脂材料の靭性を担保する反応型エラストマー(A)が不足し、十分な破断伸び性を得ることができない場合がある。従って、前記値は60質量%以上であること好ましい。
本実施形態においては、エポキシ樹脂用硬化剤(C)がフェノールノボラック樹脂よりも官能基間の距離が長い樹脂(D)を含有しているため、フェノールノボラック樹脂によりエポキシ樹脂(B)を熱硬化させたときの架橋構造の網目を大きくすることができる。この結果、反応型エラストマー(A)とエポキシ樹脂(B)とを効率的に反応させ、IPN構造を積極的に形成させ、樹脂材料の応力緩和性を向上させることができる。
次に、本発明の第3の実施形態について説明する。本実施形態に係る半導体装置は、前述の第1の実施形態と比較して、配線層16を形成する材料が異なっている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。本実施形態において、配線層16を形成する材料は、前述の第2の実施形態と同様に、10乃至30℃におけるヤング率が1GPa以下であり、破断伸び量が50%以上である。しかしながら、この材料の組成は、前述の第2の実施形態とは異なっている。即ち、反応型エラストマー(A)、エポキシ樹脂(B)及びエポキシ樹脂用硬化剤(C)を含有し、エポキシ樹脂用硬化剤(C)は、フェノール系硬化剤の他に、フェノールノボラック樹脂よりも官能基間の距離が長い樹脂(D)として、例えばエチレンオキサイド化合物(E)を含有している。そして、反応型エラストマー(A)の含有量をA、エポキシ樹脂(B)の含有量をB、エポキシ樹脂用硬化剤(C)の含有量をCとするとき、(A×100)/(A+B+C)の値が60質量%以上100質量%未満である。
本実施形態においては、エポキシ樹脂用硬化剤(C)が例えばエチレンオキサイド化合物(E)を含有しているため、エポキシ樹脂用硬化剤(C)によりエポキシ樹脂(B)を熱硬化させたときの架橋構造の網目を大きくすることができる。この結果、反応型エラストマー(A)とエポキシ樹脂(B)とを効率的に反応させ、IPN構造を積極的に形成させ、樹脂材料の応力緩和性を向上させることができる。
次に、本発明の第4の実施形態について説明する。本実施形態に係る半導体装置は、前述の第1の実施形態と比較して、配線層16を形成する材料が異なっている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。本実施形態において、配線層16を形成する材料は、前述の第2及び第3の実施形態と同様に、10乃至30℃におけるヤング率が1GPa以下であり、破断伸び量が50%以上である。しかしながら、この材料の組成は、前述の第2及び第3の実施形態とは異なっている。以下、この材料の組成について詳細に説明する。
本実施形態における配線層16を形成する材料は、エポキシ樹脂と反応可能な反応型エラストマー(A)と、エポキシ樹脂(B)とを必須成分として含有するものである。また、この樹脂材料はエポキシ樹脂用硬化剤(C)を含有していてもよい。そして、反応型エラストマー(A)の含有量をA、エポキシ樹脂(B)の含有量をB、エポキシ樹脂用硬化剤(C)の含有量をCとするとき、(A×100)/(A+B+C)の値が60質量%以上100質量%未満である。なお、Cの値は0である場合もある。この場合は、(A×100)/(A+B)の値が、60質量%以上100質量%未満となる。更に、エポキシ樹脂(B)は、フェノールノボラック樹脂よりも官能基間の距離が長いエポキシ樹脂、例えば、エチレンオキサイド化合物のエポキシ化物(F)を含有する。
前記(A×100)/(A+B+C)の値が60質量%未満であると、この樹脂材料の靭性を担保する反応型エラストマー(A)が不足し、十分な破断伸び性を得ることができない場合がある。従って、前記値は60質量%以上であることが好ましい。
本実施形態の樹脂材料において、反応型エラストマー(A)の組成は前述の第1乃至第3の実施形態と同じである。また、本実施形態に係る樹脂材料はエポキシ樹脂用硬化剤(C)を含有していても含有していなくてもよいが、含有する場合には、従来の一般的なエポキシ樹脂用硬化剤を使用すればよく、例えば、フェノール系硬化剤を使用すればよい。本実施形態の樹脂材料における上記以外の成分は、前述の第1の実施形態と同じである。
上述の如く、本実施形態においては、エポキシ樹脂(B)がエチレンオキサイド化合物のエポキシ化物(F)を含有している。このエチレンオキサイド化合物のエポキシ化物(F)は、下記化学式12で表される。
Figure 0005082443
上記化学式12に記載されたRは、炭素数が1乃至3の一価の置換基、又は水素を表す。iは1乃至4の整数を表す。i’は1乃至3の整数を表す。Yは、下記化学式13で表される化合物Y、又は下記化学式14で表される化合物Yを表す。jは1乃至10の整数を表し、k及びo(オー)は夫々1を表す。
Figure 0005082443
上記化学式13に記載されたRは、炭素数が1乃至3の一価の置換基、又は水素を表す。pは1乃至4の整数を表す。qは0乃至9の整数を表す。
Figure 0005082443
上記化学式14に記載されたRは、炭素数が1乃至3の一価の置換基、又は水素を表す。rは1乃至4の整数を表す。sは0乃至9の整数を表す。
次に、本第4の実施形態の効果について説明する。本実施形態の樹脂材料においては、エポキシ樹脂(B)として、フェノールノボラックエポキシ樹脂よりも官能基(この場合はエポキシ基を指す)の間の距離が長い樹脂を使用している。これにより、より効率的にIPN構造を形成しやすくなり、靭性が向上する。
また、フェノールノボラック樹脂よりも官能基間の距離が長いエポキシ樹脂として、IPN構造を形成しやすいように、例えば、上述のエチレンオキサイド化合物をエポキシ化した化合物(F)のような架橋点間の距離を長くできるような樹脂を使用している。これにより、樹脂材料がエポキシ樹脂用硬化剤を含有しない場合においても、又は、エポキシ樹脂用硬化剤(C)として従来のエポキシ樹脂用硬化剤、例えば、上記フェノール系硬化剤を使用した場合においても、前記エポキシ化物(F)と硬化剤の架橋点間の距離を長くすることができ、反応型エラストマー(A)が効率的に架橋構造中に侵入して、分子鎖の絡み合い効果が高くなる。この結果、IPN構造を効率的に形成でき、ヤング率が低く破断伸びが高い樹脂材料を得ることができる。
このように、本実施形態の樹脂材料においては、エポキシ樹脂(B)が、エチレンオキサイド化合物のエポキシ化物(F)を含有しているため、IPN構造を効率的に形成することができ、ヤング率が低く破断伸びが高い。この結果、前述の第2及び第3の実施形態と同様に、半導体装置1において、温度サイクルに対する接続信頼性を向上させることができる。本実施形態における上記以外の動作及び効果は、前述の第1乃至第3の実施形態と同様である。
次に、本発明の第5の実施形態について説明する。本実施形態に係る半導体装置は、前述の第1乃至第4の実施形態と比較して、配線層16を形成する材料が異なっている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。本実施形態において、配線層16を形成する材料は、前述の第2乃至第4の実施形態と同様に、10乃至30℃におけるヤング率が1GPa以下であり、破断伸び量が50%以上である。しかしながら、この材料の組成は、前述の第2乃至第4の実施形態とは異なっている。以下、この材料の組成について詳細に説明する。
本実施形態における配線層16を形成する材料は、エポキシ樹脂と反応可能な反応型エラストマー(A)と、エポキシ樹脂(B)と、エポキシ樹脂用硬化剤(C)とを含有している。そして、反応型エラストマー(A)の含有量をA、エポキシ樹脂(B)の含有量をB、エポキシ樹脂用硬化剤(C)の含有量をCとするとき、(A×100)/(A+B+C)の値は60質量%以上100質量%未満である。また、エポキシ樹脂(B)が、エチレンオキサイド化合物のエポキシ化物(F)を含有し、エポキシ樹脂用硬化剤(C)が、エチレンオキサイド化合物(E)を含有している。
前記(A×100)/(A+B+C)の値が60質量%未満であると、この樹脂材料の靭性を担保する反応型エラストマー(A)が不足し、十分な破断伸び性を得ることができない場合がある。従って、前記値は60質量%以上であることが好ましい。
本実施形態の樹脂材料において、反応型エラストマー(A)及びエチレンオキサイド(E)の組成は、前述の第3の実施形態と同様である。また、エチレンオキサイド化合物のエポキシ化物(F)の組成は、前述の第4の実施形態と同様である。更に、本実施形態の樹脂材料における上記以外の成分は、前述の第1の実施形態と同じである。
本実施形態においては、樹脂材料が、エポキシ樹脂と反応可能な反応型エラストマー(A)と、エポキシ樹脂(B)と、エポキシ樹脂用硬化剤(C)を含有し、これらの合計量に対する反応型エラストマー(A)の含有率が60質量%以上100質量%未満であり、エポキシ樹脂用硬化剤(C)がエチレンオキサイド化合物(E)を含有し、エポキシ樹脂(B)がエチレンオキサイド化合物のエポキシ化物(F)を含有しているため、破断伸び性が高い。本実施形態における上記以外の動作及び効果は、前述の第1の実施形態と同様である。
次に、本発明の第6の実施形態について説明する。本実施形態に係る半導体装置は、前述の第1乃至第5の実施形態と比較して、配線層16を形成する材料が異なっている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。本実施形態において、配線層16を形成する材料は、10乃至30℃におけるヤング率が1GPa以下であり、破断伸び量が55%以上であり、この材料の組成は、前述の第1乃至第5の実施形態とは異なっている。以下、この材料の組成について詳細に説明する。
本実施形態における配線層16を形成する材料は、エポキシ樹脂と反応可能な反応型エラストマー(A)と、エポキシ樹脂(B)とを必須成分として含有している。また、この樹脂材料は、エポキシ樹脂用硬化剤(C)を含有していてもよい。そして、反応型エラストマー(A)の含有量をA、エポキシ樹脂(B)の含有量をB、エポキシ樹脂用硬化剤(C)の含有量をCとするとき、(A×100)/(A+B+C)の値は、70質量%以上100質量%未満である。なお、Cの値は0である場合もある。この場合は、(A×100)/(A+B)の値が、70質量%以上100質量%未満となる。
前記(A×100)/(A+B+C)の値が70質量%未満であると、この樹脂材料の靭性を担保する反応型エラストマー(A)が不足し、十分な破断伸び性を得ることができない場合がある。従って、前記値は70質量%以上であることが好ましい。
本実施形態の樹脂材料において、反応型エラストマー(A)及びエポキシ樹脂(B)の組成は、前述の第1の実施形態と同様である。また、エポキシ樹脂用硬化剤(C)を使用する場合は、前述の第1の実施形態と同様に、従来のエポキシ樹脂用硬化剤を使用すればよい。本実施形態の樹脂材料における上記以外の成分は、前述の第1の実施形態と同じである。
本実施形態においては、反応型エラストマー(A)とエポキシ樹脂(B)を必須成分とする樹脂材料において、反応型エラストマー(A)の質量割合{(A×100)/(A+B+C)}を、70質量%以上100質量%未満の範囲に規定している。このため、例えば、前述のエチレンオキサイド化合物(E)又はこのエポキシ化物(F)のような架橋点間の距離を長くできる樹脂を使用しなくても、常温、例えば25℃において、破断伸びが特異的な増加を示し、極めて優れた応力緩和性を実現することができる。本実施形態における上記以外の動作及び効果は、前述の第1の実施形態と同様である。
なお、前述の各実施形態においては、パッケージ基板2の最上層の配線層16のみを、室温でのヤング率が1Gpa以下である樹脂により形成する例を示したが、本発明はこれに限定されず、最上層を含む2層以上の配線層を前述のヤング率が1Gpa以下である樹脂により形成してもよく、パッケージ基板2の全ての配線層を前述のヤング率が1GPa以下の樹脂により形成してもよい。これにより、パッケージ基板2全体が変形できるようになり、熱応力を緩和する効果がより一層増大する。
特に、パッケージ基板2の最上層の他に、パッケージ基板2の最下層の配線層、即ち、パッケージ基板2におけるマザーボード(図示せず)に対向する配線層も、10乃至30℃の温度範囲におけるヤング率が1GPa以下である樹脂材料により形成することが好ましい。これにより、マザーボードの熱膨張に追従して、パッケージ基板2の最下層の配線層が変形することができ、BGAボール8に印加される熱応力を緩和することができる。この結果、半導体装置1の反り、及びBGAボール8の疲労破壊を防ぐことができ、温度サイクルに対する接続信頼性を向上させることができる。また、前述のパッケージ基板2の最下層の配線層を形成する樹脂材料の破断伸び量は、50%以上であることがより好ましい。
また、パッケージ基板2における半導体チップ9を搭載する側の面にボールパッド6及びBGAボール8を設け、このBGAボール8をマザーボードに接続するようにしてもよい。
試験例1
以下、本発明の実施例の効果について、その特許請求の範囲から外れる比較例と比較して具体的に説明する。先ず、試験例1について説明する。本試験例1においては、前述の第1乃至第4の実施形態において説明したような半導体装置を想定して、シミュレーションにより、線形熱応力解析を行った。図3は本シミュレーションにおいて想定した半導体装置を示す斜視図であり、図4は図3に示す半導体装置の部分拡大図であり、図5(a)及び(b)はシミュレーション結果を示す斜視図であり、(a)は本発明の実施例を示し、(b)は比較例を示す。なお、図3並びに図5(a)及び(b)は、半導体装置全体の(1/4)の部分を示している。
以下、シミュレーション条件を説明する。シミュレーションに使用するモデルの作成は、I−DEAS MasterSeries7.0により行った。図3及び図4に示すように、シミュレートする半導体装置には、FCBGA型の半導体装置21を想定した。この半導体装置21の形状は、平面視で正方形であり、4回対称となっている。このため、本シミュレーションにおいては、半導体装置21を対称面Wに沿って4分割して得られた(1/4)モデルを解析した。
シミュレーション用の半導体装置21においては、パッケージ基板22が設けられている。パッケージ基板22は全体が単一の樹脂により形成されている。また、パッケージ基板22の上面及び下面には、ソルダーレジスト37が形成されている。更に、パッケージ基板22上の中央部には、ソルダーレジスト37を介して、半導体チップ29が搭載されている。半導体チップ29は全体がシリコンにより形成されている。ソルダーレジスト37と半導体チップ29との間には、アンダーフィル樹脂30が設けられている。更にまた、パッケージ基板22上の周辺部には、枠状のスティフナ31が設けられており、スティフナ31の開口部に半導体チップ29が収納されるようになっている。そして、スティフナ31とソルダーレジスト37との間には、接着層38が設けられている。図3に示す節点Sは2つの対称面及びパッケージ基板22の下面の交点であり、半導体装置21の中心線上に位置している。また、節点Tはパッケージ基板22の下面における半導体装置21の角部に相当する。なお、シミュレーションの要素数を削減するために、ハンダバンプ7(図1参照)及びBGAボール8(図1参照)は、モデル化していない。また、リッド12(図1参照)も搭載されていない。
半導体装置21の各部材の寸法、即ち幅及び厚さ、並びに各部分の機械的特性、即ちヤング率、線膨張係数及びポアソン比を表1に示す。表1に示すように、本試験例1においては、本発明の実施例のモデル及び比較例のモデルについてシミュレーションを行った。実施例のモデルにおいては、パッケージ基板22を形成する材料のヤング率を0.73GPaに設定し、比較例のモデルにおいては、パッケージ基板22を形成する材料のヤング率を3.1GPaに設定した。なお、比較例のモデルに使用するパッケージ基板22の材料は、味の素ファインテクノ製ABF−GX(商品名)を想定した。表1に示す「幅」は、上述の(1/4)モデルにおける縦方向及び横方向の長さであり、半導体装置21全体においては、各部材の幅は表1に記載された値の2倍の値となる。
Figure 0005082443
上述のようなモデルを使用して、ANSYS5.6により線形熱応力解析を行った。フリップチップ実装を行うハンダボールの融点である220℃の温度において、各部の応力が0になるものとし、室温(25℃)において発生する反り量を計算し、実施例と比較例とを比較した。但し、220℃の温度では樹脂が硬化せず、220℃よりも低い温度で樹脂が硬化することを考慮して、アンダーフィル樹脂30は175℃、スティフナ31及び接着層38は150℃で応力が0となるものとした。また、対称面上の節点は対称面に垂直な方向の変位を拘束した。更に、節点S、即ち、対称面の交線上におけるパッケージ基板22の下面にある節点は、全方向における変位を拘束し、固定点とした。
このようなシミュレーションの結果を図5(a)及び(b)並びに表2に示す。図5(a)及び(b)に示すx、y、zは直交座標系を示し、x方向及びy方向は、温度が220℃であるときのパッケージ基板22の上面に平行な方向であり、z方向はこの上面に垂直な方向である。また、図5(a)及び(b)においては、図中に補助線を示し、3次元的な形状を認識しやすくしている。表2には、スティフナ開口部、即ち、スティフナ31の開口部の角部における反り量と、パッケージ基板の角部、即ち、節点Tにおける反り量を示す。なお、反り量とは、z方向における変位量をいう。
Figure 0005082443
図5(a)及び(b)並びに表2に示すように、本発明の実施例は、比較例と比較して、反り量が小さかった。これは、実施例は比較例と比べて、半導体装置21に印加される熱応力が小さいことを示している。この結果より、本発明の実施例の半導体装置は、比較例の半導体装置よりも温度サイクルに対する接続安定性が優れていることがわかる。
試験例2
次に、試験例2について説明する。本試験例2においては、上述の各実施形態において説明した樹脂材料を実際に作製し、この樹脂材料を使用してラミネートフィルム、両面銅張シート、FCBGA型半導体装置を作製し、これらの特性を評価した。先ず、実施例及び比較例に係る樹脂材料を形成する各成分について説明する。表3にこれらの各成分、即ち、反応型エラストマー(A)、エポキシ樹脂(B)、エポキシ樹脂用硬化剤(C)、フェノールノボラック樹脂よりも官能基間の距離が長い樹脂(D)、エチレンオキサイド化合物(E)及びエチレンオキサイド化合物のエポキシ化物(F)を示す。
Figure 0005082443
反応型エラストマー(A)には、表3に示す反応型ポリアミドエラストマー(A1)又は(A2)を使用した。反応型ポリアミドエラストマー(A1)及び(A2)の構造は、下記化学式15で表すことができる。なお、下記化学式15において、x、y、z、l(エル)、m及びnは夫々平均重合度であり、xは3乃至7の整数、yは1乃至4の整数、zは5乃至15の整数であり、n=l+mであり、nは2乃至200の整数を表し、m/(l+m)≧0.04である。
Figure 0005082443
また、エポキシ樹脂(B)には、表3に示すフェノールビフェニレンアラルキシエポキシ樹脂(B1)、フェノールキシリレンエポキシ樹脂(B2)、又はフェノールノボラックエポキシ樹脂(B3)を使用した。フェノールビフェニレンアラルキシエポキシ樹脂(B1)の構造は下記化学式16で表せ、フェノールキシリレンエポキシ樹脂(B2)の構造は下記化学式17で表せ、フェノールノボラックエポキシ樹脂(B3)の構造は下記化学式18で表すことができる。なお、下記化学式16乃至18において、nは0乃至75の整数を表す。
Figure 0005082443
Figure 0005082443
Figure 0005082443
更に、エポキシ樹脂用硬化剤(C)には、表3に示すp−クレゾールノボラック樹脂(C1)又はフェノールノボラック樹脂(C2)を使用した。p−クレゾールノボラック樹脂(C1)の構造は下記化学式19で表せ、フェノールノボラック樹脂(C2)の構造は下記化学式20で表すことができる。なお、下記化学式19及び20において、nは0乃至75の整数を表す。
Figure 0005082443
Figure 0005082443
更にまた、フェノールノボラック樹脂よりも官能基の間の距離が長い樹脂(D)には、表1に示すフェノールビフェニレンアラルキル樹脂(D1)又はフェノールキシリレン樹脂(D2)を使用した。フェノールビフェニレンアラルキル樹脂(D1)の構造は下記化学式21で表せ、フェノールキシリレン樹脂(D2)の構造は下記化学式22で表すことができる。なお、下記化学式21及び22において、nは0乃至75の整数を表す。
Figure 0005082443
Figure 0005082443
更にまた、エチレンオキサイド化合物(E)には、表3に示すフェノールビフェニレンアラルキル型エチレンオキサイド(EO)樹脂(E1)、フェノールキシリレン型エチレンオキサイド樹脂(E2)、又はフェノールノボラック型エチレンオキサイド樹脂(E3)を使用した。フェノールビフェニレンアラルキル型EO樹脂(E1)の構造は下記化学式23で表せ、フェノールキシリレン型EO樹脂(E2)の構造は下記化学式24で表せ、フェノールノボラック型EO樹脂(E3)の構造は下記化学式25で表すことができる。なお、下記化学式23乃至25において、nは0乃至75の整数を表す。
Figure 0005082443
Figure 0005082443
Figure 0005082443
更にまた、エチレンオキサイド化合物のエポキシ化物(F)には、表3に示すフェノールビフェニレンアラルキル型エチレンオキサイド化合物のエポキシ化物(F1)、フェノールキシリレン型エチレンオキサイド化合物のエポキシ化物(F2)、又はフェノールノボラック型エチレンオキサイド化合物のエポキシ化物(F3)を使用した。エポキシ化物(F1)の構造は下記化学式26により表せ、エポキシ化物(F2)の構造は下記化学式27により表せ、エポキシ化物(F3)の構造は下記化学式28により表すことができる。なお、下記化学式26乃至28において、nは0乃至75の整数を表し、Gは下記化学式29で示されるグリシジル基を表す。
Figure 0005082443
Figure 0005082443
Figure 0005082443
Figure 0005082443
上述の各成分を含む樹脂材料を、硬化促進触媒と共に有機溶剤に溶解・分散させて、ワニス溶液を作製した。使用した硬化促進触媒及び有機溶剤、並びに後述する工程で使用する銅箔の種類を表4に示す。
Figure 0005082443
そして、このワニス溶液を使用して、ラミネートフィルム、片面銅張プリプレグ材、両面銅張シートを作製した。また、片面銅張プリプレグ材を使用して、FCBGA型半導体装置を作製した。以下、これらの試料の作製方法について説明する。
(1)ラミネートフィルムの作製
上記ワニス溶液を、離型剤を塗布したポリエチレンテレフタレート(PET)フィルム上に、目的の厚みが得られるように塗工機で均一に塗布した。その後、100℃の温度で5分間乾燥させて溶剤を一定量揮発させ、次に、樹脂面を離型剤付きのPETフィルムにより覆い、3層構造のラミネートフィルム、即ち、(離型PET層−樹脂層−離型PET層)の構成を持つラミネートフィルムを作製した。なお、このラミネートフィルム中の樹脂層(残存溶剤も含む)は未硬化の状態である。
(2)片面銅張プリプレグ材の作製
上記ワニス溶液を、表4に示した銅箔の粗化面(マット面ともいう)に、目的の厚みが得られるように塗工機で均一に塗布した。その後、100℃の温度で5分間乾燥させて溶剤を一定量揮発させ、次に、樹脂面を離型剤付きのPETフィルムにより覆い、3層構造の片面銅張プリプレグ材(離型PET−樹脂分−銅箔)を作製した。なお、このプリプレグ材中の樹脂層(残存溶剤を含む)は未硬化の状態である。
(3)両面銅張シートの作製
上記ワニス溶液を、表4に示す銅箔の粗化面(マット面)に、目的の厚みが得られるように塗工機で均一に塗布した。その後、100℃の温度で5分間乾燥して溶剤を一定量揮発させた。次に、表4に示す銅箔をもう1枚用意し、前述の銅箔にワニス溶液を塗布して乾燥させた試料(銅箔−樹脂層)の樹脂面に、このもう1枚の銅箔の粗化面が接するようにして重ねた。そして、この積層体に、160℃の温度で3MPaの圧力を1時間印加した後、180℃の温度に圧力をかけずに2時間放置することにより、前記積層体のプレス成型を行った。これにより両面銅張シート(銅箔−樹脂層−銅箔)を作製した。なお、この両面銅張シート中の樹脂層(残存溶剤を含む)は硬化状態である。
(4)FCBGA型半導体装置の作製
上述の実施例及び比較例に係る樹脂材料を使用して、図1に示すFCBGA型半導体装置を作製した。即ち、上記(2)に記載の片面銅張プリプレグ材の銅箔に配線を形成し、この片面銅張プリプレグ材を複数層、ビルドアップ工法で積層して、パッケージ基板を作製した。そして、このパッケージ基板に半導体チップを搭載し、この半導体チップの周囲に枠状のスティフナを設け、半導体チップ及び補強板上にリッド(ヒートシンク)を接着した。
上述の如く作製したラミネートフィルム、片面銅張プリプレグ材、両面銅張シート、FCBGA型半導体装置を試料として、樹脂材料の破断伸び量、回路埋込性及び耐温度サイクル信頼性を評価した。以下、これらの評価方法を説明する。
(5)靭性の評価
上記ラミネートフィルムについて、160℃の温度で3MPaの圧力を1時間印加した後、180℃の温度に圧力を印加せずに2時間放置してプレス成型を行い、厚さが50μmの引張試験用硬化フィルムを作製した。そして、この硬化フィルムを、幅が10mm、長さが80mmである短冊状に切り出し、引張試験を行った。引張試験条件は、硬化フィルムを支持する支持具間の距離を60mm、引張速度を5mm/分に夫々設定した。この引張試験により、ヤング率及び破断伸び量を算出した。
(6)回路埋込性の評価
上記(1)のラミネートフィルム(離型PET層−樹脂層−離型PET層)から片側の離型PETを剥がし、樹脂層を露出させた。一方、従来の3層CCL、即ち、(PEN層−樹脂層(味の素ファインテクノ製ABF−GX(商品名))−銅箔)の3層構造を持つ従来の3層CCLを用意し、銅箔面に、銅配線回路を模したラインアンドスペースパターンを形成した。このパターンのライン及びスペースの幅は夫々100μmとした。そして、ラミネートフィルムの樹脂層に、3層CCLの銅箔面を重ね、更に、3層CCLの上にミラーウェハーを載せた。
これにより、(離型PET層−樹脂層(実施例又は比較例の樹脂層)−銅箔−従来の樹脂層−PEN層−ミラーウェハー)の順に積層された試料を作製した。この試料を、真空ラミネーターを用いて、180℃の温度で1MPaの圧力を30分間印加して、ラミネートフィルムの樹脂層とパターニングされた銅箔とを接着させた。次に、この試料を顕微鏡により観察して、銅箔のパターンが樹脂層に埋め込まれている程度を観察し、回路埋込性の良否を判定した。回路埋込性が特に優れている場合を◎、実用上十分な程度に良好である場合を○とした。
(7)耐温度サイクル信頼性の評価
上記(4)で作製したFCBGA型半導体装置を各樹脂材料について38個用意し、これらの半導体装置について温度サイクル試験を実施した。温度サイクル試験は、室温からスタートし、−40℃まで冷却して−40℃で15分間保持した後、125℃まで加熱して125℃で15分間保持する工程を1サイクルとした。なお、加熱及び冷却の時間は15分で一定とした。温度サイクル試験を1000サイクル実施した際に、FCBGA型半導体装置を構成する半導体チップとパッケージ基板との間の接合部(ハンダバンプ)にクラックが発生した場合を不良とし、この不良が発生した個数(不良発生個数)を接続信頼性の指標とした。不良発生個数が少ないFCBGA型半導体装置ほど、耐温度サイクル信頼性が優れているといえる。
各実施例及び比較例に係る樹脂材料の組成並びに各評価結果を表5乃至表10に示す。例えば、表5に示すNo.1においては、反応型エラストマー(A)として、ポリアミドエラストマー(A1)を60質量%、エポキシ樹脂(B)として、エポキシ樹脂(B1)を23.86質量%、エポキシ樹脂用硬化剤(C)として、エポキシ樹脂用硬化剤(D1)を16.14質量%含有した樹脂材料に、硬化促進触媒としてイミダゾール類を0.05質量%添加してなる混合物を、有機溶剤(シクロペンタノン78質量%とメチルエチルケトン(MEK)22質量%の混合溶剤)に溶解・分散させて、不揮発分(上記有機溶剤以外の成分の総量)が30質量%のワニス溶液を調整した。そして、このようにして得られたワニス溶液を用いて、上記(1)乃至(4)に示した各種評価用試料を作製し、上記(5)乃至(7)に示した評価方法により、各試料の性能を評価した。また、No.1以外の試料についても、表5乃至表10に示した配合の樹脂材料を用いたこと以外は、No.1と同様な方法により試料を作製し、評価した。
なお、各表において、「phr」とは「per hundred resin」の略であり、樹脂の質量を100とした場合の硬化促進触媒の質量割合(質量%)を表す。また、「接続信頼性」の欄は、上記(7)に示す温度サイクル試験を行い、夫々の試料について、38個のFCBGA型半導体装置のうち不良が発生した半導体装置の個数を示している。更に、表5乃至表10において、空欄となっている成分は、樹脂材料に含有されていない。
Figure 0005082443
Figure 0005082443
Figure 0005082443
Figure 0005082443
Figure 0005082443
Figure 0005082443
表5乃至表10に示すNo.1乃至No.25は本発明の実施例であり、表10に示すNo.26は比較例である。実施例No.1乃至No.25は、パッケージ基板の全ての配線層が、10乃至30℃におけるヤング率が1GPa以下の樹脂材料により形成されているため、38個の半導体装置のうち、前述の温度サイクル試験後に不良が発生した半導体装置が5個以下であった。なお、前述の温度サイクル試験は実際の使用条件よりもかなり厳しい条件に設定されているため、この試験において38個中5個の不良品が発生しても、実際の使用に際しては問題がない。これに対して、比較例No.26においては、パッケージ基板の配線層が、室温でのヤング率が1.70GPaの樹脂材料により形成されているため、前述の温度サイクル試験の結果、38個中10個の半導体装置に不良が発生した。このように、実施例No.1乃至No.25に係る半導体装置は、比較例No.26に係る半導体装置よりも、温度サイクルに対する接続信頼性が優れていた。
また、実施例No.1乃至No.4、No.8、No.10乃至No.25は、樹脂材料の破断伸び量が50%以上であったため、温度サイクル試験後に不良が発生した半導体装置が38個中2個以下であり、実施例No.5乃至No.7及びNo.9と比較して、温度サイクルに対する接続信頼性が特に優れていた。これに対して、実施例No.5乃至No.7及びNo.9は、樹脂材料の破断伸び量が50%未満であったため、温度サイクル試験後に不良が発生した半導体装置は38個中4乃至5個であり、接続信頼性は、比較例No.26よりは良好であるが、実施例No.1乃至No.4、No.10乃至No.25と比較するとやや劣っていた。
更に、実施例No.1乃至No.25はいずれも回路埋込性が良好であった。そのなかでも、実施例No.1乃至No.2、実施例No.5乃至No.17、実施例No.20及び実施例No.23は、回路埋込性が特に優れていた。表9に示す実施例No.18と実施例No.20とを比較すれば明らかなように、反応型エラストマー(A)として、ポリアミドエラストマーA1を使用した場合(実施例No.18)よりも、より分子量が低いポリアミドエラストマーA2を使用した場合(実施例No.20)の方が、回路埋込性が優れていた。
試験例3
次に、試験例3について説明する。本試験例3においては、パッケージ基板の材料として市販の樹脂材料を使用して、前述の試験例2と同様な方法により、半導体装置を作製し、温度サイクル試験を行った。その結果を表11に示す。
Figure 0005082443
表11に示すように、比較例No.31及びNo.32は、前述の試験例2に示す本発明の実施例と比較して、接続信頼性が著しく劣っていた。
試験例4
次に、試験例4について説明する。本試験例4においては、反応型エラストマー(A)として表12に示す成分を含有した樹脂材料を使用して、評価用基板を作製した。樹脂材料の成分を表13に示す。なお、表12に記載の低CNポリアミドエラストマーとは、シアネート基(CN)を含まないポリアミドエラストマーであり、その化学式は、前記化学式15において、y=0の場合として表すことができる。また、表12に記載の可とう性エポキシ樹脂には、ダイセル化学工業製のエポフレンドAT501を使用した。更に、表13に記載の無機フィラーには、日本タルク製のSG−95を使用した。この無機フィラーの平均粒径は2.5μmである。更にまた、表13に記載の成分のうち、表12に記載の成分以外の成分は、前述の表3に示す成分と同じである。
Figure 0005082443
Figure 0005082443
図6は、本試験例において作製した評価用基板の概略を示す図であり、図7は、この評価用基板を詳細に示す平面図であり、図8は、この評価用基板の一部拡大断面図である。なお、図8には、配線45の平面形状も示している。図6に示すように、この評価用基板は、1対の櫛形配線41を相互に入れ子になるように配置したものである。即ち、1対の櫛形配線41は、一方の櫛形配線41の歯間に、他方の櫛形配線41の歯が位置し、且つ、櫛形配線41同士が接触しないように配置されている。また、櫛型配線41は夫々、正方形の電極42に接続されている。
図7に示すように、評価用基板43には、コアとなるFR−4基板44が設けられている。基板44の外形は、長手方向の長さが24.4mm、短手方向の長さが8.0mm、厚さが0.8mmである。基板44の表面上には、基板44の長手方向に相互に離隔して2つの電極42が配置されている。上方から見て、電極42の一辺の長さは5.2mmである。また、電極42間の領域に、2つの櫛形配線41が相互に入れ子状になって配置されている。各櫛形配線41には、その歯となる10本の配線45が設けられている。各配線45の長さは8.7mmである。更に、各配線45には夫々30個のビア46が形成されている。即ち、評価用基板43に設けられているビア46の総数は、2×10×30=600個である。この600個のビア46が、(20×30)のマトリクス状に配列されている。ビアの配列ピッチは、両方向とも300μmである。
図8に示すように、基板44の表面上には、CuからなるCuパターン47が、配線45が延びる方向に沿って断続的に設けられている。また、このCuパターン47を覆うように、厚さが50μmのビルドアップ樹脂層48が設けられている。ビルドアップ樹脂層48は、表13に示すいずれかの樹脂により形成されている。更に、ビルドアップ樹脂層48上には、CuからなるCuパターン49が、配線45が延びる方向に沿って断続的に設けられている。Cuパターン47及び49は夫々、上方から見て、直径が150μmの2つの円形部と、その間をつなぐ1つの矩形部とを備えており、その厚さは18μmである。Cuパターン49の矩形部は、Cuパターン47間の領域の直上域に位置し、Cuパターン49の円形部は、Cuパターン47の円形部の直上域に位置している。
そして、ビルドアップ樹脂層48中におけるCuパターン47の円形部とCuパターン49の円形部との間には、各1個のビア46が位置するようになっており、このビア46がCuパターン47とCuパターン49とを相互に接続している。ビア46の形状は円錐台形であり、上端部の直径が100μmであり、下端部の直径が75μmである。また、同じCuパターン47又は49に接続された2つのビア間の距離は、上述の如く300μmである。ビルドアップ樹脂層48上には、Cuパターン49を覆うように、厚さが35μmのソルダーレジスト50が設けられている。また、基板44の裏面上の全面には、厚さが18μmのCuパターン51が設けられている。なお、便宜上、図7においては、ビルドアップ樹脂層48及びソルダーレジスト50は図示を省略している。
(8)絶縁信頼性の評価
上述の如く作製した評価用基板43を使用して、HAST(Highly Accelerated temperature humidity Stress Test)を実施した。試験条件は、温度を130℃、湿度を85RH%、電極間に印加する電圧を5Vとした。そして、電極42間の抵抗値が1×10Ω以下となるまでの時間を計測し、絶縁信頼性の評価指標とした。この時間が長いほうが、絶縁信頼性が優れているといえる。試験は最長で500時間まで実施した。試験結果を表13に示す。なお、表13に記載の「500超」とは、500時間まで試験を継続しても、電極間の抵抗値が1×10Ω以下にならなかったことを示している。
また、回路埋込性の評価を行った。評価方法は、上述の試験例2の(6)回路埋込性の評価の項において説明した試験方法と同じとした。但し、ラミネート条件は、試験例2と同じ条件である下記条件1の他に、下記条件2乃至4を加えて、合計4条件とした。
条件1 … 温度:180℃、時間:30分間
条件2 … 温度:180℃、時間:5分間
条件3 … 温度:140℃、時間:20秒間
条件4 … 温度:100℃、時間:20秒間
評価結果を表13に示す。判定の結果、回路埋込性が特に優れている場合を◎、実用上十分な程度に良好である場合を○、上記◎及び○よりは劣るが実用可能である場合を△とした。
表13に示すように、実施例No.18及びNo.41乃至No.46は、HASTの結果がいずれも300時間以上であり、良好な絶縁信頼性を示した。特に、実施例No.41乃至No.46は、いずれもHASTを500時間まで実施しても絶縁性が失われず、極めて良好な絶縁信頼性を示した。これは、表12に示す低CNポリアミドエラストマー(A3及びA4)及び可とう性エポキシ樹脂(A5)はシアネート基を含まないため、Cuを溶解させるアンモニアが発生しにくいためであると考えられる。また、実施例No.42乃至No.46は、実施例No.18及びNo.41と比較して、回路埋込性が良好であった。このうち、実施例No.42乃至No.45は回路埋込性が特に良好であった。
本発明は、FCBGA等の配線基板上に半導体チップが直接搭載された半導体装置に好適に使用することができる。

Claims (15)

  1. 配線と絶縁材料とからなる配線層を有し、
    前記絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、10乃至30℃の温度範囲におけるヤング率が1GPa以下の材料であり、
    前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
    前記反応型エラストマーは、下記化1で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする配線基板。
    Figure 0005082443
    (ただし、化1におけるRは、フェノール性水酸基を有する炭素数が6乃至12の二価の芳香族化合物であり、Rはフェノール性水酸基を持たない炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物であり、Rは炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物である。また、化1におけるx、y、z、l、m及びnは平均重合度を表し、xは3乃至7の整数、yは0乃至4の整数、zは5乃至15の整数、nは2乃至200の整数である。また、l、m及びnは、n=l+m、m/(l+m)≧0.04の関係を満たす。)
  2. 配線と絶縁材料とからなる配線層が複数層積層された配線基板において、
    外部素子に電気的に接続される面に配置された前記配線層を形成する前記絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、10乃至30℃の温度範囲におけるヤング率が1GPa以下の材料であり、
    前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
    前記反応型エラストマーは、下記化2で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする配線基板。
    Figure 0005082443
    (ただし、化2におけるRは、フェノール性水酸基を有する炭素数が6乃至12の二価の芳香族化合物であり、Rはフェノール性水酸基を持たない炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物であり、Rは炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物である。また、化におけるx、y、z、l、m及びnは平均重合度を表し、xは3乃至7の整数、yは0乃至4の整数、zは5乃至15の整数、nは2乃至200の整数である。また、l、m及びnは、n=l+m、m/(l+m)≧0.04の関係を満たす。)
  3. 前記外部素子に電気的に接続される面に配置された配線層以外の前記配線層のうち少なくとも1の配線層を形成する絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、10乃至30℃の温度範囲におけるヤング率が1GPa以下の材料であり、
    前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
    前記反応型エラストマーは、前記化2で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする請求項2に記載の配線基板。
  4. 前記ヤング率が1GPa以下の材料の破断伸び量が50%以上であることを特徴とする請求項1乃至3のいずれか1項に記載の配線基板。
  5. 少なくとも一方の面に被着された補強板を有することを特徴とする請求項1乃至4のいずれか1項に記載の配線基板。
  6. 請求項1乃至5のいずれか1項に記載の配線基板と、
    半導体チップと、
    前記配線基板と前記半導体チップとを相互に接続する複数の端子と、
    を有し、
    前記配線基板における前記半導体チップを搭載する側の面に配置された前記配線層を形成する絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、前記ヤング率が1GPa以下の材料であり、
    前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
    前記反応型エラストマーは、下記化3で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする半導体装置。
    Figure 0005082443
    (ただし、化3におけるRは、フェノール性水酸基を有する炭素数が6乃至12の二価の芳香族化合物であり、Rはフェノール性水酸基を持たない炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物であり、Rは炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物である。また、化におけるx、y、z、l、m及びnは平均重合度を表し、xは3乃至7の整数、yは0乃至4の整数、zは5乃至15の整数、nは2乃至200の整数である。また、l、m及びnは、n=l+m、m/(l+m)≧0.04の関係を満たす。)
  7. 前記配線基板における前記半導体チップを搭載する側の面に接続され前記配線基板を回路基板に接続する複数の他の端子を有することを特徴とする請求項6に記載の半導体装置。
  8. 前記配線基板における前記半導体チップを搭載する側の面とは異なる面に接続され前記配線基板を回路基板に接続する複数の他の端子を有することを特徴とする請求項6に記載の半導体装置。
  9. 前記他の端子が接続された面に配置された前記配線層を形成する前記絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、10乃至30℃の温度範囲におけるヤング率が1GPa以下の材料であり、
    前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
    前記反応型エラストマーは、前記化で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする請求項8に記載の半導体装置。
  10. 請求項1乃至5のいずれか1項に記載の配線基板と、
    半導体チップと、
    前記配線基板と前記半導体チップとを相互に接続する複数の端子と、
    前記配線基板における前記半導体チップを搭載する面とは異なる面に接続され前記配線基板を回路基板に接続する複数の他の端子と、
    を有し、
    前記配線基板における前記回路基板に搭載される側の面に配置された前記配線層を形成する絶縁材料は、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、前記ヤング率が1GPa以下の材料であり、
    前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値が、50質量%以上100質量%未満であり、
    前記反応型エラストマーは、下記化4で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなることを特徴とする半導体装置。
    Figure 0005082443
    (ただし、化4におけるRは、フェノール性水酸基を有する炭素数が6乃至12の二価の芳香族化合物であり、Rはフェノール性水酸基を持たない炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物であり、Rは炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物である。また、化におけるx、y、z、l、m及びnは平均重合度を表し、xは3乃至7の整数、yは0乃至4の整数、zは5乃至15の整数、nは2乃至200の整数である。また、l、m及びnは、n=l+m、m/(l+m)≧0.04の関係を満たす。)
  11. 前記端子が半田ボールであることを特徴とする請求項6乃至10のいずれか1項に記載の半導体装置。
  12. 前記端子が半田ペーストであることを特徴とする請求項6乃至10のいずれか1項に記載の半導体装置。
  13. 支持基板上に配線及び絶縁材料からなる配線層を形成する工程と、
    前記支持基板の少なくとも一部を除去する工程と、
    を有し、
    前記絶縁材料を、反応型エラストマーと、エポキシ樹脂と、エポキシ樹脂用硬化剤と、を含有する、10乃至30℃の温度範囲におけるヤング率が1GPa以下の材料とし、
    前記反応型エラストマーの含有量をA、前記エポキシ樹脂の含有量をB、前記エポキシ樹脂用硬化剤の含有量をCとした場合、{(A×100)/(A+B+C)}の値を、50質量%以上100質量%未満とし、
    前記反応型エラストマーは、記化5で表されるフェノール性水酸基含有ポリアミド−ポリブタジエン−アクリロニトリル共重合体からなる素材とすることを特徴とする配線基板の製造方法。
    Figure 0005082443
    (ただし、化5におけるRは、フェノール性水酸基を有する炭素数が6乃至12の二価の芳香族化合物であり、Rはフェノール性水酸基を持たない炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物であり、Rは炭素数が6乃至12の二価の芳香族化合物、又は、炭素数が1乃至10の二価の脂肪族化合物である。また、化におけるx、y、z、l、m及びnは平均重合度を表し、xは3乃至7の整数、yは0乃至4の整数、zは5乃至15の整数、nは2乃至200の整数である。また、l、m及びnは、n=l+m、m/(l+m)≧0.04の関係を満たす。)
  14. 前記支持基板の少なくとも一部を除去する工程の後に、前記配線層の下面に補強板を形成する工程を有することを特徴とする請求項13に記載の配線基板の製造方法。
  15. 前記支持基板の少なくとも一部を除去する工程において、
    前記支持基板の一部を残留させて補強板を形成することを特徴とする請求項13に記載の配線基板の製造方法。
JP2006512524A 2004-04-23 2005-04-15 配線基板及び半導体装置並びに配線基板の製造方法 Expired - Fee Related JP5082443B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006512524A JP5082443B2 (ja) 2004-04-23 2005-04-15 配線基板及び半導体装置並びに配線基板の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004128948 2004-04-23
JP2004128948 2004-04-23
PCT/JP2005/007325 WO2005104230A1 (ja) 2004-04-23 2005-04-15 配線基板及び半導体装置並びに配線基板の製造方法
JP2006512524A JP5082443B2 (ja) 2004-04-23 2005-04-15 配線基板及び半導体装置並びに配線基板の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011249189A Division JP5263374B2 (ja) 2004-04-23 2011-11-14 配線基板及び半導体装置並びに配線基板の製造方法

Publications (2)

Publication Number Publication Date
JPWO2005104230A1 JPWO2005104230A1 (ja) 2008-03-13
JP5082443B2 true JP5082443B2 (ja) 2012-11-28

Family

ID=35197273

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2006512524A Expired - Fee Related JP5082443B2 (ja) 2004-04-23 2005-04-15 配線基板及び半導体装置並びに配線基板の製造方法
JP2011249189A Expired - Fee Related JP5263374B2 (ja) 2004-04-23 2011-11-14 配線基板及び半導体装置並びに配線基板の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2011249189A Expired - Fee Related JP5263374B2 (ja) 2004-04-23 2011-11-14 配線基板及び半導体装置並びに配線基板の製造方法

Country Status (3)

Country Link
US (1) US8058565B2 (ja)
JP (2) JP5082443B2 (ja)
WO (1) WO2005104230A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5536971B2 (ja) * 2006-01-23 2014-07-02 ソマール株式会社 多層接着シート、熱交換器形成用材料及び熱交換器
JP4770576B2 (ja) * 2006-05-11 2011-09-14 大日本印刷株式会社 カメラモジュール
US8143721B2 (en) * 2007-06-29 2012-03-27 Intel Corporation Package substrate dynamic pressure structure
CN102448663B (zh) * 2009-05-27 2015-12-16 京瓷株式会社 钎料及使用该钎料的散热基体以及电子装置
US9254532B2 (en) 2009-12-30 2016-02-09 Intel Corporation Methods of fabricating low melting point solder reinforced sealant and structures formed thereby
JP5859257B2 (ja) * 2010-09-15 2016-02-10 旭化成イーマテリアルズ株式会社 フェノール樹脂組成物並びに硬化レリーフパターン及び半導体の製造方法
US20120188721A1 (en) * 2011-01-21 2012-07-26 Nxp B.V. Non-metal stiffener ring for fcbga
JP4985860B2 (ja) * 2011-04-11 2012-07-25 大日本印刷株式会社 カメラモジュール用電気/電子部品埋設基材
TWI446464B (zh) * 2011-05-20 2014-07-21 Subtron Technology Co Ltd 封裝結構及其製作方法
US9330993B2 (en) * 2012-12-20 2016-05-03 Intel Corporation Methods of promoting adhesion between underfill and conductive bumps and structures formed thereby
US9282649B2 (en) * 2013-10-08 2016-03-08 Cisco Technology, Inc. Stand-off block

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207097A (ja) * 1990-11-30 1992-07-29 Nitto Denko Corp フレキシブル配線板
JPH0621594A (ja) * 1992-07-03 1994-01-28 Dainippon Printing Co Ltd 一体型プリント配線板成形体及びその製造方法
JPH1140931A (ja) * 1997-07-18 1999-02-12 Hitachi Chem Co Ltd 回路板
JP2000174440A (ja) * 1998-12-04 2000-06-23 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
JP2003051568A (ja) * 2001-08-08 2003-02-21 Nec Corp 半導体装置
JP2003311887A (ja) * 2002-04-24 2003-11-06 Sumitomo Bakelite Co Ltd 樹脂付きキャリアフィルム及び多層プリント回路板
JP2004027213A (ja) * 2002-05-02 2004-01-29 Du Pont Toray Co Ltd ポリイミドフィルム、その製造方法およびこれを基材とした金属配線板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3499392B2 (ja) * 1997-02-12 2004-02-23 沖電気工業株式会社 半導体装置
JPH1187562A (ja) * 1997-09-12 1999-03-30 Hitachi Ltd 半導体装置及び製造方法
JP2001081282A (ja) 1999-09-16 2001-03-27 Nippon Kayaku Co Ltd エポキシ樹脂組成物及びそれを用いたフレキシブル印刷配線板材料
JP2002069270A (ja) * 2000-01-11 2002-03-08 Nippon Kayaku Co Ltd 難燃性非ハロゲンエポキシ樹脂組成物及びその用途
JP2001291802A (ja) * 2000-04-06 2001-10-19 Shinko Electric Ind Co Ltd 配線基板及びその製造方法ならびに半導体装置
JP3546961B2 (ja) 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
US6663946B2 (en) * 2001-02-28 2003-12-16 Kyocera Corporation Multi-layer wiring substrate
JP2003298196A (ja) * 2002-04-03 2003-10-17 Japan Gore Tex Inc プリント配線板用誘電体フィルム、多層プリント基板および半導体装置
JP2004266074A (ja) * 2003-02-28 2004-09-24 Olympus Corp 配線基板

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207097A (ja) * 1990-11-30 1992-07-29 Nitto Denko Corp フレキシブル配線板
JPH0621594A (ja) * 1992-07-03 1994-01-28 Dainippon Printing Co Ltd 一体型プリント配線板成形体及びその製造方法
JPH1140931A (ja) * 1997-07-18 1999-02-12 Hitachi Chem Co Ltd 回路板
JP2000174440A (ja) * 1998-12-04 2000-06-23 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
JP2003051568A (ja) * 2001-08-08 2003-02-21 Nec Corp 半導体装置
JP2003311887A (ja) * 2002-04-24 2003-11-06 Sumitomo Bakelite Co Ltd 樹脂付きキャリアフィルム及び多層プリント回路板
JP2004027213A (ja) * 2002-05-02 2004-01-29 Du Pont Toray Co Ltd ポリイミドフィルム、その製造方法およびこれを基材とした金属配線板

Also Published As

Publication number Publication date
JPWO2005104230A1 (ja) 2008-03-13
WO2005104230A1 (ja) 2005-11-03
US8058565B2 (en) 2011-11-15
JP2012044216A (ja) 2012-03-01
JP5263374B2 (ja) 2013-08-14
US20070274060A1 (en) 2007-11-29

Similar Documents

Publication Publication Date Title
JP5263374B2 (ja) 配線基板及び半導体装置並びに配線基板の製造方法
JP5028897B2 (ja) 絶縁材料、配線基板及び半導体装置
TWI427132B (zh) 電子構件用黏著劑組成物及使用它之電子構件用黏著劑片
JP5109411B2 (ja) 電子機器用接着剤組成物およびそれを用いた電子機器用接着剤シート、電子部品
JP4802246B2 (ja) 半導体装置
JP5266696B2 (ja) 電子機器用接着剤組成物およびそれを用いた電子機器用接着剤シート
JP5131109B2 (ja) 電子部品用接着剤組成物およびそれを用いた電子部品用接着剤シート
JP2017101138A (ja) 樹脂組成物
JP6350093B2 (ja) 部品内蔵基板の製造方法および半導体装置
JP2017179058A (ja) 樹脂シート
JP2019151716A (ja) 封止用樹脂組成物
JP6318690B2 (ja) 部品内蔵回路板の製造方法、および半導体装置
KR20150093730A (ko) 수지층이 형성된 금속층, 적층체, 회로 기판 및 반도체 장치
JP2016066789A (ja) 配線基板の製造方法、および半導体パッケージの製造方法
JP6322989B2 (ja) 部品内蔵基板の製造方法
JP5256681B2 (ja) 半導体装置、半導体装置用プリント配線板及び銅張積層板
JP6171604B2 (ja) 部品内蔵回路板の製造方法、および半導体装置
KR100860098B1 (ko) 반도체 패키지용 접착 필름
JP6217870B2 (ja) 構造体、配線基板および配線基板の製造方法
JP5234729B2 (ja) 絶縁材料、配線基板及び半導体装置
JP2005311204A (ja) 樹脂材、ワニス溶液、bステージ材、積層体、配線基板及び半導体装置
JP2004256822A (ja) 樹脂組成物、プリプレグ、積層板および半導体パッケージ
JP5211624B2 (ja) 半導体装置の製造方法および半導体装置用プリント配線板の製造方法
JP2009123928A (ja) テープキャリアパッケージ用柔軟性配線板
JP2008205004A (ja) 回路基板の製造方法及び半導体製造装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080310

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080627

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120807

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120820

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150914

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees